JPH1185303A - クロック発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 コントローラ内に複雑な回路を組み込むこと
なく、コントローラにおけるデータ入出力用のクロック
の位相調整を簡単に行えるようにする。 【解決手段】 バス用クロックの位相を調整してコント
ローラ用クロックを発生するバーニヤ１２と、２つの位
相を比較するＰＤ１３と、その比較の結果に応じてクロ
ックの位相変化指示信号をバーニヤ１２に供給する制御
回路１４とをＰＬＬＩＣ１内に備え、バス用クロックと
は別にコントローラ用クロックを発生するようにするこ
とにより、バス上のクロックをコントローラ３側で監視
しながら同期合わせをする必要をなくし、正確に同期の
とれたコントローラ用クロックを簡単に得ることができ
るようにするとともに、位相調整をＰＬＬＩＣ１内で自
動的に行えるようにして、位相調整のための複雑な回路
をコントローラ３が持たなくても済むようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック発生回路に
関し、特に、高周波で動作する高速バスシステムにおい
て任意の位相のクロックを発生するための技術に関する
ものである。

【０００２】

【従来の技術】近年、マイクロプロセッサや半導体メモ
リ等の半導体集積回路（ＬＳＩ）は、処理の高速化等の
ために高い周波数で動作することが要求されている。そ
れに伴い、各ＬＳＩチップ間の同期、あるいは各ＬＳＩ
チップ内の回路の同期をとるためのクロックの周波数が
高まってきている。特に、周波数が１００ＭＨｚを越え
る高速なクロックを使用するバスシステムでは、高速ク
ロックをどうやって作るか、各デバイス間の同期をどう
やって制御するかが重要となる。

【０００３】すなわち、マイクロプロセッサを始めとし
て、ディジタルＩＣにおいては、各デバイスが同じタイ
ミングで動作して初めて正しい論理演算が実行されるよ
うに設計されている。この同期をとるためのクロック
は、通常は水晶発振器によって作られるが、水晶発振回
路では１００ＭＨｚを越える高速なクロックは発生する
ことができない。

【０００４】また、上記クロックは、各デバイス内の論
理素子の動作遅れ時間や配線の伝送遅延時間等によっ
て、到達時間が各デバイスによって異なるようになる。
このような位相差（クロック・スキュー）が大きくなる
と、同期システムとしての動作が正しくできなくなるの
で、何らかの方法によってスキューを少なく補正する必
要がある。

【０００５】図６は、高速なクロックを発生する従来の
内部クロック発生回路の構成を示す図である。この従来
例では、水晶発振器で発生可能な数十ＭＨｚの基本クロ
ックから必要な周波数を作るために、ＰＬＬ（Phase Lo
cked Loop ）逓倍回路が用いられる。すなわち、ＰＬＬ
専用のＩＣを用いて構成したＰＬＬＩＣ６１は、水晶発
振回路６０で発生された数十ＭＨｚの基本クロックか
ら、１００ＭＨｚを越える高速なクロックを発生する。

【０００６】上記ＰＬＬＩＣ６１は、バス６４を介して
コントローラ６２とメモリＩＣ６３とに接続され、ＰＬ
ＬＩＣ６１で生成された高速クロックは、バス６４を介
してコントローラ６２およびメモリＩＣ６３に供給され
る。すなわち、この図６に示すように、従来は、コント
ローラ６２やメモリＩＣ６３に示すような各デバイス間
で同じクロックを共用していた。

【０００７】このような従来例では、上述のクロック・
スキューを補正するために、各デバイスが位相を合わせ
る責任を持つ。そのため、コントローラ６２やメモリＩ
Ｃ６３は、それぞれ自分のスキューを自分自身で補正し
なければならず、そのためにコントローラ６２やメモリ
ＩＣ６３の内部に、ＰＬＬ回路やＤＬＬ（Delay Locked
Loop ）回路あるいはバーニヤ（クロックの遅延時間設
定機能を持つ積分遅延回路などで構成される）を夫々組
み込む必要があった。

【０００８】

【発明が解決しようとする課題】しかしながら、完全な
マニュアル設計のメモリＩＣ６３とは違い、コントロー
ラ６２はＡＳＩＣ（特定用途向けＩＣ）手法で設計され
るのが通常であり、基本的にはディジタル回路で構成さ
れる。そのため、アナログ的なＰＬＬ回路やＤＬＬ回
路、あるいはバーニヤを組み込むのは好ましくない。し
かし、このようなスキュー補正のための回路をコントロ
ーラ６２内にも設けないと、特に複雑なバス構造をとっ
た場合にクロックの位相関係がずれて、回路がうまく動
作しなくなってしまう。

【０００９】本発明は、このような問題を解決するため
に成されたものであり、ＡＳＩＣ手法で設計されるコン
トローラの内部にＰＬＬ／ＤＬＬ回路やバーニヤ等の複
雑な回路を組み込むことなく、コントローラにおけるデ
ータ入出力の同期をとるためのクロックの位相調整を簡
単に行えるようにすることを目的とする。

【００１０】

【課題を解決するための手段】本発明のクロック発生回
路は、バスに出力されるバス用クロックの位相を調整し
て、コントローラにおけるデータ入出力の同期をとるた
めのコントローラ用クロックを発生する位相調整回路
と、上記コントローラ用クロックに基づいて生成され
る、実際の出力データと同じ位相を持ったダミー信号の
位相と、上記バス用クロックの位相とを比較する位相比
較回路と、上記位相比較回路での比較の結果に応じて、
上記コントローラ用クロックの位相を変化させるための
指示信号を上記位相調整回路に供給する制御回路とを備
え、上記バス用クロックとは別に上記コントローラ用ク
ロックを発生するようにしたことを特徴とする。

【００１１】ここで、上記ダミー信号は、上記コントロ
ーラ内で生成されるものであっても良い。また、上記位
相調整回路、位相比較回路および制御回路は、上記バス
用クロックを生成するＰＬＬＩＣ内に備えても良い。さ
らに、上記コントローラと上記ＰＬＬＩＣとが上記バス
とは別のラインで接続されるようにしても良い。

【００１２】本発明の他の特徴とするところは、バスに
出力されるバス用クロックの位相を調整して、コントロ
ーラにおけるデータ出力の同期をとるためのコントロー
ラ用送信クロックを発生する第１の位相調整回路と、上
記バス用クロックの位相を調整して、上記コントローラ
におけるデータ入力の同期をとるためのコントローラ用
受信クロックを発生する第２の位相調整回路と、上記コ
ントローラ用送信クロックに基づいて生成される、実際
の出力データと同じ位相を持ったダミー信号の位相と、
上記バス用クロックの位相とを比較する位相比較回路
と、上記位相比較回路での比較の結果に応じて、上記コ
ントローラ用送信クロックの位相を変化させるための指
示信号を上記第１の位相調整回路に供給する第１の制御
回路と、上記ダミー信号を入力し、そのダミー信号の位
相に合わせて上記コントローラ用受信クロックの位相を
調整するための指示信号を上記第２の位相調整回路に供
給する第２の制御回路とを備え、上記バス用クロックと
は別に上記コントローラ用送信クロックおよび上記コン
トローラ用受信クロックを発生するようにしたことを特
徴とする。

【００１３】ここで、上記ダミー信号は、上記コントロ
ーラ内で生成されるものであっても良い。また、上記第
２の制御回路は、上記コントローラ内に備えても良い。
また、上記第１、第２の位相調整回路、位相比較回路お
よび第１、第２の制御回路は、上記バス用クロックを生
成するＰＬＬＩＣ内に備えても良い。さらに、上記コン
トローラと上記ＰＬＬＩＣとが上記バスとは別のライン
で接続されるようにしても良い。

【００１４】上記のように構成した本発明によれば、コ
ントローラにおけるデータ入出力の同期をとるためのコ
ントローラ用クロックは、バスに接続されたその他のデ
バイスにおけるデータ入出力の同期をとるためのバス用
クロックとは別ルートで生成され、使用される。これに
より、コントローラでは、バス上のクロックを監視しな
がら同期合わせをする必要がなくなる。

【００１５】しかも、コントローラ用クロックの同期合
わせの際に、コントローラにおいて実際にバス入出力さ
れるデータとは関係のないダミー信号を用いているの
で、バス入出力の有無にかかわらずコントローラ用クロ
ックを正しい位相にロックさせることが可能となる。ま
た、上記ダミー信号をコントローラ内で生成するように
構成した場合には、バス入出力の有無にかかわらず、コ
ントローラ用クロックをコントローラ自身で正しい位相
にロックさせることが可能となる。

【００１６】また、位相調整回路、位相比較回路および
制御回路をＰＬＬＩＣ内に備えるように構成した場合
は、コントローラ用クロックの位相は、ＰＬＬＩＣの内
部で自動的に調整されるようになる。そのため、位相調
整のための複雑な回路をコントローラが持つ必要はなく
なる。

【００１７】また、コントローラ用クロックの位相を調
整するための回路として、送信クロックおよび受信クロ
ックの両方に対する調整回路を備えた本発明の他の特徴
によれば、コントローラ側の全てのスキューを簡単に調
整することが可能となる。特に、この位相調整のための
回路をＰＬＬＩＣ内に備えた場合には、コントローラを
簡単に作ることが可能となるとともに、コントローラ側
の全てのスキューをＰＬＬＩＣ内で制御することが可能
となる。

【００１８】

【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本発明に係るクロック発
生回路の一実施形態を示す図である。以下、この図１を
用いて本実施形態のクロック発生回路について説明す
る。

【００１９】図１において、１はＰＬＬＩＣであり、水
晶発振回路２で発生された数十ＭＨｚの基本クロックか
ら１００ＭＨｚを越える高速なクロックを発生するため
の専用のＩＣ回路である。３はコントローラであり、上
記ＰＬＬＩＣ１より与えられるコントローラ用クロック
に基づいて命令を含む種々のデータを入出力し、様々な
制御を行う。その際、メモリＩＣ４に対するデータの読
み書きも制御する。

【００２０】上記メモリＩＣ４は、ＰＬＬＩＣ１よりバ
ス５を介して与えられるバス用クロックに基づいて動作
し、データの読み書きを行う。このメモリＩＣ４は、デ
ータの出力タイミングを制御するための回路（例えばバ
ーニヤ）を備え、入力されたバス用クロックに対して、
コントローラ３のスキューを加味したタイミングでデー
タを出力する。なお、図１においては、クロックの送受
信経路のみを示し、データ、読み書きアドレス、コマン
ド等の送受信経路は省略してある。

【００２１】以上の構成から明らかなように、本実施形
態においてＰＬＬＩＣ１は、コントローラ３で用いるク
ロック（コントローラ用クロック）と、メモリＩＣ４で
用いるクロック（バス用クロック）とを別個に用意し、
コントローラ用クロックとバス用クロックとを別ルート
で送るようにしている（バス５を介するのはバス用クロ
ックだけ）。このとき、ＰＬＬＩＣ１がバス用クロック
とは別に出力するコントローラ用クロックは、バス用ク
ロックの位相を内部調整して生成する。

【００２２】すなわち、バス用クロックに関しては、従
来と同様に、バス用クロックに対する出力データの位相
差をメモリＩＣ４自身で調整しているのに対し、コント
ローラ用クロックに関しては、コントローラ３からＰＬ
ＬＩＣ１に出力されるダミー出力信号（詳しくは後述す
る）がクロックと同期するように、ＰＬＬＩＣ１の内部
で自動的に位相を制御している。このように、コントロ
ーラ用クロックの位相調整機能は、コントローラ３では
なくＰＬＬＩＣ１が持っている。

【００２３】上述のコントローラ用クロックと、ダミー
出力信号の他にシリアルコマンドやコントローラ３内の
受信バッファ制御用信号等を含むクロック制御信号と
は、コントローラ３とＰＬＬＩＣ１との間に設けられた
２〜３本のシリアルラインを通して双方向通信される。
この場合、ＰＬＬＩＣ１は、電源投入時に一定のクロッ
クをコントローラ３に供給し、これに対応してコントロ
ーラ３は、ダミー出力信号を一定の周期でＰＬＬＩＣ１
に出力する。そして、ＰＬＬＩＣ１内でコントローラ用
クロックの位相調整が完了した後、通常の動作を開始す
る。

【００２４】つまり、本実施形態では、コントローラ３
は、ＰＬＬＩＣ１からシリアルラインを介してコントロ
ーラ用クロックが入力されると、実際に出力するデータ
の内容とは一致しないが位相だけは合ったタイミングパ
ルスをダミー出力信号として出力する。ＰＬＬＩＣ１
は、このダミー出力信号の位相と、自分が出力している
バス用クロックの位相とを比較する。そして、その比較
の結果に応じて、コントローラ用クロックの位相を変化
させて（バス用クロックはそのまま）、ダミー出力信号
の出力タイミングをずらす。

【００２５】ＰＬＬＩＣ１およびコントローラ３は、以
上のような処理をダミー出力信号の位相とバス用クロッ
クの位相とが一致するまで繰り返し行うことにより、コ
ントローラ用クロックの位相を徐々に最適なものに近づ
けていく。そして、最適な位相のコントローラ用クロッ
クが得られたら、コントローラ３は、その最適なコント
ローラ用クロックに従って実際にデータを出力する。こ
れにより、コントローラ３がどのような遅延を持ってい
ても、常にそれに合わせたタイミングでデータの入出力
を行うことができ、例えばメモリＩＣ４が受け取れるち
ょうど良いタイミングでデータを出力することができ
る。

【００２６】図２は、図１に示した本実施形態のクロッ
ク発生回路を更に詳しく示した一構成例の図である。図
２において、６は水晶を用いた発振器であり、図１の水
晶発振回路２と同様に、数十ＭＨｚの基本クロックを発
生する。７は上記発振器６で発生された基本クロックの
周波数を１／ｍに分周する分周器、８は２つのクロック
の位相を比較する位相検波器（ＰＤ）であり、上記分周
器７により１／ｍ分周されたクロックの位相と、後述す
る分周器１１により１／ｎ分周されたクロックの位相と
を比較する。

【００２７】９はローパスフィルタ（ＬＰＦ）であり、
上記ＰＤ８から出力された位相差比較信号にフィルタリ
ングを施して電圧制御信号を生成する。１０は電圧制御
発振器（ＶＣＯ）であり、上記ＬＰＦ９で生成された電
圧制御信号に基づいてクロックの周波数を制御する。上
記ＶＣＯ１０から出力されたクロックは、分周器１１に
より周波数が１／ｎに分周された後、ＰＤ８にフィード
バックされる。

【００２８】以上に示したＰＬＬＩＣ１内の各ブロック
７〜１１によりＰＬＬ回路が構成され、発振器６で発生
された数十ＭＨｚの基本クロックから１００ＭＨｚを越
える高速なバス用クロックが生成される。生成されたバ
ス用クロックは、バス５を介して図２では図示していな
いメモリＩＣに供給される。

【００２９】本実施形態のＰＬＬＩＣ１では、上述のＰ
ＬＬ回路に加えて、バーニヤ１２、ＰＤ１３および制御
回路１４を備えており、上記ＶＣＯ１０から出力された
バス用クロックは、バーニヤ１２およびＰＤ１３にも入
力される。バーニヤ１２は、クロックの遅延時間設定機
能を持つ積分遅延回路などで構成され、クロックの位相
を微調整することができるようになっている。ＶＣＯ１
０からバーニヤ１２に供給されたバス用クロックは、こ
こで位相が微調整されてコントローラ用クロックとして
コントローラ３に出力される。

【００３０】コントローラ３は、コントローラ用クロッ
クが入力されると、それに対応して上述のダミー出力信
号を出力する。このダミー出力信号は、ＰＬＬＩＣ１内
のＰＤ１３に供給される。ＰＤ１３は、コントローラ３
から供給されたダミー出力信号の位相と、ＰＬＬＩＣ１
内で発生しているバス用クロックの位相とを比較し、両
者の位相差比較信号を生成して制御回路１４に供給す
る。

【００３１】制御回路１４は、ＰＤ１３における比較の
結果に応じて、クロックの位相の調整を指示する信号を
バーニヤ１２に供給する。例えば、ダミー出力信号の位
相がバス用クロックの位相より遅れていれば、コントロ
ーラ用クロックの位相を進めるような指示を出す。ま
た、ダミー出力信号の位相がバス用クロックの位相より
進んでいれば、コントローラ用クロックの位相を遅らす
ような指示を出す。なお、ダミー出力信号の位相とバス
用クロックの位相とが大きくずれているときは、コント
ローラ３に警告信号を発する。この警告信号を受けたコ
ントローラ３は、例えば図示しないＣＰＵに対してエラ
ーを出力する。

【００３２】バーニヤ１２は、制御回路１４より与えら
れる指示に基づいてコントローラ用クロックの位相を調
整した後、それをコントローラ３に再び出力する。以上
のような処理を、ダミー出力信号の位相とバス用クロッ
クの位相とが一致するまで繰り返す。このように、本実
施形態では、コントローラ用クロックに対応してコント
ローラ３から出力されるダミー出力信号がバス用クロッ
クと同期するようにＰＬＬＩＣ１の内部で位相を制御す
ることにより、最終的にコントローラ用クロックの位相
を最適なものとすることができる。

【００３３】以上詳しく述べたように、従来はバス５上
のクロックをコントローラ３側で監視しながら同期合わ
せをしていたが、本実施形態では、ＰＬＬＩＣ１とコン
トローラ３とがシリアルラインを介して直接やり取りを
して同期合わせを行っているので、正確に同期のとれた
クロックを簡単に得ることができる。また、同期合わせ
の際に、実際にバス入出力されるデータとは関係のない
ダミー出力信号を用いているので、バス入出力の有無に
かかわらずコントローラ３自身で正しい位相にロックさ
せることができる。

【００３４】また、本実施形態では、コントローラ用ク
ロックの位相調整をＰＬＬＩＣ１で行い、そのための回
路をＰＬＬＩＣ１の内部に備えているので、コントロー
ラ３の構成は複雑でなく、簡単に作ることができる。す
なわち、コントローラ用クロックの位相調整を行うため
の回路にはＰＤ１３が含まれるが、これは元々ＰＬＬＩ
Ｃ１に備えられているＰＤ８と同質のものである。した
がって、ＰＤ１３を含む位相調整のための回路は、コン
トローラ３側よりもＰＬＬＩＣ１側に組み込んだ方が両
方の回路を作りやすくすることができる。

【００３５】次に、本発明の第２の実施形態を説明す
る。上記図２に示した構成では、コントローラ用クロッ
クの位相調整は、コントローラ３からのデータ出力用の
送信クロックに関してのみ行っており、データ入力用の
受信クロックに関しては位相調整は行っていなかった。
しかしこれでは、図５に示すように、メモリＩＣ４に対
するデータの書き込みタイミング５１（上記送信クロッ
クによる）と、読み出しタイミング５２とが重なってし
まい（斜線部分）、データの読み書きがうまく行えなく
なってしまうことがある。

【００３６】なお、メモリＩＣ４にはバーニヤが備えら
れており、任意のタイミングでデータを読み出せるの
で、データの書き込みタイミング５１と重ならないよう
なタイミング５３でデータを読み出すようにすることが
可能である。ところが、この場合は、次にコントローラ
３が送信クロックに基づいてデータを書き込む命令を出
すときに、その書き込みタイミング５４と読み出しタイ
ミング５３とが重なってしまうことがある（網線部
分）。

【００３７】したがって、データの書き込みから読み出
しまでに１クロック空いてもよいというシステム上の許
可があれば、メモリＩＣ４内のバーニヤの動作と、コン
トローラ３の送信クロック１系統のみの位相調整だけで
うまく動作するが、そうでない場合には、受信クロック
についても位相調整をして、バスの遅延に合ったタイミ
ング５５で確実に読み出しを行えるようにするのが好ま
しい。

【００３８】図３は、コントローラ用クロックに関し
て、送信クロックと受信クロックとの２系統について位
相調整を行うようにした第２の実施形態によるクロック
発生回路の構成を具体的に示す図である。図３におい
て、図２に示したブロックと同じブロックには同一の符
号を付している。つまり、第２の実施形態では、受信ク
ロックの位相調整をも行うために、図２の構成に対して
コマンド受信回路１５およびバーニヤ１６を加えるとと
もに、コントローラ３の構成を変えている。

【００３９】上記コマンド受信回路１５は、コントロー
ラ３から送られてくるシリアルコマンド、例えば、受信
クロックＲ_x の位相を進ませるためのコマンド、受信ク
ロックＲ_x の位相を遅らせるためのコマンド、ゼロリセ
ットするためのコマンド等を受信し、バーニヤ１６に供
給する。バーニヤ１６は、コマンド受信回路１５から与
えられる指示に従って、受信クロックＲ_x の位相を調整
する。

【００４０】また、コントローラ３は、バーニヤ１２か
ら送信クロックＴ_x （図２のコントローラ用クロックに
相当）が入力されたときにダミー出力信号を出力するの
は図２の場合と同様であるが、本実施形態では更に、受
信クロックＲ_x の位相調整のためにそのダミー出力信号
を自分自身で入力する。そして、この入力したダミー出
力信号を用い、受信クロックＲ_x の位相をアップ／ダウ
ンさせるための上述のシリアルコマンドをコマンド受信
回路１５に出力する。

【００４１】次に、上記のように構成した本実施形態に
よるクロック発生回路の動作を、図４のタイミングを参
照しながら説明する。まず、送信クロックＴ_x の入力に
対応してコントローラ３からダミー出力信号をＰＤ１３
に供給することにより、ＰＬＬＩＣ１内において図２で
述べたのと同様の手順で送信クロックＴ_x の位相を調整
する。送信クロックＴ_x の位相調整が完了したら、次に
受信クロックＲ_x の位相調整を行う。

【００４２】なお、この第２の実施形態においては、制
御回路１４からコントローラ３に出力される警告信号と
して、ダミー出力信号の位相とバス用クロックの位相と
が大きくずれていることの警告の他に、送信クロックＴ
_x の位相調整により位相が大きく変わったことの警告が
含まれる。すなわち、送信クロックＴ_x の位相が大きく
変わった場合には、それに合わせて受信クロックＲ_x の
位相を合わせ直した方が良いというメッセージを、警告
信号としてコントローラ３に出力する。これを受けてコ
ントローラ３は、受信クロックＲ_x の位相調整を開始す
る。

【００４３】受信クロックＲ_x の位相を調整する際にコ
ントローラ３が入力するダミー出力信号（例えば図４
（ｂ））は、既に位相が正確に調整された送信クロック
Ｔ_x （図４（ａ））に基づいて出力されるものである。
したがって、この正しい位相のダミー出力信号の値を受
信クロックＲ_x の立ち上がりに同期して読めば、図４
（ｃ）のように受信クロックＲ_x の位相が正しく調整さ
れているときは、読まれた値はダミー出力信号の値と完
全に一致する。

【００４４】一方、図４（ｄ）のように、受信クロック
Ｒ_x の立ち上がりがダミー出力信号の変化点付近にある
と、間違ってデータが読まれてしまうエラーが発生する
可能性がある。したがって、受信クロックＲ_x の位相
は、図４（ｃ）に示すように、立ち上がり部がダミー出
力信号の変化点付近にない状態、好ましくはダミー出力
信号の変化点から変化点までのちょうど真ん中に立ち上
がり部がある状態に調整するのが良いということにな
る。

【００４５】そこで、コントローラ３は、受信クロック
Ｒ_x の位相を進めるあるいは遅らせるためのコマンドを
コマンド受信回路１５に順次出力し、受信クロックＲ_x
の位相を順次ずらしていくことによって、エラーの起き
る位相を検出する。そして、エラーを検出したら、その
ときの位相からダミー出力信号の半周期分だけ位相をず
らすことにより、ダミー出力信号の変化点から変化点ま
でのちょうど真ん中に立ち上がり部がくるように受信ク
ロックＲ_x の位相を調整する。

【００４６】また、一度エラーが起きてから次にエラー
が起きるまで受信クロックＲ_x の位相を順次ずらしてい
き、その後、２つのエラーが発生した間の半周期分だけ
位相を戻すことによって、ダミー出力信号の変化点から
変化点までのちょうど真ん中に立ち上がり部がくるよう
に受信クロックＲ_x の位相を調整するようにしても良
い。

【００４７】以上詳しく述べたように、第２の実施形態
によれば、コントローラ３のデータ出力用の送信クロッ
クＴ_x に加え、データ入力用の受信クロックＲ_x の位相
もＰＬＬＩＣ１で調整することができる。よって、コン
トローラ３側の全てのスキューをＰＬＬＩＣ１内で制御
することができ、図５に示したように書き込みタイミン
グと読み出しタイミングが重なってしまうことがある不
都合を確実に防止することができる。

【００４８】なお、以上に述べた実施形態では、位相調
整を行うための回路としてバーニヤを用いたが、本発明
はこれに限定されるものではない。例えば、クロックと
して三角波のクロックを用い、当該クロックを様々な閾
値で切ることによって様々な位相のクロックを簡単に作
ることができる。そのために、様々な閾値を持った複数
のコンパレータに三角波のクロックを入力し、何れかの
コンパレータの出力を選択的に用いるようにしても良
い。

【００４９】その他、上記実施形態において示した各部
の構成は、何れも本発明を実施するにあたっての具体化
のほんの一例を示したものに過ぎず、これらによって本
発明の技術的範囲が限定的に解釈されてはならないもの
である。なお、本発明はその精神、またはその主要な特
徴から逸脱することなく、様々な形で実施することがで
きる。したがって、上述の実施形態はあらゆる点におい
て単なる例示に過ぎず、限定的に解釈してはならない。

【００５０】

【発明の効果】本発明のクロック発生回路は上述したよ
うに、バス用クロックの位相を調整してコントローラ用
クロックを発生する位相調整回路と、２つの位相を比較
する位相比較回路と、その比較の結果に応じてコントロ
ーラ用クロックの位相変化指示信号を位相調整回路に供
給する制御回路とを備え、バス用クロックとは別にコン
トローラ用クロックを発生するようにしたので、コント
ローラでは、バス上のクロックを監視しながら同期合わ
せをする必要がなくなり、正確に同期のとれたコントロ
ーラ用クロックを簡単に得ることができる。しかも、コ
ントローラ用クロックの同期合わせの際に、コントロー
ラにおいて実際にバス入出力されるデータとは関係のな
いダミー信号を用いているので、バス入出力の有無にか
かわらずコントローラ用クロックを正しい位相にロック
させることができる。

【００５１】本発明の他の特徴によれば、上記位相調整
回路、位相比較回路および制御回路を、バス用クロック
を生成するＰＬＬＩＣ内に備えたので、位相調整のため
の複雑な回路をコントローラが持たなくても済み、コン
トローラを簡単に作ることが可能となる。すなわち、Ａ
ＳＩＣ手法で設計されるコントローラの内部にＰＬＬ／
ＤＬＬ回路やバーニヤ等の複雑な回路を組み込むことな
く、コントローラ用クロックの位相調整が簡単に行える
ようになる。ＰＬＬＩＣは１つだけ設計すれば良いが、
コントローラは上記の通りＡＳＩＣ手法でシステムに応
じてその都度設計されるものなので、位相比較回路や制
御回路をコントローラに備えると、回路配置等がいっそ
う困難となる。本発明では、コントローラにはコントロ
ーラの機能さえ備えれば良いので、そのような複雑な設
計を避けることができる。

【００５２】また、本発明のその他の特徴によれば、コ
ントローラ用クロックの位相を調整するための回路とし
て、送信クロックおよび受信クロックの両方に対する調
整回路を備えたので、コントローラ側の全てのスキュー
を簡単に調整することができ、クロックの同期がとれな
いことによる誤動作等を確実に防ぐことができるように
なる。

【図面の簡単な説明】

【図１】本発明に係るクロック発生回路の一実施形態を
示し、全体の構成を簡単に示すブロック図である。

【図２】本発明の第１の実施形態によるクロック発生回
路の構成を示す図である。

【図３】本発明の第２の実施形態によるクロック発生回
路の構成を示す図である。

【図４】第２の実施形態によるクロック発生回路の動作
を説明するためのタイミングチャートである。

【図５】第２の実施形態によるクロック発生回路の動作
を説明するためのタイミングチャートである。

【図６】従来のクロック発生回路の構成例を示す図であ
る。

【符号の説明】

１ ＰＬＬＩＣ ３ コントローラ ４ メモリＩＣ ５ バス １２ バーニヤ １３ 位相検波器（ＰＤ） １４ 制御回路 １５ コマンド受信回路 １６ バーニヤ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 バスに出力されるバス用クロックの位相
   を調整して、コントローラにおけるデータ入出力の同期
   をとるためのコントローラ用クロックを発生する位相調
   整回路と、 上記コントローラ用クロックに基づいて生成される、実
   際の出力データと同じ位相を持ったダミー信号の位相
   と、上記バス用クロックの位相とを比較する位相比較回
   路と、 上記位相比較回路での比較の結果に応じて、上記コント
   ローラ用クロックの位相を変化させるための指示信号を
   上記位相調整回路に供給する制御回路とを備え、 上記バス用クロックとは別に上記コントローラ用クロッ
   クを発生するようにしたことを特徴とするクロック発生
   回路。
2. 【請求項２】 上記ダミー信号は、上記コントローラ内
   で生成されることを特徴とする請求項１に記載のクロッ
   ク発生回路。
3. 【請求項３】 上記位相調整回路、位相比較回路および
   制御回路は、上記バス用クロックを生成するＰＬＬＩＣ
   内に備えられることを特徴とする請求項１に記載のクロ
   ック発生回路。
4. 【請求項４】 上記コントローラと上記ＰＬＬＩＣとが
   上記バスとは別のラインで接続されることを特徴とする
   請求項３に記載のクロック発生回路。
5. 【請求項５】 バスに出力されるバス用クロックの位相
   を調整して、コントローラにおけるデータ出力の同期を
   とるためのコントローラ用送信クロックを発生する第１
   の位相調整回路と、 上記バス用クロックの位相を調整して、上記コントロー
   ラにおけるデータ入力の同期をとるためのコントローラ
   用受信クロックを発生する第２の位相調整回路と、 上記コントローラ用送信クロックに基づいて生成され
   る、実際の出力データと同じ位相を持ったダミー信号の
   位相と、上記バス用クロックの位相とを比較する位相比
   較回路と、 上記位相比較回路での比較の結果に応じて、上記コント
   ローラ用送信クロックの位相を変化させるための指示信
   号を上記第１の位相調整回路に供給する第１の制御回路
   と、 上記ダミー信号を入力し、そのダミー信号の位相に合わ
   せて上記コントローラ用受信クロックの位相を調整する
   ための指示信号を上記第２の位相調整回路に供給する第
   ２の制御回路とを備え、 上記バス用クロックとは別に上記コントローラ用送信ク
   ロックおよび上記コントローラ用受信クロックを発生す
   るようにしたことを特徴とするクロック発生回路。
6. 【請求項６】 上記ダミー信号は、上記コントローラ内
   で生成されることを特徴とする請求項５に記載のクロッ
   ク発生回路。
7. 【請求項７】 上記第２の制御回路は、上記コントロー
   ラ内に備えられることを特徴とする請求項５に記載のク
   ロック発生回路。
8. 【請求項８】 上記第１、第２の位相調整回路、位相比
   較回路および第１、第２の制御回路は、上記バス用クロ
   ックを生成するＰＬＬＩＣ内に備えられることを特徴と
   する請求項５に記載のクロック発生回路。
9. 【請求項９】 上記コントローラと上記ＰＬＬＩＣとが
   上記バスとは別のラインで接続されることを特徴とする
   請求項８に記載のクロック発生回路。