TWI413189B - 在半導體基板上由印刷形成之導電結構 - Google Patents

在半導體基板上由印刷形成之導電結構 Download PDF

Info

Publication number
TWI413189B
TWI413189B TW098121999A TW98121999A TWI413189B TW I413189 B TWI413189 B TW I413189B TW 098121999 A TW098121999 A TW 098121999A TW 98121999 A TW98121999 A TW 98121999A TW I413189 B TWI413189 B TW I413189B
Authority
TW
Taiwan
Prior art keywords
substrate
mold
conductive structure
powder
particulate matter
Prior art date
Application number
TW098121999A
Other languages
English (en)
Other versions
TW201011832A (en
Inventor
Arthur W Zafiropoulo
Andrew M Hawryluk
Original Assignee
Ultratech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ultratech Inc filed Critical Ultratech Inc
Publication of TW201011832A publication Critical patent/TW201011832A/zh
Application granted granted Critical
Publication of TWI413189B publication Critical patent/TWI413189B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B28—WORKING CEMENT, CLAY, OR STONE
    • B28B—SHAPING CLAY OR OTHER CERAMIC COMPOSITIONS; SHAPING SLAG; SHAPING MIXTURES CONTAINING CEMENTITIOUS MATERIAL, e.g. PLASTER
    • B28B1/00—Producing shaped prefabricated articles from the material
    • B28B1/30—Producing shaped prefabricated articles from the material by applying the material on to a core or other moulding surface to form a layer thereon
    • B28B1/32—Producing shaped prefabricated articles from the material by applying the material on to a core or other moulding surface to form a layer thereon by projecting, e.g. spraying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B33—ADDITIVE MANUFACTURING TECHNOLOGY
    • B33Y—ADDITIVE MANUFACTURING, i.e. MANUFACTURING OF THREE-DIMENSIONAL [3-D] OBJECTS BY ADDITIVE DEPOSITION, ADDITIVE AGGLOMERATION OR ADDITIVE LAYERING, e.g. BY 3-D PRINTING, STEREOLITHOGRAPHY OR SELECTIVE LASER SINTERING
    • B33Y80/00—Products made by additive manufacturing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1143—Manufacturing methods by blanket deposition of the material of the bump connector in solid form
    • H01L2224/11442—Manufacturing methods by blanket deposition of the material of the bump connector in solid form using a powder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/11472—Profile of the lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/11515—Curing and solidification, e.g. of a photosensitive bump material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/1155—Selective modification
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Powder Metallurgy (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

在半導體基板上由印刷形成之導電結構 發明領域
本發明大體關於用於在基板上形成導電結構的方法。特別是，本發明係關於包含不用減去法而是以印刷微粒沉積及/或接合技術(bonding technique)來形成有精細解析度之導電結構的方法。
 發明背景
半導體工業及微機電系統(MEMS)工業一般是用微影技術(lithographic technique)來製作元件。例如，前端半導體製程的光微影技術(photolithographic technique)可經設計成能經由塗佈-曝光-移除製程來使基板有圖像以在基板表面上形成想要的圖案，例如微電子電路。此類技術通常包含減去沉積程序(substractive deposition procedure)，其中係塗佈光阻劑於整個基板表面，以圖像曝光該光阻劑，以及用可選擇性地由基板表面移除光阻劑的方式顯影光阻劑。結果，光阻劑可形成對應至該圖像的圖案。剩餘的阻劑可用作可沉積材料於其中的模子。
摩爾定律描述微電子及半導體工業的歷史趨勢是：矽基積體電路在單位面積中可包含的電晶體數目大約每兩年增加一倍。自從1965年的文獻描述此一觀察以來，此趨勢已繼續半個世紀以上。熟諳此藝者都知道幾乎數位電子裝置的每個性能度量都與摩爾定律有關連。微影技術的改進 已被視為是促進摩爾定律的推進器供追尋生產愈來愈小的電晶體，藉此以較低的成本來改善元件的效能。
近來，已發現光微影技術在後端半導體製程(例如，包含半導體封裝的製程)有較高的利用率。以前，先進的半導體封裝一般包含打線接合(wire-bond)由半導體晶圓形成的個別晶粒。不過，在最近，光微影技術已用來圖樣化晶圓級的互連。同樣地，已有人提出供再造基板(reconstituted substrate)的光微影技術。
尤其是微電子封裝應用系統，已有人用光微影技術來界定要電鍍金屬於其中的電鍍模子。在移除模子後，鍍上的金屬可用作導電互連。
在微電子封裝應用系統的背景下，光微影技術通常包含數個步驟。首先，用光阻劑旋塗(spin coat)含有微電子裝置的晶圓。然後，烘烤晶圓以驅逐阻劑中的溶劑，以及用光微影工具及主圖案(例如，遮罩(mask)或線標(reticle))以微影方式曝光。曝光後，顯影該阻劑以及再度烘烤以增強它的穩定性。然後，清洗晶圓的表面以移除任何殘留污染物。在清洗表面後，電鍍金屬於其上。最後，剝掉晶圓的阻劑，留下用作導電互連的金屬。
事實上，上述例子需要包含在製造線中要有許多貴又複雜之工具的路線。例如，製造線要有阻劑分配器(resist dispenser)/旋塗機(spin coater)以均勻地散佈光阻劑於晶圓上。在塗佈晶圓後，將晶圓轉移到在微影工具之後的加熱站。曝光後，晶圓繼續送到顯影機與曝光後加熱站。然後， 晶圓繼續送到供清潔用的電漿灰化站(plasma ashing station)。在電鍍於電鍍池後，用剝除工具移除剩餘的阻劑。
在微電子封裝應用系統的背景下，大家認為上述基於光微影的電鍍順序是複雜的製程。複雜程度相似的其他微電子封裝應用系統包含，例如，涉及錫焊凸塊(solder-bumping)、重分配層(redistribution layer)、以及有相關元件的再造基板者。另外，許多微電子封裝應用系統包含使用在微影步驟期間用來曝光的線標。取決於線寬、圖案複雜度和晶圓體積，每個晶圓的線標成本可能很高。
由於製程簡化傾向減少製程成本以及改善製程的可靠性，因此亟須以下未被滿足的改善技術：具有滿足用於微電子應用系統之光微影技術的效能，且沒有與光微影有關的缺點者。
 發明概要
在第一具體實施例中，提供一種用於在一半導體基板之一實質平坦表面上形成一具有一想要三維形狀之導電結構的方法。該方法包含沉積及接合微粒物質(particulate matter)於該基板表面上的選定位置以產生其中有由一內表面界定之一模穴的一模子，該內表面係由緊挨著該基板表面的實質平坦基底開孔延伸。該模穴具有該想要三維形狀。用一導電材料填滿該模穴以形成一導電結構。由該基板表面移除該模子且不由該基板表面移動該導電結構的位置。結果，該方法可用來產生具有該想要三維形狀、獨自 豎立於該模子的導電結構或其他類型的自立結構(freestanding structure)。
在另一具體實施例中，提供一種類似的方法，該方法包含與電子資料結合的一三維印刷機，該電子資料係與其中有一模穴的一模子有關。該印刷機係經構造成可操作而不需要微影遮罩或線標，且可用來產生該模子於該基板上。在用一導電材料填滿該模子以形成具有該想要三維形狀的一導電結構後，由該基板表面移除該模子而不由基板表面移除導電結構或改變導電結構的形狀。視需要，可用電腦輔助設計軟體與製成的模子來產生該電子資料而不用減去步驟(subtractive step)。
在又一具體實施例中，提供一種用於形成半導體微電子裝置之封裝件的方法。該方法包含沉積及接合微粒物質於基板表面的選定位置以產生大體如上述的一模子以及用一導電材料填滿該模子以形成具有該想要三維形狀的一導電結構。使得該導電結構與該半導體微電子裝置電氣連接。
在另一具體實施例中，更提供一種類似的方法，其中係沉積及接合導電微粒物質於在該基板表面上的選定位置以產生有該想要三維形狀的該導電結構。該導電微粒物質的大小係經製作成可確保該導電結構有比約50微米還精細的特徵解析度。
取決於應用系統，實施本發明方法可用包含固態粒子及/或至少部份為液體之液態微滴的微粒物質。該微粒物質的大小係經製作成可確保該導電結構具有約1至50微米的 精細特徵解析度，例如，約10微米至約50微米。
可通過不同的技術使微粒物質相互接合。例如，使微粒物質的個別粒子以化學、熱及/或機械的方式相互接合。同樣，可用此類技術使微粒物質與基板接合。
與本發明有關的模子至少部份可為聚合物。該模穴可具有約25至約500微米的高度，視需要，可具有約50至約250微米的高度。本發明也可包含用一金屬材料填滿該模子，例如，在該模子中，藉由電鍍導電材料於基板表面上。
填滿後，可由該微粒物質及/或基板以化學、熱及/或機械方式移除該模子。視需要，可使銲錫電氣連接至任何用本發明方法形成的導電結構。
圖式簡單說明
合稱第1圖的第1A至1H圖係以橫截面圖示本發明包含模子的示範方法。
合稱第2圖的第2A至2F圖係以橫截面圖示本發明不包含模子的示範方法。
 較佳實施例之詳細說明 定義及概觀
在詳述本發明之前，除非另有說明，應瞭解，本發明不受限於特定的基板、微粒物質或分配器，這些都可改變。也應瞭解，本文所用的術語只是用來描述特定的具體實施例，而沒有限定作用。
請注意，如以單數形式用於本專利說明書及隨附申請 專利範圍的“一”與“該”係包含單數及複數個指稱對象，除非上下文以其他方式清楚表示。因此，例如，用語“一基板”包含多個基板與單一基板，用語“一模子”包含數個呈一式樣的模子與單一模子，用語“一粒子”包含一或多個粒子，諸如此類。
在說明及陳述本發明時，會根據以下的定義來使用下列術語。
術語“晶粒”在普通意義上是採用半導體、微電子、及/或積體電路工業的觀點以及意指一小塊有電路製造於其上的半導體材料。通常，是在單一半導體晶圓上製造大量排成陣列的積體電路。此陣列會分成數個各有一份電路的小塊。每一小塊為一晶粒。
至於用在“具有想要三維形狀之結構的特徵解析度”的術語“特徵解析度”是指區別是否存在想要形狀所需要的精細程度。例如，當結構的想要形狀與正多面體(例如，立方體)相稱時，該立方體的特徵解析度必須有充分精細度以證明立方體必定有6個大體全等表面、8個角及12條邊緣這件事實。因此，體積為1立方米之立方體的特徵解析度必須比一米還精細，例如一公分。否則，會無法區別立方體與直徑為一米的球體。
“視需要的”或“視需要地”意指隨後所描述的情況可能出現或不出現，藉此說明可包含出現該情況的實例與不出現的實例。例如，“安置視需要的環狀物於晶圓上表面上”之中的片語“視需要環狀物”是意指在晶圓上表面可存在或 不存在環狀物，因此說明包含晶圓上表面存在環狀物的情況與晶圓上表面不存在環狀物的情況。
術語“微粒物質”是用來指稱以微小個別粒子的形式存在的液態及/或固態材料，例如，呈粉末或結塊顆粒者。通常，用來形成任何特殊結構的微粒物質具有適於結構之“特徵解析度”的平均及/或最大粒徑。
術語“半導體”是用來指稱導電率大於絕緣體但小於良導體的各種固態物質，且可用作容納微電子電路及/或電子裝置的晶粒基材。半導體包含元素(例如，矽、鍺)與化合物(例如，碳化矽、磷化鋁、砷化鎵及銻化銦)。除非另有說明，術語“半導體”包含元素半導體與化合物半導體中之任一或組合以及帶應變半導體(strained semiconductor)(例如，受拉伸或壓縮的半導體)。適用於本發明的示範性間接帶隙半導體(indirect bandgap semiconductor)包含矽、鍺及碳化矽。適用於本發明的直接帶隙半導體包含，例如，砷化鎵(GaAs)、氮化鎵(GaN)、以及磷化銦(InP)。
術語“實質”及“實質地”係以普通的意義使用且意指在重要性、數值、程度、數量、範圍等等方面值得考慮的事物。例如，片語“實質平坦表面”意指以全長及全寬為特徵且有大體平坦輪廓的表面，使得部份表面與全長及全寬的高度差在幾個百分比內。術語“實質地”的其他用法包含類比定義。
用於本文的術語“基板”是意指任何有表面以及打算供加工使用的物品。構成基板的形式有多種，例如，含有晶 粒陣列的半導體晶圓。不過，本術語不受限於由半導體材料製成的物品。例如，本術語可用來描述用於封裝半導體晶粒的載體。
如用於“減去步驟”的術語“減去”在本文是以普通的意義用來描述移除塊體(例如，已接合的微粒物質)的材料以形成具有想要形狀的結構。
本發明所針對的方法大體是用於在基板(例如，半導體晶圓、微電子晶粒、經封裝之矽晶片、等等)之實質平坦表面上形成具有想要三維形狀的導電結構(自立或以其他方式豎立)。微粒物質通常是以一層接一層的方式沉積及接合於基板表面上的選定區域。該微粒物質係經沉積成可產生用以形成結構的模子及/或可產生結構本身。本發明之方法可包含使用結合電子資料的印刷機或三維印刷機而不用微影遮罩或線標。另外或替換地，該微粒物質可具有一樣的大小及/或組份以協助產生特徵解析度至少約50微米的導電結構。該導電結構通常與半導體微電子裝置電氣連接。
例如，本發明可包含使用三維印刷技術，先前其係與特徵解析度相對大(例如，約0.1毫米)的結構/物品之快速雛型化(fast prototyping)有關。該印刷技術可用來沉積微粒物質於半導體晶圓上以產生模子。接著，在後端半導體封裝應用系統期間，該模子可用於電鍍或其他類型的沉積製程。與光微影技術不同，可用於本發明的印刷技術可能不需要減去步驟。另外，本發明可包含可產生特徵解析度比約50微米還精細之結構的微粒物質之沉積。如此精細的解 析度可包含沉積比約50微米還精細的微滴或粒子。
可用多種不同三維印刷技術中之任一來實施本發明。例如，雷射燒結技術(laser sintering technique)可用來形成有想要形狀的三維結構。此類技術通常包含用輥子機構使例如形式為塑膠粉末的緊密微粒物質鬆散均勻地分散於平坦表面上。然後，用高功率雷射光束光柵掃描(raster-scan)該微粒薄層。被雷射光束打到的微粒物質會熔融在一起。沒有被雷射光束打到的區域仍保持鬆散及不固定。沉積及光柵掃描後續諸層(一層疊在另一層上)直到整個結構完成。以能夠確保可充分接合於前一層的程度燒結每一層。
另一合適的三維印刷技術包含以與噴墨印刷機產生二維圖形印刷相似的方式在電腦控制下用流體的噴墨流來產生三維物件。在有些情形下，可藉由噴墨印刷液態金屬來產生金屬、金屬合金或金屬複合件以便用導致粒子與後續層(successive layer)接合的冷焊(亦即，快速凝固)技術來一層接著另一層地形成後續橫截面於靶材。其他適用於噴墨應用系統的流體包含，例如，含有視需要藉由有機部份體(organic moieties)來官能化或封裝之導電材料(例如，金屬奈米粒子)的流體，或含有導電前驅物(例如，有機金屬化合物)的流體。
另有一種合適的三維印刷技係術描述於美國專利第5,204,055號(頒給Sachs等人)。該技術包含首先沉積一層流動不固定的多孔材料於約束區(confined region)，然後沉積接合劑材料(binder material)於該層材料的選定區域以在該 等選定區域產生一層已接合材料(bonded material)。根據電腦模型，以選定的次數重覆該等步驟以產生連續數層於已接合材料的選定區域以形成想要的組件。然後，移除未接合的材料。在有些情形下，可加強該組件，例如，經由加熱。
頒給Sachs等人的美國專利第5,807,437號與第6,146,567號提出上述技術的改良。接合劑印刷頭通(binder printhead)常被裝設成有一列噴嘴而可控制地供給接合劑材料之微滴射流至多孔材料層。該印刷頭會以光柵掃描的方式以一定方向沿著第一掃描軸線掃描每一層多孔材料以提供微滴的第一快速掃描路徑。然後，以對於該方向為橫向的方式移動該印刷頭，接著使它沿著快速掃描軸線做反向移動以提供微滴的第二快速掃描路徑，這種微滴係與經由第一掃描路徑沉積的交錯。可控制微滴至多孔材料的供給量以確保有重疊度為最佳的掃描路徑以產生有各種想要表面及內部特徵的組件。視需要，可使微滴帶有電荷。
有模子的示範方法
第1A至1H圖圖示本發明方法之一示範具體實施例，其係包含一模子而且是在晶圓等級的背景下實施。在本文的附圖中，類似的另件用相同的元件符號表示，第1A至1H圖均未按照比例繪製且誇大其中一些尺寸以便圖解說明。第1A圖，提供一基板10，其形式為有實質平坦上表面12且包含分成數個微電子晶粒20之積體電路的晶圓。每個晶粒在上表面12上有許多端子22。
如圖示，在晶圓10的上表面12上安置一視需要的環狀 物30。該環狀物圍繞內含數個供所有晶粒20用之端子22的區域。環狀物30的下表面32與晶圓上表面12的輪廓共形，同時環狀物30的內側面34大體以垂直於晶圓之上表面12的方式延伸。不過，實施本發明不需要環狀物或等價物。
在第1B圖中，通常沉積粉末40於晶圓上表面12上，以及在被環狀物30約束的區域內形成有大體均勻厚度的相對鬆散粉末層。粉末40可全為金屬，部份為金屬，或非金屬。在第1C圖中，用形式為噴墨印刷頭的微粒物質分配器50掃描該粉末層以選擇性地沉積形式為接合劑微滴52的微粒物質於環狀物30內不在端子22上方的位置。結果，在這些位置處的粉末會微滴50結塊以及接合於晶圓表面12，從而可形成單一的模子結構60。如第1D及1E圖所示，可重覆該粉末/接合劑層沉積製程以堆積該模子結構。
在第1F圖中，移除晶圓表面12的環狀物30與剩餘的鬆散粉末。結果，會留下逐層堆積而成的自立模子60。如圖示，模穴62各自用由實質平坦基底開孔(base opening)延伸的一內表面界定以及有實質相同的三維形狀。不過，在其他的情形下，可製作形狀不同的模穴。
藉由浸泡晶圓表面12及模子60於適當的電鍍池，如第1G圖所示，模子的模穴可經由電沉積(electrodeposition)來填滿導電材料，藉此可形成導電結構70。然後，如第1H圖所示，可移除模子60且不由基板表面12移動導電結構70的位置，留下緊挨著端子、有想要三維形狀的自立導電結構70。由於模子結構的模穴可具有任何想要的形狀且不必相 同，因此它所形成的導電結構也可具有任何想要的形狀且不必相同。
可使用各種電沉積製程。例如，電鍍製程可包含一或多個電鍍池。當使用多個組份不同的電鍍池時，可依序逐層地沉積不同的金屬層。例如，可依序將金層(Au layer)沉積於已沉積於鉻層(Cr layer)上的鎳層(Ni layer)上。另外，可改變各層的厚度。總之，可電鍍的示範導電材料包含(但不受限於)：鉻、鎳、銅、金、銀、鈦、彼等之合金、以及上述中之任一的組合。
在任何時候可使該等微電子晶粒例如沿著第1圖所示的虛線彼此分開。不過，最好在沉積導電材料於該等晶粒之後才使彼等相互分開。為了分開該等微電子晶粒，可用本技藝所習知的任何一種技術來切割晶圓。
無模子的示範方法
實施本發明也可形成具有想要三維形狀的導電結構於半導體基板上而不必形成中間的模子。例如，第2A至2F圖圖示本發明方法之一示範具體實施例，其係可用作上述具體實施例的無模子對應實施例。第2A圖圖示與第1A圖類似的設置。在第2B圖中，通常沉積金屬粉末40於晶圓上表面12上，以及在被視需要環狀物30約束的區域內形成有大體均勻厚度的相對鬆散粉末層。在第2C圖中，用形式為噴墨印刷頭的微粒物質分配器50掃描粉末層以選擇性地沉積形式為導電接合劑微滴52的微粒物質於環狀物30內不在端子22上方的位置。結果，在這些位置處的粉末會接合於晶圓 表面12。如第2D及2E圖所示，可重覆該導電粉末/接合劑層沉積製程以形成具有想要三維形狀的導電結構。視需要，可使用不同的粉末及/或接合劑。例如，色彩不同的粉末及/或接合劑可用來指示三維形狀的高度及/或深度。
在第2F圖中，移除晶圓表面12的環狀物30與鬆散的粉末。結果，會留下自立的導電結構70。視需要，該等自立導電結構可經受其他加工以使它們更適合預期的使用目的。此類附加製程包含，例如，增強通過化學、熱及/或機械程序接合之微粒的步驟。在有些情形下，光活化程序(photoactivated procedure)可輔助或取代其他的接合程序。總之，本發明所形成的導電結構有小於約50微米(例如，約1微米至約50微米)的特徵解析度。
微粒物質
取決於如何實施本發明，可使用不同的微粒物質。一般而言，微粒物質必須適合指定用途。例如，當微粒物質用來產生形成自立導電結構於基板上的模子時，微粒物質的選擇應使得因此所形成的模子容易由基板表面移除。尤其是，該模子應可輕易移除且不由基板表面移動導電結構的位置或以其他方式干擾成型的結構。由於使不同的材料彼此分開比類似的材料更容易，熟諳此藝者可選擇用於模子形成應用系統的微粒材料使得它的組份與待形成的自立導電結構不同。
例如，如下文所述，微粒物質可用來形成能鍍上金屬的模子。在這種情形下，該微粒物質應由結構完整性良好、 可黏著於表面、對電鍍池溶液有抗性的材料組成。不過，在電鍍完成後，也應該可輕易地由電鍍於模子的結構移除該材料。
在導電結構要加入微粒物質時，該微粒物質不應導致它所形成的任何結構絕緣。例如，微粒物質本身可導電。不過，只要存在足夠的導電材料而可維持塊體結構的導電率，不導電的微粒物質可與導電材料一起用來形成導電結構。另外，可使用容易轉換成導電材料的不導電微粒物質。例如，儘管有機金屬微滴本身不導電，然而可使微滴暴露於允許金屬由其析出的狀態以得到容易導電的固態形式。可形成的導電材料實施例包含：金屬(例如，鉻、鎳、鈦、金、銀)，摻雜濃度及/或結構使其有夠高導電率的半導體(例如，矽、鍺及碳)，以及導電金屬陶瓷(conductive cermet)。
因此，取決於本發明的特定實施，與本發明有關的微粒物質可為任何一類的材料或組合。在有些情形下，可使用介電材料，例如陶瓷材料。示範的陶瓷材料包含單一或混合金屬氧化物，例如鋁、鋯或矽氧化物、氮化物及碳化物。
也可使用聚合材料。例如，聚醯亞胺(polyimide)是以化學穩定性和能夠承受與半導體封裝應用系統有關的苛刻化學環境著稱。同時，有些聚醯亞胺在熱氫氧化鉀中可化學蝕刻供移除用。其他聚合材料包含(但不受限於)：聚酯(例如，聚對苯二甲酸乙二醇酯(polyethylene terephthalate)與聚萘二甲酸二乙酯(polyethylene naphthalate))、聚鏈烷(例如，聚乙烯、聚丙烯及聚丁烯)、鹵化聚合物(例如，部份及完全 氟化聚鏈烷，以及部份及完全氯化聚鏈烷)、聚碳酸酯(polycarbonate)、環氧樹脂、以及聚矽氧烷(polysiloxane)。如上述，該微粒物質可用來由聚合及陶瓷材料的組合形成模子與其他的固態結構。
不過，也可使用金屬。例如，本發明的導電結構可由一或更多種金屬形成，例如銅、金、銀、鎳、錫、鈦、鉭、鎢、鉻、鐵、鋁、鋅、彼等之組合、或前述各物中之任一的合金(例如，黃銅、青銅及鋼)。另外或替換地，可使用非金屬導電材料。合適的非金屬導電材料包含，例如，碳(例如，石墨或乙炔炭黑(acetylene black))、導電陶瓷(例如，氧化銦錫(indium tin oxide)與氮化鈦(titanium nitride)、以及導電聚合物(例如，聚吡咯(polypyrrole)與聚苯胺(polyaniline))。
此外，可使用金屬陶瓷，亦即，陶瓷(cer)及金屬(met)材料的複合材料。在有些情形下，金屬陶瓷係經設計成具有陶瓷及金屬的最佳性質，例如陶瓷能耐高溫及有硬度，以及金屬能夠忍受塑膠變形及導電。例如，金屬陶瓷用來製造會經歷高溫的電阻器、電容器及其他電子組件。示範的金屬陶瓷包含碳化物、氮化物、以及混合的碳化物及氮化物，例如氮碳化鈦(TiCN)、碳化鈦(TiC)、氮化鈦(TiN)、以及碳化鎢。
在有些情形下，本發明的微粒物質可包含導電或其他性質的奈米粒子。例如，頒給Subramanian等人、公開號碼為第20070175296號的美國專利申請案描述一種金屬奈米 粒子組份，其係適合用於印刷低電阻導體於包含經有機分子囊封之金屬奈米粒子的塑膠基底。該等奈米粒子有在約1奈米至約50奈米之間的平均最大粒徑。該有機分子具有在大氣壓力下以低於塑膠熔點的溫度沉積該組份至基板之後允許蒸發的分子量。該有機分子更包含能吸附於奈米粒子表面的一尾端(例如，醇端(thiol end))與保持自由以形成囊封劑(encapsulant)的另一尾端。
如上述，要加入導電結構的微粒物質不應導致該結構絕緣。不過，在用不導電部份體囊封的導電粒子之奈米粒子組份用來形成導電結構時，有些不導電部份體可能無法輕易地由粒子表面移除。因此，在使用此類奈米粒子組份時，應多加小心以降低形成不導電殘留物的可能性。例如，最好壓低每個奈米粒子所吸附的有機分子數目以降低形成有機殘留物而使電性鈍化的可能性。另外，萬一會分解，在選擇囊封部份體(encapsulating moiety)時，避免包含某些元素的部份體。例如，想要用來形成導電結構的鈦粒子最好在含醇基的部份體上用含胺基的囊封部份體囊封，因為氮化鈦的導電率高於二硫化鈦(titanium sulfide)。
導電結構
如上述，本發明可使用形式為微粒物質的導電材料。可使用其他形式的導電材料。例如，當本發明包含藉由以導電材料填滿模子來產生導電結構時，可用電鍍或本技藝習知的其他技術來填滿該模子。
在形成銅結構的示範方法中，可用真空沉積技術施加 一初始過渡塗層(initial tiecoat)，例如黏著層。該過渡塗層可用來增強黏著力及/或提供阻隔層。示範的過渡塗層金屬包含鉻及鎳基合金，例如蒙乃爾合金(monel)。該過渡塗層可厚達數百埃，以及只有數埃那麼薄。鉻的優點在於可提供優異的黏著效能。
然後，例如通過濺鍍(sputtering)或蒸鍍(evaporation)可沉積有充分導電率且允許電鍍至最終厚度的種皮(seedcoat)於該過渡塗層上。通常，構成該種皮的金屬與用來形成導電結構之塊體的相同。因此，當導電結構包含銅或由銅實質組成時，種皮金屬可包含銅或由銅實質組成。一旦沉積種皮後，可電沉積其他的金屬(例如，銅)於其上。
也可使用其他的導電材料。例如，適用於本發明的金屬包含，例如，金、銀、鎳、錫、鉻、鐵、鋁、鋅、鈦、鉭、鎢、彼等之組合、以及前述各物中之任一的合金(例如，黃銅、青銅及鋼)。如下文所述，較高的特徵解析度用小顆粒的金屬為較佳。也可使用銲錫材料或有相對低熔點的其他材料。
另外或替換地，非金屬導電材料可用來形成導電區。示範的非金屬導電材料包含碳(例如，石墨或乙炔炭黑)、導電陶瓷(例如，氧化銦錫與氮化鈦)、以及導電聚合物(例如，聚吡咯與聚苯胺)。此外，導電結構可具有組份與其塊體不同的表面層。例如，導電結構的表面可由高度導電的塗層構成，例如金、金/鎳、金/鋨或金/鈀、或鍍上耐磨塗層，例如鋨、鉻或氮化鈦。
總之，形成導電結構的材料應使得該結構呈現適當的結構完整性、充分的導電率、對表面有良好黏著力、以及與允收半導體品質及可靠性度量衡相稱的其他品質。該結構有至少約105 σ/m至約106 σ/m的導電率為最佳。
特徵解析度
特徵解析度也是本發明的重要方面。例如，有些微電子封裝法包含形成高度約25至約500微米或更特別的是高度約50至約250微米的導電結構。這種結構的高度約等於寬度。這種結構的特徵解析度應充分精細以確保結構符合想要的形狀。例如，較大的結構應有比約50微米還精細的特徵解析度。較小的結構有比約10微米還精細的特徵解析度。
有許多因子可描述特徵解析度。重要的因子之一是所用微粒物質的大小。一般而言，粒徑較小的微粒物質容易導致較細的特徵解析度。不過，在單位體積內，較小的粒子會有較大的表面積。還有，表面力(surface force)對於粒徑較小的微粒物質的影響會大於粒徑較大的微粒物質。
影響特徵解析度的另一因子是微粒物質的組份。例如，本發明有些具體實施例可包含沉積形式為溶液之微滴的微粒物質，其中在移除溶劑時，該溶液會析出溶解物。在這種情形下，由溶解物濃度較低之微滴產生的結構傾向具有比由在相同體積內有較高濃度之微滴產生者還精細的特徵解析度。
又一個影響特徵解析度的因子是與如何沉積微粒物質有關。例如，儘管噴墨技術可用印刷頭以1/300英吋或約85 微米的間隔來控制微滴沉積，然而每英吋300個點的微滴佈置可能不足以產生具有精細特徵解析度的三維結構。用每英吋300個點佈置形成的結構可能呈現大體粗糙的表面粗度(surface finish)。另外，印刷頭在重覆使用後可能堵塞而需要清潔以及其他類型的維護以確保微滴大小及軌跡保持在預定的參數內。在頒給Sachs等人的美國專利第5,204,055號中有描述普通噴墨技術應用於三維印刷的其他問題。
因此，為了產生具有想要特徵解析度的結構，應處理多個因子以確保有適當大小的微粒物質有準確及精密的佈置。除了上述因子以外，已發現在實施本發明時未受控的靜電荷可能引起需解決的問題。例如，微粒物質本身可能藉由沉積微粒物質於基板上及/或藉由可沉積微粒物質的分配器而累積未受控的靜電荷。由於軌跡、定位及/或甚至是已予分配微滴的體積有誤差，以致此類靜電荷有害於特徵解析度。因此，需要供減少未受控靜電荷的構件以確保用本發明方法形成的結構具有想要的特徵解析度。
可根據位置、數量及要排除的靜電荷之類型來選擇供減少未受控靜電荷的構件。已知本技藝有許多靜電控制技術適合用於本發明。此類技術通常包含增加或者移除已累積未受控靜電荷的物品的電子。然而，有時可增加或移除物品的正電子。一般而言，靜電荷可通過接地、感應、離子化、或彼等之組合來移除。
通常，可通過接地來移除物品上的未受控靜電荷，亦即，使該物品經由導體來連接至有效的無限電荷源。接地 特別適用於有靜電荷位於未接地但高度導電之物品的情形。在這種情形下，單點接地就可中和整個物品。不過，對於由高電阻材料(例如，不導電聚合物與陶瓷)組成的單一物品，可能需要建立更多個單點接觸才能中和整個物品。在有些情形下，實現物品的中和可藉由用導電固態材料來提供有間斷或不間斷接觸的物品。
為了影響與本發明有關之特徵解析度的控制程度，可使用用於分配有適當粒徑之微粒物質以及具有供減少未受控靜電荷之構件的三維印刷機以及與待形成導電結構(或彼之模子)有關的電子資料。可用電腦輔助設計(CAD)軟體來產生此類資料。例如，本發明可使用由CAD型系統取得圖案以及直接印刷於矽晶圓上的直接寫入系統。本技藝一般技術人員應該能夠將此類性能整合於三維印刷機，因為此類印刷機以常式取得機械圖檔案與開發原型，而且半導體CAD型系統已做成與其他的直接寫入系統可直接一起工作。
本發明的優點及變體
顯然本發明可提供許多與實施微電子封裝法有關的優點。接著，這些優點可轉變成成本的降低。例如，目前用於形成高度約25至約500微米之導電結構的微電子封裝技術通常與超過$10/層的微影成本有關。相較之下，本發明可使圖案化成本(patterning cost)降低到大約每層$3以下。能節省成本的原因是可免除平常與微影製程有關的線標、晶圓塗佈顯影(wafer track)、烘烤前工作站、微影工具、烘烤後工作站以及電漿灰(plasma-ash)清洗站的需要。由於不 必使用光阻劑及相關的化學物，因此也有環保效益。
本技藝一般技術人員應瞭解本發明可具體實作成各種形式。例如，儘管上文描述了幾個本發明的特定具體實施例，然而也可應用包含其他技術的具體實施例。例如，可用包含以下技術來實施本發明：注射兩種不同化學物使得彼等在相互接觸時會反應及硬化的技術，或是使用暴露於空氣會硬化的單一化學物於基板。
顯然本技藝一般技術人員明白本發明有其他的變體。在做過例行實驗後，熟諳此藝者會發現本發明可併入現有的設備，或反之。例如，拾放設備(pick and place equipment)可用來確保導電結構與半導體微電子裝置封裝件的電氣連接。應瞭解，儘管已用較佳的特定具體實施例來描述本發明，前述內容只是想用來圖解說明而非限定本發明的範疇。若適當，可納入或排除任何描述於本文的本發明方面。例如，可使用任一方面或彼等之組合。熟諳本發明所屬技藝者會明白落在本發明範疇內的其他方面、優點及修改。
在不會與上述揭示內容不一致的情形下，本文提及的所有專利及專利申請案全部都併入本文作為參考資料。
10‧‧‧基板
12‧‧‧實質平坦上表面
20‧‧‧微電子晶粒
22‧‧‧端子
30‧‧‧視需要環狀物
32‧‧‧下表面
34‧‧‧內側面
40‧‧‧金屬粉末
50‧‧‧微粒物質分配器
52‧‧‧導電接合劑微滴
60‧‧‧單一模子結構
62‧‧‧模穴
70‧‧‧導電結構
合稱第1圖的第1A至1H圖係以橫截面圖示本發明包含模子的示範方法。
合稱第2圖的第2A至2F圖係以橫截面圖示本發明不包含模子的示範方法。
10‧‧‧基板
12‧‧‧實質平坦上表面
20‧‧‧微電子晶粒
22‧‧‧端子
70‧‧‧導電結構

Claims (34)

  1. 一種用於在一半導體基板之一實質平坦表面上形成一所欲三維形狀之導電結構的方法，其係包含以下步驟：(a)沉積一鬆散層之選定大體均勻厚度的選定粉末於該半導體基板之實質上整體的實質平坦表面上；(b)使一微粒物質分配器掃描該粉末層及從該微粒物質分配器沉積微粒物質之接合劑微滴於該粉末層上相對該基板表面位置的選定位置處，其中於此等位置處之粉末變成接合至該基板表面在不會形成該導電結構之位置處，以產生其中具有至少一模穴之一模子，該至少一模穴係由該經接合之粉末之一內表面界定，該內表面係由毗鄰該基板表面的一實質平坦基底開孔延伸且在該至少一模穴中之該粉末不會接合至該基板表面處呈現該所欲三維形狀；(c)從該至少一模穴中移除該鬆散粉末以清除該模子；(d)藉由電鍍一導電材料於該半導體基板表面上該至少一模穴內來填滿該模子，以形成該所欲三維形狀的一導電結構；以及(e)由該基板表面移除該模子且不改變該導電結構之形狀或將該導電結構移開該基板表面。
  2. 如申請專利範圍第1項的方法，其中該微粒物質包含至少部份呈液態的流體微滴。
  3. 如申請專利範圍第1項的方法，其中該微粒物質包含固 態粒子。
  4. 如申請專利範圍第1項的方法，其中該經沉積及接合之粉末及微粒物質的大小係呈可確保該導電結構呈現比約50微米還精細的特徵解析度。
  5. 如申請專利範圍第4項的方法，其中該經沉積及接合之粉末及微粒物質的大小係呈可確保該導電結構呈現比約10微米還精細的特徵解析度。
  6. 如申請專利範圍第1項的方法，其中步驟(b)包含化學地接合該微粒物質與該粉末。
  7. 如申請專利範圍第1項的方法，其中步驟(b)包含熱接合該微粒物質與該粉末。
  8. 如申請專利範圍第1項的方法，其中步驟(b)包含機械地接合該微粒物質與該粉末。
  9. 如申請專利範圍第1項的方法，其中該模子至少部份為聚合物。
  10. 如申請專利範圍第1項的方法，其中步驟(d)包含用一金屬材料填滿該模子。
  11. 如申請專利範圍第1項的方法，其中步驟(e)包含化學地移除該模子。
  12. 如申請專利範圍第1項的方法，其中步驟(e)包含熱移除該模子。
  13. 如申請專利範圍第1項的方法，其中步驟(e)包含機械地移除該模子。
  14. 如申請專利範圍第1項的方法，更包含使銲料附著於該 導電結構。
  15. 如申請專利範圍第1項的方法，其中該至少一模穴具有約25至約500微米的高度。
  16. 如申請專利範圍第15項的方法，其中該至少一模穴具有約50至約250微米的高度。
  17. 一種用於在一半導體基板之一實質平坦表面上形成一所欲三維形狀之自立導電結構的方法，其係包含以下步驟：(a)提供與電子資料結合的一三維印刷機，該電子資料與其中具有至少一模穴之一模子有關，其中該印刷機係經建構成不需要微影遮罩(mask)或線標(reticle)來操作，且待形成之該至少一模穴係由一內表面來界定，該內表面係由一實質平坦基底開孔延伸且呈現該所欲三維形狀；(b)用該印刷機來產生該模子於該基板表面上，使得該至少一模穴的該基底開孔毗鄰該基板表面；(c)藉由電鍍一導電材料於該基板表面上來填滿該模子，以形成該所欲三維形狀的一導電結構；以及(d)由該基板表面移除該模子而不由該基板表面移除該導電結構或改變該導電結構的形狀。
  18. 如申請專利範圍第17項的方法，其中該電子資料是用電腦輔助設計軟體產生。
  19. 一種用於在一半導體基板之一實質平坦表面上形成一所欲三維形狀之導電結構的方法，其係包含以下步驟：(a)沉積一鬆散層之選定厚度的選定粉末於該半導 體基板之實質上平坦表面之位置上，該導電結構欲被形成之處除外；(b)使一微粒物質分配器掃描具有該粉末層之位置及從該微粒物質分配器沉積微粒物質之接合劑微滴於接合粉末至該基板表面之該粉末層上，以產生其中具有至少一模穴的一模子，該至少一模穴係由該經接合之粉末之一內表面界定，該內表面係由毗鄰該基板表面的一實質平坦基底開孔延伸且呈現該所欲三維形狀，其中該模子的產生係不使用自該基板表面移除未接合之鬆散粉末的減去步驟；(c)藉由電鍍一導電材料於該基板表面上來填滿該模子，以形成該所欲三維形狀的一導電結構；以及(d)由該基板表面移除該模子且不改變該導電結構之形狀或將該導電結構移開該基板表面。
  20. 一種如申請專利範圍第1項的方法，其更包含以下步驟：(e)確保該導電結構與半導體微電子裝置電氣連接，以形成一用於該半導體微電子裝置之封裝體。
  21. 一種用於在一半導體基板之一實質平坦表面上形成一所欲三維形狀之導電結構的方法，其係包含以下步驟：(a)沉積一鬆散層之選定厚度的選定金屬粉末於該半導體基板之實質平坦表面上；(b)使一微粒物質分配器掃描該粉末層；(c)當進行步驟(b)時，沉積來自該分配器之導電接合劑微滴於相對該半導體基板表面之選定位置之該粉末 層上，其中於此等位置處之粉末變成接合至該半導體基板之一金屬；及(d)移除未接合至該基板表面之該鬆散粉末，以產生該所欲三維形狀的該導電結構，其中該導電結構呈現比約50微米還精細的特徵解析度。
  22. 如申請專利範圍第21項的方法，其中該特徵解析度約1微米至約50微米。
  23. 如申請專利範圍第22項的方法，其中該特徵解析度為約10微米至約50微米。
  24. 如申請專利範圍第21項的方法，其中該微粒物質包含金屬粒子。
  25. 如申請專利範圍第24項的方法，其中該等金屬粒子包含一選自於：銅、金、銀、鎳、錫、鈦、鉭、鎢、鉻、鐵、鋁、鋅、彼等之組合、或前述任一者之合金的金屬。
  26. 如申請專利範圍第21項的方法，其中該微粒物質包含金屬陶瓷。
  27. 如申請專利範圍第21項的方法，其係在沒有任何未受控的靜電荷下完成。
  28. 如申請專利範圍第21項的方法，其中該導電結構呈現一至少約105 σ/m的導電率。
  29. 如申請專利範圍第28項的方法，其中該導電結構呈現一至少約106 σ/m的導電率。
  30. 如申請專利範圍第21項的方法，更於步驟(c)與步驟(d)之間包含下列步驟： (e)沉積另一層之選定金屬粉末於先前經沉積之選定金屬粉末之層上；及(f)重複步驟(b)及(c)於先前進行步驟(c)中的至少一些相同位置處。
  31. 一種如申請專利範圍第17項的方法，其更包含以下步驟：(e)確保該導電結構與半導體微電子裝置電氣連接，以形成一用於該半導體微電子裝置之封裝體。
  32. 一種如申請專利範圍第19項的方法，其更包含以下步驟：(e)確保該導電結構與半導體微電子裝置電氣連接，以形成一用於該半導體微電子裝置之封裝體。
  33. 一種用於在一半導體基板之一實質平坦表面上形成一所欲三維形狀之自立導電結構的方法，該方法係使用一與電子資料相關聯之三維印刷機來進行，該電子資料與其中具有至少一模穴之一模子有關，其中該印刷機係建構成不需要微影遮罩或線標來操作，該方法包含以下步驟：(a)使用該印刷機來產生該模子於包括該至少一模穴形成在其中之該基板表面上，該至少一模穴係由一內表面界定，該內表面係由一實質平坦基底開孔延伸及呈現該所欲三維形狀且被形成使得該至少一模穴之基底開孔毗鄰該基板表面；(b)藉由電鍍一導電材料於該基板表面上來填滿該 模子，以形成該所欲三維形狀的一導電結構；以及(c)由該基板表面移除該模子且不將該導電結構自該基板表面移除或改變該導電結構之形狀。
  34. 如申請專利範圍第33項的方法，其中該電子資料是用電腦輔助設計軟體產生。
TW098121999A 2008-09-03 2009-06-30 在半導體基板上由印刷形成之導電結構 TWI413189B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/231,457 US8067305B2 (en) 2008-09-03 2008-09-03 Electrically conductive structure on a semiconductor substrate formed from printing

Publications (2)

Publication Number Publication Date
TW201011832A TW201011832A (en) 2010-03-16
TWI413189B true TWI413189B (zh) 2013-10-21

Family

ID=41726081

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098121999A TWI413189B (zh) 2008-09-03 2009-06-30 在半導體基板上由印刷形成之導電結構

Country Status (4)

Country Link
US (1) US8067305B2 (zh)
KR (1) KR101304067B1 (zh)
SG (2) SG159441A1 (zh)
TW (1) TWI413189B (zh)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9346114B2 (en) 2010-04-28 2016-05-24 Aerojet Rocketdyne Of De, Inc. Substrate having laser sintered underplate
US9993982B2 (en) 2011-07-13 2018-06-12 Nuvotronics, Inc. Methods of fabricating electronic and mechanical structures
US9778537B2 (en) 2011-09-23 2017-10-03 E Ink California, Llc Additive particles for improving optical performance of an electrophoretic display
US9423666B2 (en) 2011-09-23 2016-08-23 E Ink California, Llc Additive for improving optical performance of an electrophoretic display
US9373923B2 (en) * 2011-11-22 2016-06-21 Savannah River Nuclear Solutions, Llc Rapid prototype extruded conductive pathways
US10748867B2 (en) 2012-01-04 2020-08-18 Board Of Regents, The University Of Texas System Extrusion-based additive manufacturing system for 3D structural electronic, electromagnetic and electromechanical components/devices
US10518490B2 (en) 2013-03-14 2019-12-31 Board Of Regents, The University Of Texas System Methods and systems for embedding filaments in 3D structures, structural components, and structural electronic, electromagnetic and electromechanical components/devices
US9414501B2 (en) 2012-01-04 2016-08-09 Board Of Regents, The University Of Texas System Method for connecting inter-layer conductors and components in 3D structures
US9360733B2 (en) 2012-10-02 2016-06-07 E Ink California, Llc Color display device
US11017705B2 (en) 2012-10-02 2021-05-25 E Ink California, Llc Color display device including multiple pixels for driving three-particle electrophoretic media
US9156680B2 (en) * 2012-10-26 2015-10-13 Analog Devices, Inc. Packages and methods for packaging
US20140264294A1 (en) * 2013-03-15 2014-09-18 Elwha Llc Three-dimensional Printing Surface Treatments
EP2987024B1 (en) 2013-04-18 2018-01-31 E Ink California, LLC Color display device
US9759980B2 (en) 2013-04-18 2017-09-12 Eink California, Llc Color display device
WO2014186605A1 (en) 2013-05-17 2014-11-20 Sipix Imaging, Inc. Color display device with color filters
US9383623B2 (en) 2013-05-17 2016-07-05 E Ink California, Llc Color display device
TWI514063B (zh) * 2013-05-17 2015-12-21 Sipix Imaging Inc 彩色顯示裝置
US9908037B2 (en) 2013-07-11 2018-03-06 Board Of Regents, The University Of Texas System Electronic gaming die
TWI534520B (zh) 2013-10-11 2016-05-21 電子墨水加利福尼亞有限責任公司 彩色顯示裝置
PL3095007T3 (pl) 2014-01-14 2020-10-05 E Ink California, Llc Sposób sterowania warstwą wyświetlacza kolorowego
ES2893401T3 (es) 2014-02-19 2022-02-09 E Ink California Llc Método de accionamiento para un elemento de visualización electroforético a color
TWI550728B (zh) * 2014-03-10 2016-09-21 日月光半導體製造股份有限公司 封裝結構及其製造方法
CN104916558B (zh) * 2014-03-10 2018-02-23 日月光半导体制造股份有限公司 封装结构及其制造方法
US9386693B2 (en) 2014-05-05 2016-07-05 Lockheed Martin Corporation Board integrated interconnect
US10891906B2 (en) 2014-07-09 2021-01-12 E Ink California, Llc Color display device and driving methods therefor
US9922603B2 (en) 2014-07-09 2018-03-20 E Ink California, Llc Color display device and driving methods therefor
EP3167337B1 (en) 2014-07-09 2022-04-06 E Ink California, LLC Method of driving an electrophoretic colour display device
US10380955B2 (en) 2014-07-09 2019-08-13 E Ink California, Llc Color display device and driving methods therefor
US10147366B2 (en) 2014-11-17 2018-12-04 E Ink California, Llc Methods for driving four particle electrophoretic display
ITTO20150231A1 (it) * 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre lead frame per componenti elettronici, componente e prodotto informatico corrispondenti
ITTO20150230A1 (it) * 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre componenti elettronici, componente e prodotto informatico corrispondenti
US10257930B2 (en) * 2016-06-22 2019-04-09 R&D Circuits, Inc. Trace anywhere interconnect
BE1025091B1 (fr) * 2017-03-30 2018-10-29 Safran Aero Boosters S.A. Imprimante tridimensionnelle
TWI682787B (zh) 2017-11-14 2020-01-21 美商伊英克加利福尼亞有限責任公司 包含多孔導電電極層之電泳主動遞送系統
US11587839B2 (en) 2019-06-27 2023-02-21 Analog Devices, Inc. Device with chemical reaction chamber
US11938214B2 (en) 2019-11-27 2024-03-26 E Ink Corporation Benefit agent delivery system comprising microcells having an electrically eroding sealing layer
CN113580557A (zh) * 2021-07-28 2021-11-02 沛顿科技（深圳）有限公司 一种tsv工艺中替代ncf的3d打印方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7202155B2 (en) * 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
TW200739713A (en) * 2006-01-26 2007-10-16 Lam Res Corp Apparatus for shielding process chamber port having dual zone and optical access features
TW200913042A (en) * 2007-08-15 2009-03-16 Rohm & Haas Elect Mat Interpenetrating network for chemical mechanical polishing

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204055A (en) * 1989-12-08 1993-04-20 Massachusetts Institute Of Technology Three-dimensional printing techniques
US5510066A (en) * 1992-08-14 1996-04-23 Guild Associates, Inc. Method for free-formation of a free-standing, three-dimensional body
US6146567A (en) * 1993-02-18 2000-11-14 Massachusetts Institute Of Technology Three dimensional printing methods
US5997795A (en) * 1997-05-29 1999-12-07 Rutgers, The State University Processes for forming photonic bandgap structures
US6401001B1 (en) * 1999-07-22 2002-06-04 Nanotek Instruments, Inc. Layer manufacturing using deposition of fused droplets
SE520565C2 (sv) 2000-06-16 2003-07-29 Ivf Industriforskning Och Utve Sätt och apparat vid framställning av föremål genom FFF
WO2004075211A1 (en) * 2003-02-20 2004-09-02 The Regents Of The University Of California Method of forming conductors at low temperatures using metallic nanocrystals and product
EP2089215B1 (en) 2006-12-08 2015-02-18 3D Systems Incorporated Three dimensional printing material system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7202155B2 (en) * 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
TW200739713A (en) * 2006-01-26 2007-10-16 Lam Res Corp Apparatus for shielding process chamber port having dual zone and optical access features
TW200913042A (en) * 2007-08-15 2009-03-16 Rohm & Haas Elect Mat Interpenetrating network for chemical mechanical polishing

Also Published As

Publication number Publication date
SG172658A1 (en) 2011-07-28
TW201011832A (en) 2010-03-16
SG159441A1 (en) 2010-03-30
KR20100028004A (ko) 2010-03-11
US8067305B2 (en) 2011-11-29
KR101304067B1 (ko) 2013-09-04
US20100055895A1 (en) 2010-03-04

Similar Documents

Publication Publication Date Title
TWI413189B (zh) 在半導體基板上由印刷形成之導電結構
An et al. High‐resolution printing of 3D structures using an electrohydrodynamic inkjet with multiple functional inks
Fuller et al. Ink-jet printed nanoparticle microelectromechanical systems
JP4792028B2 (ja) ナノスケール製造技術における流体の分配およびドロップ・オン・デマンド分配技術
JP4697156B2 (ja) 回路基板の製造方法
KR101982887B1 (ko) 전자 및 기계 구조체들을 제조하는 방법들
Parekh et al. Multifunctional printing: incorporating electronics into 3D parts made by additive manufacturing
CN102105391B (zh) 分级结构及其制备方法
EP1844935B1 (en) Method for manufacturing a collective transfer ink jet nozzle plate
CN101142487B (zh) 探针卡及其制造方法
CN102593047A (zh) 基于油溶性纳米颗粒墨水的导电薄膜图案层制备方法
Ali et al. Memristor fabrication through printing technologies: a review
Hutchings et al. Introduction to inkjet printing for manufacturing
US20080274004A1 (en) Method for forming thermoelectric device from particulate raw materials
CN102152635A (zh) 排出口部件的制造方法以及液体排出头的制造方法
US20050147917A1 (en) Etching resist precursor compound, fabrication method of circuit board using the same and circuit board
JP2007165362A (ja) Ｘ線マスク及びその製造方法並びに紫外線リソグラフィー用階調マスク
Felba et al. Materials and technology for conductive microstructures
Wiatrowska et al. Ultraprecise deposition of micrometer-size conductive features for advanced packaging
US11304303B2 (en) Methods and processes for forming electrical circuitries on three-dimensional geometries
Parekh Additive Patterning of Gallium-Based Liquid Metal Alloys at Room Temperature for Rapid Prototyping of Multilayered Microfluidics and 3D Printed Soft Electronics
Wiatrowska et al. Printing of micrometer-size features on complex substrates for system integration
Mei Formulation and processing of conductive inks for inkjet printing of electrical components
US20210162788A1 (en) Method for manufacturing an optical element
Beck et al. Nanoimprint lithography for high volume HDI manufacturing

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees