KR20100028004A - 인쇄로 형성된 반도체 기판 상의 도전성 구조체 - Google Patents

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KR20100028004A
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아더 더블유. 자피로포울로
앤드류 엠. 하우리룩
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울트라테크 인크.
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Abstract

기판, 예를 들어 반도체 웨이퍼의 실질적으로 평면인 표면 상에 원하는 3-차원 형상의 도전성 구조체를 형성하기 위한 방법이 제공된다. 통상적으로, 미립자 물질이 층 단위 방식으로 퇴적되고 기판 표면 상의 선택된 영역에 부착된다. 미립자 물질은 구조체를 형성하기 위한 몰드를 생성하고/하거나 구조체 자체를 생성하기 위해 퇴적될 수도 있다. 리소그래피 마스크 또는 레티클이 필요 없이, 전자 데이터와 연관된 3-차원 인쇄기가 이용될 수도 있다.
도전성 구조체, 3 차원 형상, 미립자 물질, 3-차원 인쇄

Description

인쇄로 형성된 반도체 기판 상의 도전성 구조체{ELECTRICALLY CONDUCTIVE STRUCTURE ON A SEMICONDUCTOR SUBSTRATE FORMED FROM PRINTING}
본 발명은 일반적으로 기판 상에 도전성 구조체를 형성하기 위한 방법에 관한 것이다. 특히, 본 발명은 비-공제 (non-subtractive), 인쇄, 미립자 퇴적 및/또는 접착 기술을 이용하여 형성된 미세한 해상도의 도전성 구조체를 수반하는 방법에 관한 것이다.
반도체 산업 및 MEMS (microelectromechanical systems) 산업에서는 디바이스를 제조하기 위해 리소그래피 기술이 통상적으로 이용된다. 예를 들어, 전단 반도체 제조 프로세스는 기판 표면 상에 원하는 패턴, 예를 들어, 마이크로전자 회로를 형성하기 위해 코팅-노광-제거 프로세스를 통해 기판을 이미징하도록 설계된 포토리소그래피 기술을 이용할 수도 있다. 통상적으로, 이러한 기술은 기판의 전체 표면이 포토레지스트로 코팅되고, 포토레지스트가 이미지로 노광되며, 기판의 표면으로부터 포토레지스트의 선택적 제거를 초래하는 방식으로 포토레지스트가 현상되는 공제 퇴적 절차를 수반한다. 그 결과, 포토레지스트는 이미지에 대응하는 패턴을 형성한다. 남아있는 레지스트는 재료가 퇴적될 수도 있는 몰드로서 기능을 할 수도 있다.
무어의 법칙은, 마이크로전자 및 반도체 산업에서의 역사적 경향을 설명하는데, 이는, 실리콘-기반 집적 회로 상에 포함될 수 있는 단위 영역 당 트랜지스터의 개수가 약 2 년마다 두 배가 된다는 견해를 갖는다. 이 관찰이 1965 년 페이퍼에 설명되었던 이래, 이 경향은 반세기 이상 계속되고 있다. 당업자는 디지털 전자 디바이스의 성능에 대한 거의 모든 측정값이 무어의 법칙에 연결되는 것을 인지한다. 리소그래피 기술에서의 발전은 점점 더 작은 트랜지스터를 생성하기 위한 탐구에서 무어의 법칙을 진척시키기 위한 드라이버로서 보여지며, 이로써 적은 비용에서 개선된 디바이스 성능을 초래한다.
최근, 포토리소그래피 기술은 후단 반도체 제조 프로세스, 예를 들어 반도체 패키징을 수반하는 프로세스에서 더 많이 이용되고 있다. 이전에, 진보된 반도체 패키징은 일반적으로 반도체 웨이퍼로부터 형성된 개별 다이들을 와이어-본딩하는 것을 수반하였다. 그러나 아주 최근, 포토리소그래피 기술은 웨이퍼-레벨 상호연결부 (interconnect) 를 패터닝하는데 이용되고 있다. 유사하게, 포토리소그래피 기술이 재구성된 기판의 이용을 위해 제안되고 있다.
특히, 포토리소그래피 기술은 금속이 전기도금되는 전기도금 몰드를 규정하기 위해 마이크로전자 패키징 적용에 이용되고 있다. 일단 몰드가 제거되면, 전기도금된 금속은 도전성 상호연결부로서 기능을 할 수도 있다.
통상적으로, 마이크로전자 패키징 애플리케이션 환경에서 포토리소그래피 기술은 여러 단계들을 수반한다. 먼저, 마이크로전자 디바이스를 포함하는 웨이 퍼가 포토레지스트로 스핀코팅된다. 그 다음에, 웨이퍼는 베이킹되어, 레지스트 내의 용매를 없애고, 포토리소그래피 도구 및 마스터 패턴, 예를 들어 마스크 또는 레티클을 이용하여 리소그래픽적으로 노광된다. 일단 노광되면, 레지스트는 현상되고 그 안정도를 강화시키기 위해 다시 베이킹된다. 그 다음에, 웨이퍼의 표면이 세정되어, 임의의 잔여 오염물질이 제거된다. 일단 표면이 세정되면, 그 위에 금속이 전기도금된다. 마지막으로, 도전성 상호접속부로서 기능하도록 금속을 남기면서 레지스트는 웨이퍼로부터 박리된다.
실제로, 전술된 예는 제조 라인에 있어서 다수의 비싸고 복잡한 도구를 포함하는 트랙을 필요로한다. 예를 들어, 라인은 웨이퍼 상에 포토레지스트를 균일하게 퍼뜨리기 위해 레지스트 디스펜서/스핀 코터를 필요로 한다. 웨이퍼가 코팅된 후, 웨이퍼는 리소그래피 도구에 후속된 가열 스테이션으로 이송된다. 일단 노광되면, 웨이퍼는 디벨로퍼 및 후-노광 가열 스테이션을 통과한다. 그 다음에, 웨이퍼는 세정을 위해 플라즈마 애싱 (ashing) 스테이션 상을 통과한다. 전기도금 조에서 도금이 일어난 후에, 박리 도구를 이용하여 나머지 레지스트가 제거된다.
전술된 포토리소그래피-기반 전기도금 시퀀스는 마이크로전자 패키징 애플리케이션 환경에 있어서 일반적으로 고려되는 복잡한 프로세스이다. 유사한 복잡도 레벨의 다른 마이크로전자 패키징 애플리케이션으로는, 예를 들어 솔더-범핑, 재분배 층, 및 연관된 디바이스와 함께 재구성된 기판을 수반하는 것들을 포함한다. 또한, 다수의 마이크로전자 패키징 애플리케이션은 리소그래피 단계 동안 노광을 위해 레티클의 이용을 수반한다. 선폭, 패턴 복잡도 및 웨이퍼 체적에 따라, 웨이퍼 당 레티클 비용이 상당해질 수 있다.
프로세스 단순화는 프로세스 비용을 감소시키고 프로세스 신뢰도를 개선시키는 경향이 있음에 따라, 개선된 기술에 대해 채워지지 않은 요구가 존재하는데 개선된 기술의 성능은 포토리소그래피와 연관된 결점 없이 마이크로전자 애플리케이션을 위한 포토리소그래피 기술의 성능을 충족시켜야 한다.
제 1 실시형태에서, 반도체 기판의 실질적으로 평면인 표면 상에 원하는 3-차원 형상의 도전성 구조체를 형성하기 위한 방법이 제공된다. 이 방법은, 기판 표면 상의 선택된 위치에 미립자 물질을 퇴적 및 접착시켜, 기판 표면에 접한 실질적으로 평면인 베이스 (base) 개구로부터 연장되는 내부 표면에 의해 그 내부에 정의된 캐비티 (cavity) 를 갖는 몰드를 생성한다. 이 캐비티는 원하는 3-차원 형상을 나타낸다. 몰드 캐비티는 도전성 재료로 충전 (充塡) 되어 도전성 구조체를 형성한다. 기판 표면으로부터 도전성 구조체를 변위시키지 않고, 몰드는 기판 표면으로부터 제거된다. 그 결과, 이 방법은 몰드로부터 독립적으로 유지되는 도전성 구조체 또는 원하는 3-차원 형상의 몇몇 다른 유형의 독립형 구조체에 이용될 수도 있다.
다른 실시형태에서 유사한 방법이 제공되는데, 이 방법에서는, 그 내부에 캐 비티를 갖는 몰드에 관한 전자 데이터와 함께 3-차원 인쇄기를 수반한다. 인쇄기는 리소그래피 마스크 또는 레티클이 필요 없이 동작하도록 구성되고, 기판 상에 몰드를 생성하는데 이용된다. 몰드는 도전성 재료로 채워져 원하는 3-차원 형상의 도전성 구조체를 형성한 후, 기판 표면으로부터 도전성 구조체를 제거하지 않고 또는 도전성 구조체 형상을 변경하지 않고 몰드가 기판 표면으로부터 제거된다. 선택적으로, 전자 데이터는 컴퓨터 이용 설계 (computer-aided design; CAD) 소프트웨어를 이용하여 생성될 수도 있고, 몰드는 공제의 단계를 이용하지 않고 생성될 수도 있다.
또다른 실시형태에서, 반도체 마이크로전자 디바이스의 패키지를 형성하기 위한 방법이 제공된다. 이 방법은, 기판의 표면 상의 선택된 위치에 미립자 물질을 퇴적 및 접착시켜 일반적으로 전술된 바와 같은 몰드를 생성하고, 몰드를 도전성 재료로 충전하여 원하는 3-차원 형상의 도전성 구조체를 형성하는 단계를 수반한다. 도전성 구조체는 반도체 마이크로전자 디바이스와 전기적으로 접속되게 된다.
또다른 실시형태에서, 추가의 유사한 방법이 제공되는데, 기판의 표면 상의 선택된 위치에 퇴적 및 접착된 도전성 미립자 물질을 이용하여 원하는 차원 형상의 도전성 구조체를 생성한다. 도전성 미립자 물질은, 도전성 구조체가 약 50 마이크로미터보다 미세한 피처 해상도를 나타내는 것을 보장하는 크기로 만들어진다.
그 애플리케이션에 따라 본 발명의 방법은 고체 입자들 및/또는 적어도 부분적으로 액체인 유체 방울을 포함하는 미립자 물질로 실시될 수도 있다. 미립자 물질은, 도전성 구조체가 약 1 내지 50 마이크로미터, 예를 들어 약 10 마이크로미터 내지 약 50 마이크로미터의 미세한 피처 해상도를 나타내는 것을 보장하는 크기로 만들어질 수도 있다.
미립자 물질은 상이한 기술을 통해 서로 접착될 수도 있다. 예를 들어, 미립자 물질의 개별 입자들은 화학적으로, 열적으로, 및/또는 기계적으로 서로 접착될 수도 있다. 유사하게, 미립자 물질은 이러한 기술을 이용하여 기판에 접착될 수도 있다.
본 발명과 연관된 몰드는 적어도 부분적으로 중합적 (polymeric) 일 수도 있다. 캐비티는 약 25 내지 약 500 마이크로미터, 선택적으로는 약 50 내지 약 250 마이크로미터의 높이를 가질 수도 있다. 또한, 본 발명은 예를 들어, 몰드 내의 기판 표면 위에 도전성 재료를 전기도금함으로써 금속 재료로 몰드를 충전하는 단계를 수반할 수도 있다.
일단 충전되면, 몰드는 미립자 물질 및/또는 기판으로부터 화학적으로, 열적으로, 및/또는 기계적으로 제거될 수도 있다. 선택적으로, 솔더는 본 발명의 방법을 이용하여 형성된 임의의 도전성 구조체에 전기적으로 접속될 수도 있다.
본 발명의 방법은 인쇄기 또는 3-차원 인쇄기 전자 데이터를 이용하며, 이 인쇄 기술은 포토리소그래피 기술과 달리 공제의 단계를 요구하지 않아 기판 상에 도전성 구조체의 생성을 용이하게 하고 리소그래피 기술과 연관된 비용을 절감할 수 있다.
정의 및 개요
본 발명을 상세히 설명하기 전에, 별도로 언급하지 않으면, 본 발명은 특정 기판, 미립자 물질, 또는 디스펜서에 한정되지 않으며, 이들 모두가 변경될 수 있는 것으로 이해되어야 한다. 또한, 본 명세서에 이용된 용어는 단지 특정 실시형태들을 설명하기 위한 것이며 한정하려는 것은 아닌 것으로 이해되어야 한다.
본 명세서 및 청구범위에 이용된 바와 같이, 달리 문맥이 명확하게 구술하지 않는 한, 단수의 형태들 "a", "an" 및 "the" 는 단수 및 복수의 대상 모두를 포함한다. 따라서, 예를 들어 "일 기판" 에 대한 언급은 단수의 기판 뿐만 아니라 복수의 기판들도 포함하고, "일 몰드" 에 대한 언급은 단수의 몰드 뿐만 아니라 몰드들의 패턴을 포함하며, "일 입자" 에 대한 언급은 하나 이상의 입자들 등을 포함한다.
본 발명의 상세한 설명 및 청구범위에서, 다음의 용어는 다음의 정의에 따라 이용될 것이다.
"다이 (die)" 라는 용어는 반도체, 마이크로전자, 및/또는 집적 회로 산업분야 관점에서 상식으로 이용되고, 그 위에 회로가 제조되는 반도체 재료의 작은 블록을 지칭한다. 통상적으로, 집적 회로는 하나의 반도체 웨이퍼 상에 어레이로서 다량으로 생성된다. 어레이는 피스들로 분리되며, 각 피스는 회로 카피를 포함한다. 이들 각각의 피스가 다이이다.
"원하는 3-차원 형상의 구조체의 피처 해상도" 에서와 같은 "피처 해상도 (feature resolution)" 라는 용어는 원하는 형상이 존재하는지 여부를 구별하기 위해 필요한 디테일의 미세도를 지칭하는데 이용된다. 예를 들어, 원하는 형상의 구조체가 큐브와 같은 규칙적인 다면체일 때, 큐브의 피처 해상도는, 큐브가 일반적으로 6 개의 합동 표면, 8 개의 코너, 및 12 개의 에지를 가져야 하는 사실을 고려하도록 충분히 미세해야 한다. 따라서, 1 제곱미터의 체적을 갖는 큐브의 피처 해상도는 1 미터 보다 더 미세한, 예를 들어 1 센티미터여야 한다. 그렇지 않으면, 큐브는 1 미터 직경의 구와 구별 가능하지 않을 수도 있다.
"선택적" 또는 "선택적으로" 는 이어서 설명된 환경이 발생하거나 발생하지 않을 수도 있는 것을 의미하므로, 이 설명은 환경이 발생하는 경우 및 환경이 발생하지 않는 경우를 포함한다. 예를 들어, "선택적 링이 웨이퍼의 상부 표면 상에 배치된다" 에서와 같은 "선택적 링" 이란 문구는 링이 웨이퍼의 상부 표면 상에 존재할 수도 있고 또는 존재하지 않을 수도 있다는 것을 의미하므로, 이 설명은 링이 상부 웨이퍼 표면 상에 존재하는 상황 및 링이 상부 웨이퍼 표면에 존재하지 않는 상황을 포함한다.
"미립자 물질 (particulate matter)" 이란 용어는, 예를 들어 파우더 또는 집합된 미립자와 같이 미세한 개별 입자의 형태로 존재하거나 존재된 액체 및/또는 고체 재료를 지칭하는데 이용된다. 통상적으로, 임의의 미립자 구조체를 형성하는데 이용되는 미립자 물질은 구조체의 "피처 해상도" 에 적합한 평균 및/또는 최대 입자 크기를 갖는다.
"반도체" 란 용어는 전기 전도도가 절연체보다 크지만 양호한 도체보다 작은 임의의 각종 고체 물질을 지칭하는데 이용되고, 마이크로전자 회로 및/또는 전자 디바이스를 유지하는 다이의 기본 재료로서 이용될 수도 있다. 반도체는, 실리콘 및 게르마늄과 같은 원소, 및 탄화 실리콘, 인화 알루미늄, 비화 갈륨, 및 안티몬화 인듐과 같은 화합물을 포함한다. 별도로 지적하지 않으면, "반도체" 란 용어는, 원소 반도체와 화합물 반도체 중 임의의 하나 또는 그 조합뿐만 아니라, 예를 들어, 장력 또는 압축력 하의 반도체와 같은 변형된 반도체를 포함한다. 본 발명에 이용하기에 적합한 예시적인 간접 밴드갭 (bandgap) 반도체는 Si, Ge 및 SiC 를 포함한다. 본 발명에 이용하기에 적합한 직접 밴드갭 반도체는, 예를 들어, GaAs, GaN 및 InP 를 포함한다.
"실질적" 및 "실질적으로" 라는 용어는 통상적인 관점에서 사용되며, 중요성, 값, 정도, 양, 범위 등에서 고려될 수 있는 상황을 지칭한다. 예를 들어, "실질적으로 평면인 표면" 이라는 문구는 전체 길이 및 폭에 의해 특징지어지고 일반적으로 평평한 프로파일을 가져서 전체 길이 및 폭에서 몇 퍼센트 이상만큼 벗어나는 높이를 갖는 표면의 부분이 없는 것을 지칭한다. "실질적으로" 라는 용어의 다른 이용은 유사한 정의를 수반한다.
본 명세서에 이용되는 "기판" 이라는 용어는, 처리가 의도되는 표면을 갖는 임의의 아이템을 지칭한다. 기판은, 예를 들어 다이의 어레이를 포함하는 반도체 웨이퍼 등과 같은 임의의 다수의 형태로 구성될 수도 있다. 그러나, 이 용어가 반도체 재료로 이루어진 아이템에 한정되는 것은 아니다. 예를 들어, 이 용어는 반도체 다이를 패키징하기 위해 이용되는 캐리어를 설명하는데 이용될 수도 있다.
본 명세서에서 "공제의 단계 (subtractive step)" 에서와 같은 "공제의 (subtractive)" 라는 용어는 통상적인 관점에서 이용되어, 벌크, 예를 들어 접착된 미립자 물질로부터 재료를 제거하여 원하는 형상의 구조체를 형성하는 것을 설명한다.
본 발명은 일반적으로 도전성 구조체, 독립형 또는 그렇지 않은 경우의 원하는 3-차원 형상을 실질적으로 평면인 기판의 표면, 예를 들어 반도체 웨이퍼, 마이크로전자 다이, 패키징된 실리콘 칩 등에 형성하는 방법에 관한 것이다. 통상적으로, 미립자 물질은 층 단위 방식으로 퇴적되고 기판 표면 상의 선택된 영역에 부착된다. 미립자 물질이 퇴적되어, 구조체를 형성하기 위한 몰드를 생성하고/하거나 구조체 자체를 생성할 수도 있다. 본 발명의 방법은 리소그래피 마스크 또는 레티클이 필요 없이 인쇄기 또는 3-차원 인쇄기 전자 데이터를 이용하는 것을 수반한다. 또한 또는 대안으로, 미립자 물질은 적어도 약 50 마이크로미터의 피처 해상도를 나타내는 도전성 구조체의 생성을 용이하게 하기 위한 크기 및/또는 조성일 수도 있다. 통상적으로 도전성 구조체는 반도체 마이크로전자 디바이스와 전기적으로 접속된다.
예를 들어, 본 발명은 비교적 큰 피처 해상도, 예를 들어 약 0.1 mm 의 구조체 아이템의 빠른 조형 (prototyping) 과 연관된 이전의 3-차원 인쇄 기술의 이용을 수반할 수도 있다. 인쇄 기술은 몰드를 생성하도록 반도체 웨이퍼 상에 미립자 물질을 퇴적하는데 이용될 수도 있다. 한편, 몰드는 후단 반도체 패키징 애플리케이션 동안 전기 도금 또는 다른 유형의 퇴적 프로세스에 이용될 수도 있다. 포토리소그래피 기술과 달리, 본 발명과 함께 이용될 수도 있는 인쇄 기술은 공제의 단계를 요구하지 않을 수도 있다. 또한, 본 발명은 약 50 마이크로미터보다 미세한 피처 해상도의 구조체를 초래하는 미립자 물질의 퇴적을 수반할 수도 있다. 이러한 미세 해상도는 약 50 마이크로미터보다 미세한 퇴적 방울 또는 입자를 수반할 수도 있다.
다수의 상이한 3-차원 인쇄 기술들 중 어느 하나가 본 발명을 실시하기 위해 이용될 수도 있다. 예를 들어, 원하는 형상의 3-차원 구조체를 형성하기 위해 레이저 소결 기술이 이용될 수도 있다. 통상적으로, 이러한 기술은 롤러 메커니즘을 갖고 평활한 표면 위에까지 느슨하게 압축된 미립자 물질을 예를 들어, 플라스틱 파우더의 형태로 분산시키는 것을 수반한다. 그 다음에, 고-전력 레이저 빔을 이용하여 얇은 미립자 층이 래스터-스캐닝된다. 레이저 빔에 의해 충돌되는 미립자 물질은 함께 융합된다. 레이저 빔이 부딪히지 않은 영역은 느슨하고 유동성 상태로 남는다. 전체 구조체가 완성될 때 까지, 연속적인 층들이 서로의 최상부 상에 퇴적되고 래스터-스캐닝된다. 각 층은, 각 층의 이전 층에 대한 접착력을 확보하기 위해 충분한 정도까지 소결된다.
다른 적절한 3-차원 인쇄 기술은, 잉크-젯 인쇄기의 방법이 2-차원 그래픽 인쇄를 생성하는 것과 유사한 방식으로 컴퓨터 제어 하에서 3-차원 대상물을 생성하기 위해 유체의 잉크젯 스트림을 이용하는 것을 수반한다. 몇몇 경우, 금속, 금속 합금 또는 금속 합성물 일부는 잉크-젯 인쇄 액체 금속들에 의해 생성되어, 입자들 및 연속적인 층들 사이의 접착을 야기하는 콜드 용접 (즉, 빠른 응결) 을 이용하여 타겟에 한 층씩 연속적인 단면을 형성할 수도 있다. 잉크젯 애플리케이션을 이용하기 위한 적절한 다른 유체는, 예를 들어 유기 일부분에 의해 선택적으로 기능성화되거나 캡슐화된 금속 나노입자와 같은 도전성 재료를 함유한 유체, 또는 유기금속 화합물과 같은 도전성 전구체를 함유한 유체를 포함한다.
또다른 적절한 3-차원 인쇄 기술은 Sachs 등에 의한 미국특허 제 5,204,055 에 설명된다. 이 기술은 한정된 영역 내에 유동적인 다공성 재료의 층을 먼저 퇴적하고, 그 다음에 층 재료의 선택된 영역에 접착제 재료를 퇴적하여 선택된 영역에 접착된 재료의 층을 생성하는 것을 수반한다. 이 단계들은 컴퓨터 모델에 따라 선택된 횟수로 반복되어 접착된 재료의 선택된 영역의 연속 층을 생성하여 원하는 컴포넌트를 형성한다. 그 다음에, 접착되지 않은 재료는 제거된다. 몇몇 경우, 이 컴포넌트는 예를 들어 가열을 통해 강화된다.
Sachs 등에 의한 미국특허 제 5,807,437 호 및 제 6,146,567 호 각각은 전술된 기술의 진보를 설명한다. 일반적으로, 노즐 어레이를 갖는 접착제 인쇄헤드가 제공되며, 이 노즐 어레이는 다공성 재료의 층들에 접착제 재료 방울의 분사물을 제어 가능하게 공급한다. 인쇄헤드는 일 방향으로 제 1 스캔 축을 따라 다공성 재료의 각 층 위에 래스터 스캔 방식으로 스캐닝되어, 방울들의 제 1 고속 스캐닝 경로를 제공한다. 그 다음에, 인쇄헤드는 이러한 일 방향의 측방으로 이동되고, 그 다음에 반대 방향으로 제 1 스캔 축을 따라 이동되어 방울들의 제 2 고속 스캔 경로를 제공하며, 제 2 고속 스캔 경로는 제 1 스캐닝 경로를 통해 퇴적된 것들과 서로 얽히게 된다. 다공성 재료에 대한 방울들의 공급은 최적의 스캐닝 경로 오버랩핑을 확보하도록 제어되어 컴포넌트의 각종 원하는 표면 및 내부 특성을 생성할 수 있다. 선택적으로, 방울들은 전기적으로 충전될 수도 있다.
예시적인 몰드 방법
도 1a 내지 도 1h 는 몰드를 수반하고 웨이퍼 레벨에 있어서 실시되는 발명의 방법의 예시적인 실시형태를 나타낸다. 본 명세서에 참조된 모든 도면들에서, 동일한 부분은 동일한 참조 부호로서 참조되고, 도 1a 내지 도 1h 는 스케일링하기 위한 것이 아니며, 임의의 치수들이 본 발명의 명확성을 위해 과장될 수도 있다. 도 1a 에서, 기판 (10) 은 실질적으로 평면인 상부 표면 (12) 을 갖고 마이크로전자 다이 (20) 로 분리될 수도 있는 집적 회로를 포함하는 웨이퍼 형태로 제공된다. 각 다이는 그 상부 표면 (12) 상에 다수의 단자 (22) 들을 갖는다.
도시된 바와 같이, 웨이퍼 (10) 의 상부 표면 (12) 상에 선택적 링 (30) 이 배치된다. 링은 모든 다이 (20) 의 단자 (22) 를 포함하는 영역을 둘러싼다. 링 (30) 의 하부 표면 (32) 이 웨이퍼 상부 표면 (12) 의 윤곽을 따르는 한편, 링 (30) 의 내측 표면 (34) 은 일반적으로 웨이퍼의 상부 표면 (12) 에 대해 수직으로 연장된다. 그러나, 본 발명의 실시에 있어서 링 또는 등가물이 요구되지 않는다.
도 1b 에서, 파우더 (40) 는 링 (30) 에 의해 정의된 영역 내에서 웨이퍼 상부 표면 (12) 상에 일반적으로 퇴적되며, 일반적으로 균일한 두께의 비교적 루즈 (loose) 한 파우더 층을 형성한다. 파우더 (40) 는 완전한 금속, 부분적으로 금속 또는 비금속일 수도 있다. 도 1c 에서, 미립자 물질 디스펜서 (50) 가 잉크젯 인쇄 헤드의 형태로 파우더 층 위에서 스캐닝되어, 단자 (22) 위에 놓이지 않는 링 (30) 내의 위치에서 선택적으로 바인더 방울 (52) 의 형태로 미립자 물질을 퇴적한다. 그 결과, 이러한 위치에서 파우더는 방울 (50) 에 의해 결집되고 웨이퍼 표면 (12) 에 접착되며, 이에 의해 단일의 몰드 구조체 (60) 를 형성한다. 도 1d 내지 도 1e 에 도시된 바와 같이, 파우더/바인더 층 퇴적 프로세스가 반복되어 몰드 구조체를 확립할 수도 있다.
도 1f 에서, 링 (30) 및 나머지 루즈한 파우더가 웨이퍼 표면 (12) 으로부터 제거된다. 그 결과, 독립형 몰드 (60) 가 남겨지고, 이는 층 단위로 확립된다. 도시된 바와 같이, 캐비티 (62) 는 각각 실질적으로 평면의 베이스 개구에서부터 연장되고, 실질적으로 동일한 3-차원 형상을 나타내는 내부 표면에 의해 정의된다. 그러나, 캐비티는 다른 경우에서 상이한 형상을 나타내도록 이루어질 수도 있다.
웨이퍼 표면 (12) 및 몰드 (60) 를 적절한 도금조에 담금으로써, 도 1g 에 도시된 바와 같이 몰드의 캐비티는 전착 (eletrodeposition) 을 통해 도전성 재료로 충전될 수도 있고, 이에 의해 도전성 구조체 (70) 를 형성한다. 그 다음에, 도 1h 에 도시된 바와 같이, 단자들에 접하는 원하는 3-차원 형상의 독립형 도전성 구조체 (70) 를 남겨두면서 몰드 (60) 는 기판 표면 (12) 으로부터 도전성 구조체 (70) 를 변위시키지 않고 제거될 수도 있다. 몰드 구조체의 캐비티는 임의의 원하는 형상일 수 있고 반드시 동일할 필요는 없기 때문에, 그것으로부터 형성된 도전성 구조체는 또한 임의의 원하는 형상일 수 있고 동일하지 않을 수 있다.
각종 전착 프로세스가 이용될 수도 있다. 예를 들어, 전기도금 프로세스는 하나의 조 (bath) 또는 복수의 조들을 수반할 수도 있다. 상이한 조합의 복수의 조들이 이용될 때, 상이한 금속의 층들은 서로 위에 연속하여 퇴적될 수도 있다. 예를 들어, Au 층이 Ni 층 상에 퇴적될 수도 있고, 차례로 Ni 층이 Cr 층 상에 퇴적될 수도 있다. 또한, 층들은 두께 면에서 다양할 수도 있다. 어떤 경우, 전기도금될 수 있는 예시적인 도전성 재료들은 Cr, Ni, Cu, Au, Ag, Ti, 이들의 합금, 및 이들의 임의의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
마이크로전자 다이는 예를 들어, 도 1 에 도시된 점선을 따라 언제든지 서로 분리될 수도 있다. 그러나, 도전성 재료가 다이 위에 퇴적된 후에, 다이들을 서로 분리하는 것이 바람직할 수도 있다. 마이크로전자 다이들을 분리하기 위해, 웨이퍼는 다수의 종래 기술들 중 어느 기술을 이용하여 다이싱될 수도 있다.
예시적인 몰드리스 방법
본 발명은 또한, 매개의 몰드를 형성하지 않고 반도체 기판 상에 원하는 3-차원 형상의 도전성 구조체를 형성하도록 실시될 수도 있다. 예를 들어, 도 2a 내지 도 2f 는 전술된 실시형태에 대한 몰드리스 대응물로서 기능할 수도 있는 발명의 방법의 예시적인 실시형태를 나타낸다. 도 2a 는 도 1a 에 도시된 것과 유사한 설정을 나타낸다. 도 2b 에서, 금속 파우더 (40) 는 일반적으로 선택적 링 (30) 에 의해 정의된 영역 내에서 웨이퍼 상부 표면 (12) 상에 퇴적되어, 일반 적으로 균일한 두께의 비교적 루즈한 파우더 층을 형성한다. 도 2c 에서, 미립자 물질 디스펜서 (50) 가 잉크젯 인쇄 헤드의 형태로 파우더 층 위에 스캐닝되어, 단자들 (22) 위에 놓이는 링 내의 위치에서 선택적으로 도전성 바인더 방울 (52) 의 형태로 미립자 물질을 퇴적한다. 그 결과, 이러한 위치에서 파우더는 웨이퍼 표면 (12) 에 접착되게 된다. 도 2d 내지 도 2e 에 도시된 바와 같이, 도전성 파우더/바인더 층 퇴적 프로세스가 반복되어 원하는 3-차원 형상의 도전성 구조체를 형성할 수도 있다. 선택적으로, 상이한 파우더 및/또는 바인더들이 이용될 수도 있다. 예를 들어, 상이한 색상의 파우더 및/또는 바인더들이 이용되어 3-차원 형상의 높이 및/또는 깊이를 나타내는데 이용될 수도 있다.
도 2f 에서, 링 (30) 및 루즈한 파우더는 웨이퍼 표면 (12) 으로부터 제거된다. 그 결과, 독립형 도전성 구조체 (70) 가 남는다. 선택적으로, 독립형 도전성 구조체가 추가적인 프로세싱에 종속적이도록 하며, 추가적인 프로세싱을 그 의도된 목적에 더욱 적합하게 할 수도 있다. 이러한 추가의 프로세스는, 예를 들어 화학적, 열적, 및/또는 기계적 절차를 통해 미립자 접착을 강화시키는 단계를 포함한다. 몇몇 경우, 광활성화된 절차들은 추가의 다른 접착 절차 또는 대체의 다른 접착 절차일 수도 있다. 어떤 경우, 본 발명의 결과로서 형성된 도전성 구조체는 약 50 마이크로미터보다 미세한, 예를 들어 약 1 마이크로미터 내지 약 50 마이크로미터의 피처 해상도를 나타낼 수도 있다.
미립자 물질
본 발명이 어떻게 실시되는지에 따라, 상이한 미립자 물질이 이용될 수도 있 다. 일반적으로, 미립자 물질은 그 의도된 이용에 적합해야 한다. 예를 들어, 미립자 물질이 기판 상에 독립형 도전성 구조체를 형성하기 위한 몰드를 생성하는데 이용될 때, 미립자 물질은, 결과로서 형성된 몰드가 기판 표면으로부터 용이하게 제거될 수 있도록 선택되어야 한다. 특히, 몰드는 기판 표면으로부터 도전성 구조체를 변위시키지 않고, 또는 그렇지 않으면 몰딩된 구조체를 방해하지 않고 용이하게 제거가능 해야 한다. 유사하지 않은 재료들은 유사한 재료들 보다 서로 쉽게 분리되기 때문에, 당업자는 형성될 독립형 도전성 구조체와 조성면에서 구별되도록 몰드 형성 애플리케이션을 위한 미립자 재료를 선택할 수도 있다.
예를 들어, 이하에서 논의되는 바와 같이, 미립자 물질은 몰드를 형성하는데 이용될 수도 있으며, 이 몰드 내에서 금속이 도금될 수도 있다. 이러한 경우, 미립자 물질은 우수한 구조적 완전성 (integrity), 표면에 대한 접착력, 및 도금 조 용액에 대한 내성 (resistance) 을 나타내는 재료로 이루어져야 한다. 그러나, 재료는 또한, 일단 도금이 완료되면 몰드 내에 도금된 구조체로부터 용이하게 제거가능 해야 한다.
미립자 물질이 도전성 구조체 내로 통합되기 위한 것인 경우, 미립자 물질은 그로부터 형성된 임의의 구조체에 절연성을 부여하지 않아야 한다. 예를 들어, 미립자 물질은 자체가 도전성일 수도 있다. 그러나, 비도전성 미립자 물질은, 벌크 구조체의 전도도를 보존하기 위해 도전성 재료가 충분히 존재하는 한 도전성 구조체를 형성하기 위해 도전성 재료와 결합되어 이용될 수도 있다. 또한, 도전성 재료로 용이하게 변환될 수도 있는 비도전성 미립자 물질이 이용될 수도 있 다. 예를 들어, 유기금속 방울들은 그들 자체가 비도전성일 수도 있지만, 용이하게 전류를 전도하는 고체 형태가 되도록 방울로부터 금속이 침전되는 것을 가능하게 하는 상태에 방울이 노출될 수도 있다. 형성될 수도 있는 도전성 재료들의 예로는 Cr, Ni, Ti, Au, 및 Ag 와 같은 금속, 충분히 높은 정도의 전도도를 제공하는 불순물 농도 및/또는 구조를 갖는 Si, Ge, 및 C 와 같은 반도체, 및 도전성 도성합금 (cermet) 을 포함한다,
따라서, 본 발명의 특정 실시에 따라, 본 발명과 연관된 미립자 물질은 재료들의 임의의 클래스 또는 조합일 수도 있다. 몇몇 경우, 세라믹 재료와 같은 유전체 재료가 이용될 수도 있다. 예시적인 세라믹 재료들은 알루미늄, 지르코늄 또는 실리콘 산화물, 질화물, 및 탄화물과 같은 단일 또는 혼합된 금속 산화물을 포함한다.
폴리머 재료들이 또한 이용될 수도 있다. 예를 들어, 폴리이미드는 그 화학적 안정성, 및 반도체 패키징 애플리케이션과 연관된 해로운 화학적 환경을 견디는 능력에 대해 알려져 있다. 그러나, 어떤 폴리이미드는 제거를 위한 뜨거운 수산화칼륨 내에서 화학적으로 에치 가능하다. 다른 폴리머 재료는, 폴리에틸렌 테레프탈레이드 및 폴리에틸렌 나프탈레이트와 같은 폴리에스테르, 폴리에틸렌, 폴리프로필렌 및 폴리부틸렌과 같은 폴리알칸, 부분적으로 및 완전히 불화된 폴리알칸 및 부분적으로 및 완전히 염소화된 폴리알칸, 폴리카보네이트, 에폭시, 및 폴리실록산과 같은 할로겐화 폴리머를 포함하나, 이에 한정되는 것은 아니다. 전술된 바와 같이, 미립자 물질은 폴리머 및 세라믹 재료들의 조합으로부터 몰드 및 다른 고체 구조체를 형성하는데 이용될 수도 있다.
그러나, 금속이 또한 이용될 수도 있다. 예를 들어, 본 발명의 도전성 구조체는 하나 이상의 금속, 예를 들어, 구리, 금, 은, 니켈, 주석, 티타늄, 탄탈, 텅스텐, 크롬, 철, 알루미늄, 아연, 이들의 조합, 또는 황동, 청동, 및 강철과 같은 전술한 임의의 금속의 합금으로부터 형성될 수도 있다. 또한, 또는 대안으로, 비금속 도전성 재료가 이용될 수도 있다. 적절한 비금속 도전성 재료들로는, 예를 들어 탄소 (예를 들어, 그래파이트 또는 아세틸렌 블랙), 인듐 주석 산화물 및 티타늄 질화물과 같은 도전성 세라믹, 및 폴리피롤 및 폴리아닐린과 같은 도전성 폴리머를 포함한다.
또한, 도성합금, 즉 세라믹 (cer) 과 금속 (met) 재료의 합성 재료가 이용될 수도 있다. 몇몇 경우, 도성합금은 내고온성 및 강도와 같은 세라믹의 최적의 특성 및 플라스틱 변형을 견디는 능력 및 전기 전도도와 같은 금속의 최적의 특성 양자 모두를 갖도록 설계된다. 예를 들어, 도성합금은 고온을 견딜 수도 있는 레지스터, 캐패시터, 및 다른 전자 부품을 제조하는데 이용된다. 예시적인 도성합금으로는, 탄화물, 질화물, 및 TiCN, TiC, TiN, 및 텅스텐 탄화물과 같은 혼합된 탄화물과 질화물을 포함한다.
몇몇 경우, 본 발명의 미립자 물질은 나노입자, 도전입자 또는 기타 등등을 수반할 수도 있다. 예를 들어, Subramanian 등에 의한 미국특허출원번호 제 20070175296 호는 유기 분자 캡슐화된 금속 나노 입자를 포함하는 플라스틱 베이스 상에 저 저항 도체를 인쇄하는데 이용하기에 적합한 금속 나노입자 조성물을 설명 한다. 나노입자는 약 1 nm 내지 약 50 nm 범위에서 입자 평균 최대 치수를 갖는다. 유기 분자는, 대기 압력에서 플라스틱의 녹는점 아래의 온도에서 기판 위에 조성물을 퇴적한 후에 그 증발을 허용하는 분자량을 갖는다. 유기 분자는 일 단부, 예를 들어 나노입자의 표면 상으로 흡수 가능한 티올 엔드, 및 봉지재 (encapsulant) 를 형성하기 위해 터놓은 상태로 유지되는 다른 단부를 더 포함한다.
전술된 바와 같이, 도전성 구조체 내로 통합될 미립자 물질은 구조체에 절연성을 부여하지 않아야 한다. 그러나, 비도전성 일부분 (moiety) 에 의해 캡슐화된 도전성 입자들의 나노입자 조성물이 이용되어 도전성 구조체를 형성할 때, 어떤 비도전성 일부분은 그 입자들의 표면으로부터 쉽게 제거되지 않을 수도 있다. 따라서, 이러한 나노입자 조성물이 이용될 때, 비도전성 잔류물 형성의 가능성을 낮추기 위한 주의가 필요하다. 예를 들어, 전기적으로 패시베이팅 (passivating) 되는 유기 잔류물 형성의 가능성을 낮추기 위해 나노입자당 흡수된 유기 분자들의 개수를 낮게 유지하는 것이 바람직할 수도 있다. 또한, 분해의 경우에서 어떤 엘리먼트들을 함유하는 일부분이 캡슐화하는 일부분의 선택에서 회피될 수도 있다. 예를 들어, 도전성 구조체를 형성하기 위해 의도된 티타늄 입자들은, 티타늄 질화물이 티타늄 황화물보다 더 도전성인 경향이 있기 때문에 티올-함유 부분들 보다는 아민-함유 캡슐화 부분들로 우선적으로 캡슐화될 수도 있다.
전기적으로 도전성 구조체
전술된 바와 같이, 본 발명은 도전성 재료들을 미립자 물질의 형태로 이용할 수 있다. 다른 형태의 도전성 재료들이 이용될 수 있다. 예를 들어, 본 발명이, 도전성 재료로 몰드를 충전함으로써 도전성 구조체를 생성하는 단계를 수반할 때, 몰드는 전기 도금 또는 종래에 공지된 다른 기술을 이용하여 충전될 수도 있다.
구리 구조체를 형성하기 위한 예시적인 프로세스에서, 초기 타이코트층 (tiecoat), 예를 들어 (접착) 층은 진공 퇴적 기술을 이용하여 적용될 수도 있다. 타이코트층은 접착력을 강화하고/하거나 배리어층을 제공하기 위한 역할을 할 수도 있다. 예시적인 타이코트 금속은 모넬 (monel) 과 같은 크롬 및 니켈계 합금을 포함한다. 타이코트층은 수백 옹스트롱만큼 두꺼울 수 있고, 수 옹스트롱만큼 얇을 수 있다. 우수한 접착 성능을 제공한다는 면에서 크롬이 이점을 갖는다.
그 다음에, 최종 두께까지 전기도금을 허용하도록 충분한 전기 전도도를 갖는 시드코트층 (seedcoat) 은, 예를 들어 스퍼터링 또는 증발을 통해 타이코트 상에 퇴적될 수도 있다. 통상적으로, 시드코트층은 도전성 구조체의 벌크를 형성하는데 이용된 것과 동일한 금속으로 이루어진다. 따라서, 도전성 구조체가 기본적으로 구리를 포함하거나 구리로 구성될 때, 시드코트 금속은 기본적으로 구리를 포함하거나 구리로 구성될 수도 있다. 일단 시드코트층이 퇴적되면, 추가의 금속, 예를 들어 구리가 그 위에 전착될 수도 있다.
다른 전기적으로 도전성 재료들이 또한 이용될 수도 있다. 예를 들어, 본 발명에서의 이용에 적절한 금속들로는, 예를 들어 금, 은, 니켈, 주석, 크롬, 철, 알루미늄, 아연, 티타늄, 탄탈, 텅스텐, 이들의 조합, 및 황동, 청동, 및 강철과 같은 전술된 임의의 금속의 합금을 포함한다. 후술되는 바와 같이, 작은 입자화된 (grained) 금속이 더 좋은 피처 해상도를 위해 바람직하다. 비교적 낮은 녹는점을 갖는 솔더 재료 또는 다른 재료들이 또한 이용될 수도 있다.
또한, 또는 대안으로, 비금속 도전성 재료가 이용되어 도전성 영역을 형성할 수도 있다. 예시적인 비금속 도전성 재료들로는, 탄소, 예를 들어, 그래파이트 또는 아세틸렌 블랙, 인듐 주석 산화물 및 티타늄 질화물과 같은 도전성 세라믹, 및 폴리피롤 및 폴리아닐린과 같은 도전성 폴리머를 포함한다. 또한, 도전성 구조체는 그 벌크와 상이한 조성의 표면 층을 가질 수도 있다. 예를 들어, 도전성 구조체의 표면은 금, 금/니켈, 금/오스뮴 또는 금/팔라듐과 같은 고 전도성의 코팅층으로 이루어지거나, 또는 오스뮴, 크롬 또는 티타늄 질화물과 같은 낮은 저항의 코팅층으로 도금될 수도 있다.
임의의 경우, 도전성 구조체는, 이 구조체가 적합한 구조적 완전성, 충분한 전도도, 표면에 대해 우수한 접착력 및 반도체 품질 및 신뢰성 있는 계측을 수용하기에 적합한 다른 품질들을 나타내는 것을 허용하는 재료들로부터 형성되어야 한다. 선택적으로, 구조체는 적어도 약 105 S-m 내지 106 S-m 의 전도도를 가져야 한다.
피처 해상도
피처 해상도는 또한 본 발명의 중요한 양태를 나타낸다. 예를 들어, 어 떤 마이크로전자 패키징 프로세스는 약 25 내지 약 500 마이크로미터의 높이, 또는 보다 구체적으로 약 50 내지 250 마이크로미터의 높이를 갖는 도전성 구조체의 형성을 수반한다. 이러한 구조체는, 대략 구조체가 폭이 넓은 만큼 높을 수도 있다. 이러한 구조체의 피처 해상도는 구조체가 원하는 형상에 적합하도록 충분히 미세해야 한다. 예를 들어, 큰 구조체는 약 50 마이크로미터보다 미세한 피처 해상도를 나타낼 것이다. 작은 구조체는 약 10 마이크로미터보다 미세한 피처 해상도를 나타낼 것이다.
다수의 인자들이 피처 해상도에 영향을 끼칠 수도 있다. 한 가지 중요한 인자는 이용된 미립자 물질의 크기이다. 일반적으로, 작은 입자 크기의 미립자 물질은 더 미세한 피처 해상도를 초래하는 경향이 있다. 그럼에도 불구하고, 더 작은 입자들이 체적당 더 많은 표면 영역을 갖는다. 이번에, 표면력은 더 큰 입자 크기의 미립자 물질 보다 더 작은 입자 크기의 미립자 물질에 더 많은 영향을 주는 경향이 있다.
피처 해상도에 영향을 주는 다른 인자는 미립자 물질의 조성이다. 예를 들어, 본 발명의 몇몇 실시형태는 용매가 제거될 때 용제가 용액 밖에 침전될 수도 있는 용액의 방울 형태로 미립자 물질의 퇴적을 수반할 수도 있다. 이러한 경우, 낮은 용제 농도를 갖는 방울은 더 높은 농도를 갖는 동일한 체적의 방울 보다 더 미세한 피처 해상도를 갖는 구조체를 생성하는 경향이 있다.
해상도에 영향을 주는 또다른 인자는 미립자 물질이 퇴적되는 방법과 관련된다. 예를 들어, 잉크젯 기술은 1/300 인치, 또는 대략 85 마이크론의 간격으로 인쇄헤드에 의한 방울 퇴적을 제어할 수도 있으나, 이러한 인치당 300 도트의 방울 배치는 미세한 피처 해상도의 3-차원 구조체의 생성에 불충분할 수도 있다. 인치당 300 도트의 배치를 이용하여 형성된 구조체는 일반적으로 거친 표면 마감을 나타낼 수도 있다. 또한, 인쇄헤드는, 반복적인 이용시에 막힘을 경험할 수도 있고, 방울 크기 및 궤도 (trajectory) 를 미리결정된 파라미터 내에서 유지하도록 세정 및 다른 유형의 보수를 요구할 수도 있다. 3-차원 인쇄에 적용되는 바와 같은 통상적인 잉크젯 기술에서의 추가의 문제점이 Sachs 등에 의한 미국특허 제 5,204,055 에 설명된다.
따라서, 원하는 피처 해상도의 구조체를 생성하기 위해서 적절한 크기의 미립자 물질의 정확하고 세밀한 배치를 확보하도록 복수의 인자들이 처리되어야 한다. 전술된 인자들에 추가하여, 제어되지 않은 정전 전하가 본 발명의 실시에 문제점을 내포할 수도 있다는 것이 발견되었다. 예를 들어, 제어되지 않은 정전 전하는 미립자 물질 자체에 의해, 그 위에 미립자 물질이 퇴적되는 기판에 의해, 및/또는 그로부터 미립자 물질이 퇴적될 수도 있는 디스펜서에 의해 축적될 수도 있다. 이러한 전하는 분배된 방울들의 궤도, 위치 및/또는 심지어 체적에서의 에러로 인해 피처 해상도에 해로운 영향을 줄 수도 있다. 따라서, 본 발명의 방법을 이용하여 형성된 구조체가 원하는 피처 해상도를 나타내게 하기위해, 제어되지 않은 전하를 감소시키기 위한 수단이 요구될 수도 있다.
제어되지 않은 정전 전하를 감소시키기 위한 수단은 제거될 정전기의 위치, 양, 및 유형에 따라 선택될 수도 있다. 다수의 정전기 제어 기술이 종래에 공 지되어 있으며 본 발명과의 이용에도 적합하다. 통상적으로 이러한 기술은 제어되지 않은 정전 전하가 축적되어 있는 아이템으로부터 전자를 추가하거나 제거하는 것을 수반한다. 그러나 때때로, 양이온이 아이템으로부터 추가 또는 제거될 수도 있다. 일반적으로, 정전 전하는 접지, 유도, 이온화, 또는 이들의 조합을 통해 제거될 수 있다.
통상적으로, 제어되지 않은 정전 전하는 접지를 통해, 즉, 도체를 통해 아이템을 효과적으로 무한대의 전하 소스에 접속시킴으로써 아이템으로부터 제거될 수도 있다. 특히 접지는, 정전 전하가 접지되지는 않았으나 높은 도전성인 아이템에 위치되는 경우에 적합하다. 이러한 경우, 전체 아이템은 그것이 단일점에서 접지되도록 접속될 때 중성이 될 수도 있다. 그러나, 높은 전기 저항의 단일 재료, 예를 들어 비도전성 폴리머 및 세라믹으로 이루어진 아이템에 있어서, 전체 아이템의 중성화는 단일-점 콘택 보다 많은 콘택의 확립을 요구할 수도 있다. 몇몇 경우, 아이템의 중성화는 전기적으로 도전성 고체 재료와 간헐적 접촉 또는 지속적 접촉을 아이템에 제공함으로써 달성될 수 있다.
본 발명과 연관된 피처 해상도에 대한 제어의 정도를 효과적으로 하기 위해, 적절한 입자 크기의 미립자 물질을 분배하고 제어되지 않은 정전 전하를 감소시키기 위한 수단을 갖는 3-차원 인쇄기는 형성될 도전성 구조체 (또는 그것의 몰드) 에 관한 전자 데이터와 관련되어 이용될 수도 있다. 이러한 데이터는 CAD 소프트웨어를 이용하여 생성될 수도 있다. 예를 들어, 본 발명은 CAD-유형 시스템으로부터 패턴을 취하고 실리콘 웨이퍼 위에 패턴을 직접적으로 인쇄하는 직접-기 록 시스템을 이용할 수도 있다. 당업자는 이러한 유형의 성능을, 일상적인 기계적 드로잉 파일을 가져오고 조형을 현상하는 이러한 인쇄기와 같은 3-차원 인쇄기 및 다른 직접-기록 시스템과 직접적으로 작업하도록 만들어진 반도체 CAD-유형 시스템 안에 집적시킬 수 있다.
본 발명의 이점 및 본 발명에 대한 변화
본 발명은 마이크로전자 패키징의 실시와 관련하여 다수의 이점을 제공한다. 한편, 이 이점들은 비용을 감축할 수도 있다. 예를 들어, 약 25 내지 약 500 마이크로미터 높이의 도전성 구조체를 형성하기 위한 현재 마이크로전자 패키징 기술은 $10/층을 초과하는 리소그래피 비용이 통상적으로 연관된다. 이에 비해, 본 발명은 층당 약 3 $ 미만까지 패터닝 비용을 감소시킬 수도 있다. 비용 절감은 레티클, 웨이퍼 트랙, 프리-베이크 스테이션, 리소그래피 도구, 포스트-베이크 스테이션 및 통상적인 리소그래피 프로세스와 연관된 플라즈마-애시 세정 스테이션에 대한 필요성의 제거로 인해 발생할 수도 있다. 환경적인 이익 또한 포토레지스트 및 연관된 화학물질을 이용하지 않아도 되는 것에서 발생할 수도 있다.
본 발명은 각종 형태로 구현될 수도 있다는 것이 당업자에게 명백할 것이다. 예를 들어, 본 발명의 특정 실시형태들이 전술되었으나, 다른 기술을 수반하는 추가의 실시형태들이 이용될 수도 있다. 예를 들어, 본 발명은, 화학물질들이 서로 접촉할 때 반응하고 단단해지는 2 개의 개별 화학물질을 주입하고, 또는 공기에 노출로 굳는 기판에 대한 하나의 화학물질을 이용하는 단계를 수반할 수도 있는 기술을 이용하여 실시될 수도 있다.
본 발명의 추가 변형이 당업자에게 명백할 것이다. 일상적인 실험시, 당업자는 본 발명이 현존하는 장비 안에 통합되거나 또는 역으로 통합될 수도 있다는 것을 발견할 수도 있다. 예를 들어, 픽 (pick) 및 플레이스 장비는, 도전성 구조체를 반도체 마이크로전자 디바이스 패키지와 전기적으로 접속되게 하는데 이용될 수도 있다. 본 발명은 바람직한 특정 실시형태와 관련하여 설명되었지만, 전술된 설명은 본 발명의 범위를 한정하려는 것이 아니고 예시하는 것으로 의도된다. 본 명세서에서 설명하는 본 발명의 임의의 양태들은 적절하게 포함되거나 배제될 수도 있다. 예를 들어, 임의의 양태는 양태들 자체에 의해 또는 조합되어 이용될 수도 있다. 본 발명의 범위 내의 다른 양태, 이점, 및 변형예들은 본 발명과 관련된 당업자에게 자명할 것이다.
본 명세서에 기술된 모든 특허 및 특허 출원은 전술한 개시와 일치하는 범위에서 그 전체가 참조로서 통합된다.
도 1a 내지 도 1h 는 일괄 도 1 로서 지칭되며, 몰드를 포함하는 본 발명의 예시적인 방법의 단면도를 나타낸다.
도 2a 내지 도 2f 는 일괄 도 2 로서 지칭되며, 몰드를 포함하지 않는 본 발명의 예시적인 방법의 단면도를 나타낸다.
* 도면의 주요 부분에 대한 부호의 설명
10; 기판 12; 표면 30; 선택적 링
60; 몰드 70; 도전성 구조체

Claims (30)

  1. 반도체 기판의 실질적으로 평면인 표면 상에 원하는 3-차원 형상의 도전성 구조체를 형성하는 방법으로서,
    (a) 상기 반도체 기판 표면 상의 선택된 위치에 미립자 물질을 퇴적 및 접착시켜, 상기 반도체 기판 표면에 접한 실질적으로 평면인 베이스 개구로부터 연장되고 상기 원하는 3-차원 형상을 나타내는, 내부 표면에 의해 내부에 정의된 캐비티를 갖는 몰드를 생성하는 단계;
    (b) 상기 몰드를 도전성 재료로 충전 (充塡) 하여 상기 원하는 3-차원 형상의 도전성 구조체를 형성하는 단계; 및
    (c) 상기 기판 표면으로부터 상기 도전성 구조체를 변위시키지 않고 상기 기판 표면으로부터 상기 몰드를 제거하는 단계를 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 미립자 물질은 적어도 부분적으로 액체인 유체 방울들을 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 미립자 물질은 고체 입자들을 포함하는, 3-차원 형상의 도전성 구조체 를 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 미립자 물질은 상기 도전성 구조체가 약 50 마이크로미터보다 미세한 피처 해상도를 나타내는 것을 확보하기 위한 크기로 만들어지는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 미립자 물질은 상기 도전성 구조체가 약 10 마이크로미터보다 미세한 피처 해상도를 나타내는 것을 확보하기 위한 크기로 만들어지는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 단계 (a) 는 상기 미립자 물질을 화학적으로 접착시키는 단계를 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 단계 (a) 는 상기 미립자 물질을 열적으로 접착시키는 단계를 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  8. 제 1 항에 있어서,
    상기 단계 (a) 는 상기 미립자 물질을 기계적으로 접착시키는 단계를 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  9. 제 1 항에 있어서,
    상기 몰드는 적어도 부분적으로 중합적인, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  10. 제 1 항에 있어서,
    상기 단계 (b) 는 상기 몰드를 금속 재료로 충전하는 단계를 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 단계 (b) 는 상기 몰드 내의 상기 반도체 기판 표면 위에 상기 도전성 재료를 전기도금하는 단계를 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  12. 제 1 항에 있어서,
    상기 단계 (c) 는 상기 몰드를 화학적으로 제거하는 단계를 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  13. 제 1 항에 있어서,
    상기 단계 (c) 는 상기 몰드를 열적으로 제거하는 단계를 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  14. 제 1 항에 있어서,
    상기 단계 (a) 는 상기 몰드를 기계적으로 제거하는 단계를 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  15. 제 1 항에 있어서,
    상기 도전성 구조체에 솔더를 부착하는 단계를 더 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  16. 제 1 항에 있어서,
    상기 캐비티는 약 25 마이크로미터 내지 약 500 마이크로미터의 높이를 갖는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  17. 제 16 항에 있어서,
    상기 캐비티는 약 50 마이크로미터 내지 약 250 마이크로미터의 높이를 갖는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  18. 반도체 기판의 실질적으로 평면인 표면 상에 원하는 3-차원 형상의 독립형 도전성 구조체를 형성하는 방법으로서,
    (a) 내부에 캐비티를 갖는 몰드와 관련된 3-차원 인쇄기의 전자 데이터를 제공하는 단계로서, 상기 3-차원 인쇄기는 리소그래피 마스크 또는 레티클이 필요 없이 동작하도록 구성되고, 상기 캐비티는 실질적으로 평면인 베이스 개구로부터 연장되고 상기 원하는 3-차원 형상을 나타내는 내부 표면에 의해 정의되는, 상기 3-차원 인쇄기 전자 데이터를 제공하는 단계;
    (b) 상기 3-차원 인쇄기를 이용하여, 상기 캐비티의 상기 베이스 개구가 상기 반도체 기판 표면에 접하도록, 상기 기판 표면 상에 상기 몰드를 생성하는 단계;
    (c) 상기 몰드를 도전성 재료로 충전하여 상기 원하는 3-차원 형상의 도전성 구조체를 형성하는 단계; 및
    (d) 상기 반도체 기판 표면으로부터 상기 도전성 구조체를 제거함이 없이, 또는 상기 도전성 구조체의 형상을 변경함이 없이 상기 반도체 기판 표면으로부터 상기 몰드를 제거하는 단계를 포함하는, 3-차원 형상의 독립형 도전성 구조체를 형성하는 방법.
  19. 제 18 항에 있어서,
    상기 전자 데이터는 컴퓨터-이용 설계 (computer-aided design) 소프트웨어 를 이용하여 생성되는, 3-차원 형상의 독립형 도전성 구조체를 형성하는 방법.
  20. 반도체 기판의 실질적으로 평면인 표면 상에 원하는 3-차원 형상의 도전성 구조체를 형성하는 방법으로서,
    (a) 상기 반도체 기판 표면 상의 선택된 위치에 미립자 물질을 퇴적 및 접착시켜, 상기 반도체 기판 표면에 접한 실질적으로 평면인 베이스 개구로부터 연장되고 상기 원하는 3-차원 형상을 나타내는, 내부 표면에 의해 내부에 정의된 캐비티를 갖는 몰드를 생성하는 단계로서, 상기 몰드는 상기 퇴적 및 접착된 미립자 물질을 제거하는 공제 단계를 이용함이 없이 생성되는, 상기 캐비티를 갖는 몰드를 생성하는 단계;
    (b) 상기 몰드를 도전성 재료로 충전하여 상기 원하는 3-차원 형상의 도전성 구조체를 형성하는 단계; 및
    (c) 상기 반도체 기판 표면으로부터 상기 도전성 구조체를 변위시키지 않고 상기 반도체 기판 표면으로부터 상기 몰드를 제거하는 단계를 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  21. 반도체 마이크로전자 디바이스의 패키지를 형성하는 방법으로서,
    (a) 기판 표면 상의 선택된 위치에 미립자 물질을 퇴적 및 접착시켜 상기 기판 표면에 접한 실질적으로 평면인 베이스 개구로부터 연장되고 원하는 3-차원 형상을 나타내는, 내부 표면에 의해 내부에 정의된 캐비티를 갖는 몰드를 생성하는 단계;
    (b) 상기 몰드를 도전성 재료로 충전하여 상기 원하는 3-차원 형상의 도전성 구조체를 형성하는 단계; 및
    (c) 상기 도전성 구조체가 상기 반도체 마이크로전자 디바이스와 전기적으로 접속되는 것을 확보하는 단계를 포함하는, 반도체 마이크로전자 디바이스의 패키지를 형성하는 방법.
  22. 반도체 기판의 실질적으로 평면인 표면 상에 원하는 3-차원 형상의 도전성 구조체를 형성하는 방법으로서,
    상기 반도체 기판 표면 상의 선택된 위치에 도전성 미립자 물질을 퇴적 및 접착시켜, 상기 원하는 3-차원 형상의 도전성 구조체를 생성하는 단계를 포함하고,
    상기 도전성 미립자 물질은 상기 도전성 구조체가 약 50 마이크로미터보다 미세한 피처 해상도를 나타내는 것을 확보하기 위한 크기로 만들어지는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  23. 제 22 항에 있어서,
    상기 피처 해상도는 약 1 마이크로미터 내지 약 50 마이크로미터인, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  24. 제 23 항에 있어서,
    상기 피처 해상도는 약 10 마이크로미터 내지 약 50 마이크로미터인, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  25. 제 22 항에 있어서,
    상기 미립자 물질은 금속 입자들을 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  26. 제 25 항에 있어서,
    상기 금속 입자들은, 구리, 금, 은, 니켈, 주석, 티타늄, 탄탈, 텅스텐, 크롬, 철, 알루미늄, 아연, 이들의 조합, 또는 이들 중 임의의 것들의 합금들로부터 선택된 금속을 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  27. 제 22 항에 있어서,
    상기 미립자 물질은 도성합금 (cermet) 을 포함하는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  28. 제 22 항에 있어서,
    임의의 제어되지 않은 정전 전하의 부재상태에서 수행되는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  29. 제 22 항에 있어서,
    상기 도전성 구조체는 적어도 약 105 S-m 의 전기 전도도를 나타내는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
  30. 제 29 항에 있어서,
    상기 도전성 구조체는 적어도 약 106 S-m 의 전기 전도도를 나타내는, 3-차원 형상의 도전성 구조체를 형성하는 방법.
KR1020090082605A 2008-09-03 2009-09-02 인쇄로 형성된 반도체 기판 상의 도전성 구조체 KR101304067B1 (ko)

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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9346114B2 (en) 2010-04-28 2016-05-24 Aerojet Rocketdyne Of De, Inc. Substrate having laser sintered underplate
US9993982B2 (en) 2011-07-13 2018-06-12 Nuvotronics, Inc. Methods of fabricating electronic and mechanical structures
US9778537B2 (en) 2011-09-23 2017-10-03 E Ink California, Llc Additive particles for improving optical performance of an electrophoretic display
US9423666B2 (en) 2011-09-23 2016-08-23 E Ink California, Llc Additive for improving optical performance of an electrophoretic display
US9373923B2 (en) * 2011-11-22 2016-06-21 Savannah River Nuclear Solutions, Llc Rapid prototype extruded conductive pathways
US9414501B2 (en) 2012-01-04 2016-08-09 Board Of Regents, The University Of Texas System Method for connecting inter-layer conductors and components in 3D structures
US10748867B2 (en) 2012-01-04 2020-08-18 Board Of Regents, The University Of Texas System Extrusion-based additive manufacturing system for 3D structural electronic, electromagnetic and electromechanical components/devices
US10518490B2 (en) 2013-03-14 2019-12-31 Board Of Regents, The University Of Texas System Methods and systems for embedding filaments in 3D structures, structural components, and structural electronic, electromagnetic and electromechanical components/devices
US9360733B2 (en) 2012-10-02 2016-06-07 E Ink California, Llc Color display device
US11017705B2 (en) 2012-10-02 2021-05-25 E Ink California, Llc Color display device including multiple pixels for driving three-particle electrophoretic media
US9156680B2 (en) 2012-10-26 2015-10-13 Analog Devices, Inc. Packages and methods for packaging
US20140264294A1 (en) * 2013-03-15 2014-09-18 Elwha Llc Three-dimensional Printing Surface Treatments
US9759980B2 (en) 2013-04-18 2017-09-12 Eink California, Llc Color display device
EP2987024B1 (en) 2013-04-18 2018-01-31 E Ink California, LLC Color display device
US9383623B2 (en) 2013-05-17 2016-07-05 E Ink California, Llc Color display device
US9459510B2 (en) 2013-05-17 2016-10-04 E Ink California, Llc Color display device with color filters
US9170468B2 (en) 2013-05-17 2015-10-27 E Ink California, Llc Color display device
US9908037B2 (en) 2013-07-11 2018-03-06 Board Of Regents, The University Of Texas System Electronic gaming die
TWI534520B (zh) 2013-10-11 2016-05-21 電子墨水加利福尼亞有限責任公司 彩色顯示裝置
CA2934931C (en) 2014-01-14 2018-10-30 E Ink California, Llc Full color display device
WO2015127045A1 (en) 2014-02-19 2015-08-27 E Ink California, Llc Color display device
TWI550728B (zh) * 2014-03-10 2016-09-21 日月光半導體製造股份有限公司 封裝結構及其製造方法
CN104916558B (zh) * 2014-03-10 2018-02-23 日月光半导体制造股份有限公司 封装结构及其制造方法
US9386693B2 (en) 2014-05-05 2016-07-05 Lockheed Martin Corporation Board integrated interconnect
US10891906B2 (en) 2014-07-09 2021-01-12 E Ink California, Llc Color display device and driving methods therefor
US10380955B2 (en) 2014-07-09 2019-08-13 E Ink California, Llc Color display device and driving methods therefor
US9922603B2 (en) 2014-07-09 2018-03-20 E Ink California, Llc Color display device and driving methods therefor
PL3167337T3 (pl) 2014-07-09 2022-07-25 E Ink California, Llc Sposób sterowania kolorowym urządzeniem elektroforetycznym
US10147366B2 (en) 2014-11-17 2018-12-04 E Ink California, Llc Methods for driving four particle electrophoretic display
ITTO20150231A1 (it) 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre lead frame per componenti elettronici, componente e prodotto informatico corrispondenti
ITTO20150230A1 (it) * 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre componenti elettronici, componente e prodotto informatico corrispondenti
US10257930B2 (en) * 2016-06-22 2019-04-09 R&D Circuits, Inc. Trace anywhere interconnect
BE1025091B1 (fr) * 2017-03-30 2018-10-29 Safran Aero Boosters S.A. Imprimante tridimensionnelle
CN111295182A (zh) 2017-11-14 2020-06-16 伊英克加利福尼亚有限责任公司 包括多孔导电电极层的电泳活性物质递送系统
US11587839B2 (en) 2019-06-27 2023-02-21 Analog Devices, Inc. Device with chemical reaction chamber
US11938214B2 (en) 2019-11-27 2024-03-26 E Ink Corporation Benefit agent delivery system comprising microcells having an electrically eroding sealing layer
CN113580557A (zh) * 2021-07-28 2021-11-02 沛顿科技（深圳）有限公司 一种tsv工艺中替代ncf的3d打印方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204055A (en) * 1989-12-08 1993-04-20 Massachusetts Institute Of Technology Three-dimensional printing techniques
US5510066A (en) * 1992-08-14 1996-04-23 Guild Associates, Inc. Method for free-formation of a free-standing, three-dimensional body
US6146567A (en) * 1993-02-18 2000-11-14 Massachusetts Institute Of Technology Three dimensional printing methods
US5997795A (en) * 1997-05-29 1999-12-07 Rutgers, The State University Processes for forming photonic bandgap structures
US6401001B1 (en) * 1999-07-22 2002-06-04 Nanotek Instruments, Inc. Layer manufacturing using deposition of fused droplets
SE520565C2 (sv) 2000-06-16 2003-07-29 Ivf Industriforskning Och Utve Sätt och apparat vid framställning av föremål genom FFF
WO2004075211A1 (en) * 2003-02-20 2004-09-02 The Regents Of The University Of California Method of forming conductors at low temperatures using metallic nanocrystals and product
US7202155B2 (en) * 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
US7685965B1 (en) * 2006-01-26 2010-03-30 Lam Research Corporation Apparatus for shielding process chamber port
KR101407801B1 (ko) 2006-12-08 2014-06-20 3디 시스템즈 인코오퍼레이티드 과산화물 경화를 사용하는 3차원 인쇄 물질 시스템 및 방법
US7635290B2 (en) * 2007-08-15 2009-12-22 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Interpenetrating network for chemical mechanical polishing

Also Published As

Publication number Publication date
US20100055895A1 (en) 2010-03-04
SG172658A1 (en) 2011-07-28
KR101304067B1 (ko) 2013-09-04
TW201011832A (en) 2010-03-16
US8067305B2 (en) 2011-11-29
SG159441A1 (en) 2010-03-30
TWI413189B (zh) 2013-10-21

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