TWI411913B - 用於限制處理器效能之系統及方法 - Google Patents

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Description

用於限制處理器效能之系統及方法
本發明係有關電腦系統，且尤係有關處理器效能之管理。
現代的運算系統經常包含用來監視工作環境之各種機構，例如，智慧型平台管理介面(IntelligentPlatform Management Interface；簡稱IPMI)規格界定了電腦硬體及韌體的一組共同介面，可讓系統管理者監視系統健康狀態並管理該系統。系統主機板通常包含諸如基板管理控制器(Baseboard Management Controller；簡稱BMC)等的特殊微控制器，用以支援IPMI功能。BMC管理系統管理軟體與平台硬體間之介面。IPMI以獨立於作業系統(Operating System；簡稱OS)之方式工作，且讓管理者在縱然沒有OS或系統管理軟體的環境下，也可在遠端管理系統。IPMI於運作時界定BMC在伺服器系統中延伸管理能力之方式，且藉由監視諸如溫度感測器、風扇速度、及電壓等電路板內建的量測機構之方式，而以獨立於主要處理器之方式工作。經由BMC，IPMI亦可讓管理者控制對伺服器的供電，且在遠遠端存取基本輸入/輸出系統(BIOS)組構(configuration)及作業系統控制台資訊。
一般而言，電腦系統內建了各種感測器，且BMC輪詢該等感測器的資料。可監視並回報諸如溫度、冷卻風扇速度、電源模式、作業系統(OS)狀態等的各種狀況或參數。BMC可回應偵測到各種狀況，而經由網路警示系統管理者。管理者然後可與BMC通訊，以便採取諸如系統重設(resetting)或關閉並重新開啟電源(power cycling)等的某一矯正行動，而使當機的OS重新運作。
現代的處理器通常有使用作業系統控制的技術而在各種效能等級下工作之能力。通常使用不同的處理器效能等級作為電源及(或)熱管理機制(power and/or thermal management scheme)的一部分。例如，如果正在以電池電源運行一系統，則可使用一較低的處理器效能等級，以便提供較長的運行時間。同樣地，如果偵測到處理器的工作溫度(operating temperature)超過某一預定臨界值，則可選擇一較低的處理器效能等級，以便降低工作溫度。有時可將各種處理器效能等級稱為P狀態。因為作業系統通常最適於決定特定的處理器是否處於閒置狀態或正在被使用(以及被使用的程度)，所以作業系統控制處理器的P狀態值。處理器可諸如符合作為電源管理機制的一部分之進階組構及電源介面(Advanced Configuration and Power Interface；簡稱ACPI)規格。但是很不幸，作業系統很難了解其他的工作環境狀況。
例如，對機架(rack)及刀鋒(blade)系統機殼電源及冷卻要求的管理是適當作業所不可或缺的。然而，機殼中單一系統上的作業系統不知道其他系統正在啟動期間耗用超量的電力，且不知道在機殼的電源要求超過指定的位準之前必須先降低其本身的P狀態。同樣地，機殼底部的單一系統之作業系統可能不知道在該機殼較高層的系統正發生過熱(excessive heat)的問題，且不知道必須降低其本身的P狀態，以便協助解決該問題(縱然在其本身的工作溫度係在正常的參數範圍內)。此外，作業系統是一種由不同供應商提供的各種軟體組件之複雜組合。因此，作業系統無法免除因P狀態控制不當而造成的當機。如果發生此種狀況，目前並無改變處理器的P狀態之方法。
有鑑於前文所述，目前需要用來管理處理器效能之系統及方法。
本發明所考慮的是用來管理處理器的效能狀態之系統及方法。
在一個實施例中，機殼(enclosure)包含具有處理器之第一處理電路板、以及具有處理器之第二處理電路板。該等處理電路板中之每一處理電路板可包含在單一機殼內之刀鋒伺服器(server blade)。如果以此種方式將系統聚集在單一機殼中，則該機殼的一部分中之工作環境狀況(operating environment condition)可能會影響到該機殼的其他部分。在一個實施例中，服務處理器係經由互連結構(interconnect)而被耦合到該機殼。該第二處理電路板係組構成儲存用來指示該第二電路板上的處理器之最大處理器效能狀態之值。回應被偵測到的對轉變到第一處理器效能狀態之要求，該第二電路板上之該處理器係組構成：如果該第一處理器狀態小於或等於該最大處理器效能狀態，則轉變到該第一處理器效能狀態；以及如果該第一處理器狀態大於該最大處理器狀態，則轉變到該最大處理器效能狀態。該第二處理器電路板可回應在該機殼內的其他部分中被偵測到的工作環境狀況，而儲存該值。
在一個實施例中，該工作環境狀況由該第一處理電路板偵測到，且回報(report)給該服務處理器。該服務處理器回應該回報的狀況，而將命令傳送到該第二處理電路板，該第二處理電路板係組構成回應接收到該命令而儲存該值。此外，即使該第二處理電路板上之該處理器事實上已轉變到不同於該第一處理器狀態之最大處理器效能狀態，該處理器也可向作業系統回報該處理器已轉變到該第一處理器狀態。
本發明考慮了上述這些及其他的實施例，且若參閱下文中之說明及各圖式，將可了解上述這些及其他的實施例。
如前文所述，機殼的一部分中之狀況可能無法被該機殼的其他部分偵測到。例如，當熱狀況(thermal condition)可能正在到達機殼的第一部分中之無法被接收的程度時，該機殼的另一部分中之處理器可能持續在全處理器效能狀態下工作。因此，可能難以解決該無法接受的熱問題。因此，最好是有一些在作業系統或軟體外部的其他裝置可改變處理器的效能狀態(P狀態)值。可將該實體稱為P狀態界限。在一個實施例中，該P狀態界限包含處理器中之可自外部存取的控制暫存器，用以存放處理器核心可到達的最高P狀態值。當該作業系統之外的智慧型裝置經由外部命令介面而施加P狀態界限時，如果現行的核心P狀態等於或低於該P狀態界限本身的效能等級，則該現行的核心P狀態將保持不便。如果核心現行的P狀態處於比該P狀態界限高的效能模式。則將改變該核心的P狀態，以便匹配該P狀態界限。在解除該P狀態界限之前，該作業系統或軟體不可將實際的核心P狀態值設定為高於該P狀態界限。然而，該作業系統或軟體可將該P狀態設定為較低的效能狀態。在各實施例中，也可以有P狀態界限鎖定能力。例如，可指定一位元，用以決定該P狀態界限是否應將核心P狀態鎖定為該P狀態界限值。此種鎖定能力可在沒有P狀態改變的複雜性下對機器進行效能分析。
第1圖示出運算系統(computing system)之一個實施例。在所示之實施例中，所示之機殼(110)包含四個處理器電路板(120A－120D)。在一個實施例中，機殼(110)包含刀鋒機殼(blade enclosure)，且每一處理器電路板(120)可包含一些刀鋒伺服器。然而，採用具有處理器電路板的機殼之非刀鋒實施例也是可行的，且可被本發明考慮。第1圖亦示出經由互連結構(142)而被耦合到機殼(110)之服務處理器(132)。互連結構(142)可包含諸如區域網路、網際網路、或任何其他適當的互連結構。在本說明書的用法中，可將一些以數字接續字母的元件符號整體地單獨以該元件符號的數字表示。例如，處理器電路板(120A－120D)可被整體地稱為處理器電路板(120)。在下文中，為了簡化說明，將大致參照伺服器類型的機殼以及與其有關的方法及機制。然而，我們當了解：“機殼”可包含不同於伺服器類型的機殼之其他機殼。例如，在第1圖中，機殼(102)可代表一資料中心。此種資料中心可包含多個伺服器及(或)其他裝置。因此，術語“機殼”並不限於圖中所示之機殼。
在所示之例子中，電路板(board)(120A)包含中央處理單元(CentralProcessing Unit；簡稱CPU)(130)、記憶體(140)、以及管理控制器(150)。在一個實施例中，管理控制器(150)包含組態被設定成支援依照智慧型平台管理介面(IPMI)的作業之基板管理控制器(baseboard management controller,BMC)。一般而言，IPMI是一種可被用來監視電腦系統及其健康狀態之介面標準。其他非基於IPMI的實施例也是可行的且被本發明考慮。可以類似於電路板(120A)之方式組構其他電路板(120B－120D)。
在一個實施例中，每一電路板(120)可被耦合到背板型(backplane type)之電路板(圖中未示出)。例如，所示之電路板(120A)被耦合到連接器(122A)，連接器(122A)又可被用來將電路板(120A)連接到背板。第1圖之實施例亦示出感測器(170)及(172)。所示之感測器(170)被安裝在電路板(120A)，且所示之一些感測器(172)係在各電路板(120)之外部。例如，感測器(172)可與背板或機殼(110)內之其他電路板相關聯。感測器(170)、(172)可組構成偵測系統(100)之各種工作狀況。這些狀況可包括溫度、冷卻風扇速度、電源模式、以及作業系統(OS)狀態等的狀況。
在一個實施例中，控制器(150)係組構成經由感測器(170)及(或)(172)而監視系統(100)的工作狀況。此外，所示之控制器(150)係經由匯流排(152)而被耦合到互連結構(142)。在此種方式下，服務處理器(132)可使用控制器(150)(以及機殼(110)內之其他控制器)，以便監視工作狀況。在所示之實施例中，控制器(150)係經由匯流排(154)而被耦合到CPU(130)。在一個實施例中，匯流排(154)包含諸如SMBus等的頻外(out－of－band)通訊鏈路。然而，在控制器(150)與機殼(110)內的其他組件或裝置之間亦可使用任何適當的通訊鏈路。
在所示之實施例中，CPU(130)包含暫存器(180)及(182)。暫存器(180)可包含以與電源及(或)效能管理相關聯的方式(例如，用於與ACPI相關的功能)而使用之暫存器。例如，暫存器(180)可包含用來指示處理器的P狀態之資料。在一個實施例中，處理器的P狀態之範圍可自0－5，其中0代表最高效能等級，而5代表最低效能等級(例如，閒置狀態)。然而，亦可使用任何適當的P狀態範圍及數目。此外，寫入到暫存器(180)時，可啟動CPU(130)的P狀態之改變。在各實施例中，CPU(130)外部之實體不可存取暫存器(180)。暫存器(182)包含CPU(130)外部之實體可存取之處理器效能“界限”暫存器。在一個實施例中，CPU(130)將暫存器(180)及(182)用於管理處理器的效能狀態(P狀態)。在所示之例子，控制器(150)可存取暫存器(182)。當服務處理器(132)及(或)機殼(110)內之其他裝置(諸如經由背板匯流排)使用控制器(150)時，CPU(130)外部的各種實體通常可經由控制器(150)而存取暫存器(182)。請注意，雖然圖中示出了兩個不同的暫存器(180)及(182)，但是亦可使用任何適當的儲存裝置。例如，可使用可自外部存取的一些部分以及不可自外部存取的一些部分之單一記憶體裝置。
如前文所述，感測器可被內建到電腦系統，且向BMC報告。可監視並回報諸如溫度、冷卻風扇速度、以及電源模式等的各種狀況或參數。BMC可回應偵測到各種狀況，而提供警示，然後該警示可經由網路而被傳送到系統管理者。一般而言，諸如控制器(150)等的外部實體不可直接存取或控制CPU(130)的處理器狀態。然而，在所示之實施例中，控制器(150)可經由暫存器(182)而間接地影響CPU(130)的P狀態。尤其如將於下文中說明的，控制器(150)可設定CPU(130)之最大P狀態，而限制CPU(130)之P狀態。暫存器(182)亦可包含用來指示現行被設定的P狀態界限將被鎖定在P狀態界限之資料(例如，位元)。一般而言，處理器包含可自外部存取的暫存器(P狀態界限暫存器)，該暫存器係組構成儲存用來指示該處理器可工作的最大P狀態之資料。當該處理器偵測到P狀態轉變之(諸如由作業系統發出的)要求時，即查詢該P狀態界限暫存器，以便決定該被要求的P狀態是否與現行最大P狀態衝突。此外，P狀態改變時，也可使該處理器開始檢查現行的P狀態是否未與該新設定的界限衝突。
與伺服器型的例子不同，資料中心(102)可以有將導致在資料中心(102)內工作的系統的P狀態改變之限制或工作狀況。例如，資料中心(102)可以有電源限制，而該等電源限制又強制造成對在資料中心(102)內工作的系統之P狀態界限。在其他的例子中，服務處理器(132)可能偵測到資料中心(102)內需要降低該資料中心中之各系統的P狀態之狀況。例如，服務處理器(132)可能接收到來自數個伺服器(例如，伺服器(110)及圖中未示出的其他伺服器)的用來指示該資料中心本身內的熱狀況出現問題之報告。服務處理器回應該等報告，而將命令傳送到資料中心(102)中之任何數目的伺服器，以便限制該等伺服器的P狀態。許多此類的替代方式也是可行的且被本發明考慮到。
現在請參閱第2圖，圖中示出用來管理處理器的P狀態的方法之一個實施例。在所示之例子，在組構定成支援P狀態界限的處理器中之作業系統啟動處理器的P狀態改變。如圖所示，如果在決定步驟(200)中決定轉變到新的P狀態被要求，則作業系統可在步驟(202)中啟動P狀態改變。於回應時，處理器在決定步驟(204)中決定被要求之新的P狀態是否小於或等於已被設定的P狀態界限。如果被要求之新的P狀態小於或等於該界限，則處理器在步驟(206)中轉變到該被要求之新的P狀態。在一個實施例中，轉變到新的P狀態之該步驟可包含下列步驟：作業系統呼叫處理器驅動程式；如果在準備該P狀態改變時需要改變該處理器之電壓，則該驅動程式改變該處理器之電壓；該驅動程式將該處理器改變為該新的P狀態；以及改變該新的P狀態所需之處理器電壓。
另一方面，如果被要求之P狀態並非小於或等於該界限，則該被要求之新的P狀態與所設定的該界限之間有衝突存在。在此種情形中，該處理器可改變P狀態，但不可改變為大於該界限之值。換言之，該處理器可在步驟(208)中將P狀態改變為該界限。因此，雖然作業系統可啟動改變為所需的P狀態，但是所得到的實際P狀態可能受到限制。此外，作業系統可能不知道P狀態受到限制。在此種方式下，該P狀態界限設定了該處理器的效能狀態之上限。
第3圖示出一種替代之情況。第2圖示出作業系統啟動P狀態改變之情況，而第3圖示出外部實體將新的P狀態界限“注入”處理器之情況。例如，第1圖所示之控制器(150)可執行對暫存器(182)之寫入，而將P狀態界限注入CPU(130)。回應P狀態界限的被注入，該處理器可在決定步驟(300)中(諸如藉由偵測對該暫存器的寫入而)偵測到該被注入的P狀態，並在決定步驟(302)中決定該被注入之新的P狀態是否小於該處理器之現行的P狀態。如果並非如此，則不執行該處理器的P狀態改變。然而，如果該被注入之P狀態界限小於該現行的P狀態，則該處理器在步驟(304)中啟動將處理器的P狀態改變為該被注入之新的P狀態。在此種方式下，繞過了基於作業系統的改變P狀態之機制。
在一個實施例中，處理器的P狀態界限對作業系統是完全透通的(transparent)。例如，如果作業系統要求改變為3的P狀態，則該處理器只須確認並向該作業系統回報：P狀態已被改變為3的狀態，縱然該處理器的P狀態可能已實際被限制為不同的值也是如此回報。在該實施例中，該作業系統持續有指示該處理器目前正在P狀態3下工作之資訊。如果作業系統要求改變為超過現行界限的之P狀態，則該處理器可回報已執行該改變，但實際上絲毫不改變P狀態。在其他實施例中，可將與P狀態改變有關的準確資訊提供給作業系統。
現在請參閱第4圖，圖中示出基於作業系統的改變P狀態機制與基於處理器的改變P狀態機制間之相互影響的方法之一個實施例。在所示之例子，作業系統可在步驟(400)中要求或以其他方式啟動P狀態改變。在決定步驟(402)中，如果決定該被要求之P狀態並不大於現行的P狀態界限，則可在步驟(404)中將該處理器改變為被要求之P狀態。如果在決定步驟(402)中決定該被要求之P狀態大於該界限P狀態，則將該處理器的P狀態改變為該界限P狀態，而不是改變為被要求之P狀態。在步驟(408)中，一較高之P狀態界限可以前文所述之方式被注入。當該作業系統要求的先前P狀態高於現行的界限P狀態時，該處理器被移到該被注入之新的P狀態界限及先前被要求之P狀態中之較低的P狀態。許多此類的情況也是可行的且被本發明考慮到。
現在請參閱第5圖，圖中示出在系統中使用前文所述之方法及機制的方法之一個實施例。如前文所述，機殼的一部分中之監視組件可能不知道該機殼的其他部分中之狀況。因此，當機殼的一部分中之處理器的狀況發生問題時，該機殼的另一部分中之處理器可能不知道有任何此種問題。因此，處理器可能持續在全效能及功率下工作，因而產生了大量的熱，而另一處理器則正在高於所需的熱狀況下工作。使用前文所述之方法時，可回應機殼內的其他位置上之狀況，而改變該機殼的各部分中之處理器效能。
在第5圖中，可在決定步驟(500)中決定是否在機殼的一部分中偵測到狀況。例如，刀鋒伺服器上的控制器(諸如第1圖所示之控制器(150))可能偵測到熱狀況正到達無法被接受的程度。回應時，可降低該刀鋒伺服器上的處理器效能。於此同時，同機殼內之其他位置上的刀鋒伺服器之感測器/監視器可能並未偵測到任何熱問題。因此，該刀鋒伺服器上之處理器可能持續在全效能下工作，因而可能在該機殼內產生了額外的熱。
回應該第一刀鋒伺服器上被偵測到的熱狀況，可在步驟(502)中將該狀況回報到服務處理器及(或)管理者控制台。該服務處理器可提供警示，然後管理者可人工地或軟體自動地按照該警示而行動。於回應時，該服務處理器在步驟(504)中可產生命令，並將該等命令發出到該機殼中之一個或多個裝置。例如，該服務處理器可回應該機殼的第一部分中之被回報的熱狀況，而將一個或多個命令傳送到回報該狀況的刀鋒伺服器以外的一個或多個刀鋒伺服器。這些其他的刀鋒伺服器可能被設置在該機殼中之與回報狀況的刀鋒伺服器所在部分不同之部分。該一個或多個命令可包括P狀態界限命令，用以使該一個或多個其他刀鋒伺服器上的處理器將P狀態限制於較低值。亦可將類似的命令傳送到回報狀況的刀鋒伺服器。在此種方式下，可改變立即受到該熱狀況影響的處理器以外的各處理器之P狀態。因此，可維持整個機殼來看的更完整之觀點，且對各種狀況相應地作出回應。
第6圖示出可採用前文所述的方法及機制的電腦系統(10)之一個實施例。電腦系統(10)包含複數個處理節點(12A)、(12B)、(12C)、及(12D)。每一處理節點係經由各別的記憶體控制器(16A－16D)而被耦合到各別的記憶體(14A－14D)。此外,每一處理節點(12A－12D)包含用來與該等處理節點(12A－12D)中之其他處理節點通訊的介面邏輯(18A－18D)。例如,處理節點(12A)包含用來與處理節點(12B)及(12C)通訊的介面邏輯(18A)。同樣地,處理節點(12B)包含用來與處理節點(12A)及(12D)通訊的介面邏輯(18B)，其他依此類推。在第6圖所示之實施例中，所示之處理節點(12D)被耦合而經由介面邏輯(18D)與輸入/輸出(I/O)裝置(20A)通訊，且I/O裝置(20A)又被耦合到第二I/O裝置(20B)。其他的處理節點可以類似之方式與其他的I/O裝置通訊。或者，處理節點可與被耦合到I/O匯流排之I/O橋接器通訊。
電腦系統(10)可實施基於封包的鏈路(packet－based link),以便進行處理節點間之通訊。在所示實施例中,係將該鏈路實施為一些組的單向線路(unidirectional line)(線路(24A)被用來將封包自處理節點(12A)傳輸到處理節點(12B),且線路(24B)被用來將封包自處理節點(12B)傳輸到處理節點(12A))。其他組的線路(24C－24H)被用來在第6圖所示的其他處理節點之間傳輸封包。可以一種快取記憶體一致之方式操作該鏈路,以便進行各處理節點間之通訊,或者以一種作為I/O裝置(20A－20B)(以及視需要的額外I/O裝置)間之鍊環結構(daisy－chain structure)的非一致之方式操作該鏈路。請注意，將要自處理節點傳輸到另一處理節點的封包可通過一個或多個中間節點。例如,如第6圖所示,由處理節點(12A)傳輸到處理節點(12D)的封包可通過處理節點(12B)或處理節點(12C)。可使用任何適當的路由演算法。電腦系統(10)的其他實施例可包含比第6圖所示實施例多或少的處理節點。此外，每一處理節點係經由點對點網路而被耦合到每一其他處理節點。
如將於下文中進一步說明的，除了所示之記憶體控制器及介面邏輯之外，每一處理節點(12A－12D)尚可包含一個或多個處理器及相關聯的快取記憶體。廣義而言,處理節點包含至少一個處理器,且或可視需要而包含用來與記憶體及其他的邏輯通訊之記憶體控制器。請注意，術語“處理節點”及“處理器節點”在本說明書中可被互換使用。
記憶體(14A－14D)可包含任何適用的記憶體裝置。例如,記憶體(14A－14D)可包含一個或多個RAMBUS DRAM(RDRAM)、同步DRAM(SDRAM)、動態隨機存取記憶體(DRAM)、及靜態機存取記憶體等的記憶體裝置。電腦系統(10)的位址空間係分佈在記憶體(14A－14D)之間。每一處理節點(12A－12D)可包含記憶體對映表,用以決定記憶體(14A－14D)對映到哪些位址,並因而決定應將對特定位址的記憶體要求傳送到哪一處理節點(12A－12D)。在本說明書中，可將與特定記憶體位址相關聯的特定處理節點稱為該位址的宿主節點(home node)。在一個實施例中,電腦系統(10)內的位址之一致性點(coherency point)是被耦合到用來儲存與該位址對應的位元組的記憶體之記憶體控制器(16A－16D)。記憶體控制器(16A－16D)可包含作為記憶體(14A－14D)的介面之控制電路。此外,記憶體控制器(16A－16D)可包含用來使各記憶體要求排隊等候的一些要求佇列。
一般而言，介面邏輯(18A－18D)可包含一些緩衝器,用以自該鏈路接收封包,並緩衝儲存將要在該鏈路上傳輸的封包。電腦系統(10)可採用用來可靠地傳輸封包的任何適當之鏈路層級之封包流控制機制。可視需要而使用各種特定的基於封包之訊息傳送機制以提供電腦系統(10)的各處理節點(12A－12D)間之通訊。
I/O裝置(20A－20B)是任何所需周邊裝置之例示。例如,I/O裝置(20A－20B)可包含網路介面卡、視訊加速器、音效卡、硬碟機或軟碟機或其控制器、小型電腦系統介面(Small Computer System Interface；簡稱SCSI)轉接器、電話介面卡、數據機、聲卡、以及諸如GPIB或現場匯流排介面卡等的各種資料擷取介面卡。
熟悉此項技術者一旦完全了解前文中之揭示，將可易於作出許多變化及修改。例如，雖然前文中之說明係參照電源或熱狀況，但是基於任何所需原因而使用P狀態界限。例如，可改變P狀態界限，以便將更多的處理電源提供給目前有高電源使用率之一系統。於此同時，可改變P狀態界限，以便減少目前有低電源使用率的系統之處理電源。許多此類情況也是可行的且被本發明考慮到。最後的申請專利範圍將被詮釋為包含所有此類變化及修改。
10．．．電腦系統
12A－D．．．處理節點
14A－D．．．記憶體
16A－D．．．記憶體控制器
18A－D．．．介面邏輯
20A－B．．．輸入/輸出裝置
24A－H．．．線路
100．．．系統
110．．．機殼
120、120A－120D．．．處理器電路板
122A．．．連接器
130．．．中央處理單元
132．．．服務處理器
140．．．記憶體
142．．．互連結構
150．．．管理控制器
152、154．．．匯流排
170、172．．．感測器
180、182．．．暫存器
200、202、204、206、208．．．步驟
300、302、304．．．步驟
400、402、404、406、408、410．．．步驟
500、502、504、506．．．步驟
若參閱前文中之實施方式，並配合各附圖，將可易於了解本發明之其他目的及優點，在該等附圖中：第1圖是運算系統的一個實施例之方塊圖。
第2圖示出用來管理處理器效能狀態之一個實施例。
第3圖示出用來將效能狀態界限注入處理器的方法之一個實施例。
第4圖示出用來管理系統中之處理器效能狀態的方法之一個實施例。
第5圖示出用來管理系統中之處理器效能狀態的方法之一個實施例。
第6圖是運算系統的一個實施例之方塊圖。
雖然易於對本發明作出各種修改及替代形式,但是已以圖式舉例之方式示出本發明的一些特定實施例,且本說明書已詳細說明了這些特定實施例。然而,當了解,本發明的該等圖式及詳細說明之用意並非將本發明限於所揭示的特定形式,相反地,本發明將涵蓋在最後申請專利範圍所界定的本發明精神及範圍內的所有修改、等效、及替代方式。
200、202、204、206、208．．．步驟

Claims (17)

  1. 一種用於管理處理器效能之方法，該方法包括：儲存用來指示最大處理器效能狀態之值；偵測對轉變到第一處理器效能狀態之要求；回應該第一處理器效能狀態小於或等於該最大處理器效能狀態之決定，而將該處理器轉變到該第一處理器效能狀態；回應該第一處理器效能狀態大於該最大處理器效能狀態之決定，而將該處理器轉變到該最大處理器效能狀態；以及回應該第一處理器效能狀態大於該最大處理器效能狀態之決定，而將該處理器已轉變到該第一處理器效能狀態之訊息回報到作業系統。
  2. 如申請專利範圍第1項之方法，其中，儲存該值係回應被偵測到的工作環境狀況。
  3. 如申請專利範圍第2項之方法，其中，該狀況包括熱狀況(thermal condition)。
  4. 如申請專利範圍第2項之方法，進一步包括：偵測機殼的第一部分中之該工作環境狀況；將該工作環境狀況回報到遠端服務處理器；將命令自該服務處理器傳送到該機殼的第二部分；以及回應接收到該命令，而儲存該值。
  5. 如申請專利範圍第4項之方法，其中，在該機殼的該 第二部分中並未偵測到該工作環境狀況。
  6. 如申請專利範圍第1項之方法，其中，用來指示處理器效能狀態之該值被儲存在該處理器的可自外部存取之暫存器中。
  7. 一種用於管理處理器效能之系統，該系統包括：機殼，該機殼包括包含處理器之第一處理電路板、以及包含處理器之第二處理電路板；以及經由互連結構而被耦合到該機殼之服務處理器；其中，該第二處理電路板係組構成：儲存用來指示最大處理器效能狀態之值；偵測對轉變到第一處理器效能狀態之要求；回應該第一處理器效能狀態小於或等於該最大處理器效能狀態之決定，而將該第二處理電路板中之該處理器轉變到該第一處理器效能狀態；回應該第一處理器效能狀態大於該最大處理器效能狀態之決定，而將該第二處理電路板中之該處理器轉變到該最大處理器效能狀態；以及回應該第一處理器效能狀態大於該最大處理器效能狀態之決定，而將該處理器已轉變到該第一處理器效能狀態之訊息回報到作業系統。
  8. 如申請專利範圍第7項之系統，其中，被儲存在該第二處理電路板之該值係回應被偵測到的工作環境狀況。
  9. 如申請專利範圍第8項之系統，其中，該狀況包括熱狀況。
  10. 如申請專利範圍第8項之系統，其中，該工作環境狀況由該第一處理電路板偵測，且回報到該服務處理器，以及其中，該服務處理器回應該回報之狀況，而將命令傳送到該第二處理電路板，該第二處理電路板係組構成回應接收到該命令而儲存該值。
  11. 如申請專利範圍第10項之系統，其中，在該機殼的該第二處理電路板中並未偵測到該工作環境狀況。
  12. 如申請專利範圍第7項之系統，其中，用來指示處理器效能狀態之該值被儲存在該第二電路板上的該處理器的可自外部存取之暫存器中。
  13. 一種用於管理處理器效能之系統，該系統包括：控制器，該控制器係組構成監視工作環境狀況；以及包括可自外部存取的暫存器之處理器，其中，該處理器係組構成：偵測對轉變到第一處理器效能狀態之要求；存取該暫存器，以便決定最大處理器效能狀態；回應該第一處理器效能狀態小於或等於該最大處理器效能狀態之決定，而將該處理器轉變到該第一處理器效能狀態；以及回應該第一處理器效能狀態大於該最大處理器效能狀態之決定，而將該處理器轉變到該最大處理器效能狀態；以及回應該第一處理器效能狀態大於該最大處理器效 能狀態之決定，而將該處理器已轉變到該第一處理器效能狀態之訊息回報到作業系統。
  14. 如申請專利範圍第13項之系統，其中，該控制器係組構成：回應被偵測到的工作環境狀況，而儲存用來指示該最大處理器效能狀態之值。
  15. 如申請專利範圍第14項之系統，其中，該狀況包括熱狀況。
  16. 如申請專利範圍第13項之系統，其中，該工作環境狀況由該處理器及控制器外部之裝置偵測，且其中，該控制器係組構成：回應自服務處理器接收的命令，而儲存用來指示該最大處理器效能狀態之值。
  17. 如申請專利範圍第13項之系統，其中，該控制器包括基板管理控制器。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8712597B2 (en) * 2007-06-11 2014-04-29 Hewlett-Packard Development Company, L.P. Method of optimizing air mover performance characteristics to minimize temperature variations in a computing system enclosure
US8001402B2 (en) * 2007-12-05 2011-08-16 International Business Machines Corporation Method for power capping with co-operative dynamic voltage and frequency scaling via shared p-state table
US8103884B2 (en) * 2008-06-25 2012-01-24 International Business Machines Corporation Managing power consumption of a computer
US8458498B2 (en) * 2008-12-23 2013-06-04 Intel Corporation Method and apparatus of power management of processor
GB201019265D0 (en) 2010-11-15 2010-12-29 Empress Internat Ltd Fluorescent tube converter and protection circuit
US8707063B2 (en) * 2010-12-21 2014-04-22 Advanced Micro Devices, Inc. Hardware assisted performance state management based on processor state changes
WO2013077891A1 (en) * 2011-11-22 2013-05-30 Intel Corporation Collaborative processor and system performance and power management
US8719607B2 (en) * 2011-12-01 2014-05-06 International Business Machines Corporation Advanced Pstate structure with frequency computation
US10025686B2 (en) * 2012-10-30 2018-07-17 Intel Corporation Generating and communicating platform event digests from a processor of a system
US9218044B2 (en) * 2012-11-27 2015-12-22 International Business Machines Corporation Computing system frequency target monitor
US9323300B2 (en) * 2012-11-27 2016-04-26 International Business Machines Corporation Computing system voltage control
US20160187958A1 (en) * 2014-12-24 2016-06-30 Intel Corporation Techniques for managing power and performance for a networking device
US10359833B2 (en) * 2016-06-20 2019-07-23 Qualcomm Incorporated Active-core-based performance boost
US10462059B2 (en) 2016-10-19 2019-10-29 Intel Corporation Hash table entries insertion method and apparatus using virtual buckets
US10402205B2 (en) * 2017-03-02 2019-09-03 Quanta Computer Inc. System and method for dynamically optimizing hardware frequency for booting

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030110423A1 (en) * 2001-12-11 2003-06-12 Advanced Micro Devices, Inc. Variable maximum die temperature based on performance state
EP1390835B1 (en) * 2001-03-08 2005-08-03 Advanced Micro Devices, Inc. Microprocessor employing a performance throttling mechanism for power management
US6976182B1 (en) * 2002-02-01 2005-12-13 Advanced Micro Devices, Inc. Apparatus and method for decreasing power consumption in an integrated circuit
TWI255976B (en) * 2002-02-27 2006-06-01 Advanced Micro Devices Inc Linear current ramp

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4191942A (en) 1978-06-08 1980-03-04 National Semiconductor Corporation Single slope A/D converter with sample and hold
US4284906A (en) 1979-10-03 1981-08-18 The United States Of America As Represented By The Secretary Of The Navy Constant amplitude variable frequency synchronized linear ramp generator
US4855622A (en) 1987-12-18 1989-08-08 North American Philips Corporation, Signetics Division TTL compatible switching circuit having controlled ramp output
JPH07319574A (ja) * 1994-05-24 1995-12-08 Nippon Telegr & Teleph Corp <Ntt> 温度異常時の装置保護方法及び回路
US5719800A (en) 1995-06-30 1998-02-17 Intel Corporation Performance throttling to reduce IC power consumption
US5825218A (en) 1996-10-24 1998-10-20 Stmicroelectronics, Inc. Driver circuit including slew rate control system with improved voltage ramp generator
US6385735B1 (en) * 1997-12-15 2002-05-07 Intel Corporation Method and apparatus for limiting processor clock frequency
US6233531B1 (en) 1997-12-19 2001-05-15 Advanced Micro Devices, Inc. Apparatus and method for monitoring the performance of a microprocessor
US6043692A (en) 1998-07-13 2000-03-28 Xilinx, Inc. Circuit and method for generating clock signals with an incrementally reduced effective frequency
US6941480B1 (en) 2000-09-30 2005-09-06 Intel Corporation Method and apparatus for transitioning a processor state from a first performance mode to a second performance mode
US7058824B2 (en) * 2001-06-15 2006-06-06 Microsoft Corporation Method and system for using idle threads to adaptively throttle a computer
US6624681B1 (en) 2001-07-30 2003-09-23 Advanced Micro Devices, Inc. Circuit and method for stopping a clock tree while maintaining PLL lock
US6934864B2 (en) * 2002-01-11 2005-08-23 International Business Machines Corporation System and method for co-operative thermal management of electronic devices within a common housing
US6983386B2 (en) 2002-08-12 2006-01-03 Hewlett-Packard Development Company, L.P. Voltage management of blades in a bladed architecture system based on thermal and power budget allocation
US7089459B2 (en) 2002-09-30 2006-08-08 Intel Corporation Limit interface for performance management
US7051215B2 (en) * 2003-06-13 2006-05-23 Intel Corporation Power management for clustered computing platforms
JP2005202506A (ja) * 2004-01-13 2005-07-28 Hitachi Ltd ブレードサーバにおける電力管理システム
JP3811166B2 (ja) * 2004-05-31 2006-08-16 株式会社東芝 電子機器
US7418608B2 (en) 2004-06-17 2008-08-26 Intel Corporation Method and an apparatus for managing power consumption of a server
JP3914230B2 (ja) * 2004-11-04 2007-05-16 株式会社東芝 プロセッサシステム及びその制御方法
JP2007102313A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 制御装置およびマルチプロセッサ制御方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1390835B1 (en) * 2001-03-08 2005-08-03 Advanced Micro Devices, Inc. Microprocessor employing a performance throttling mechanism for power management
US20030110423A1 (en) * 2001-12-11 2003-06-12 Advanced Micro Devices, Inc. Variable maximum die temperature based on performance state
US6976182B1 (en) * 2002-02-01 2005-12-13 Advanced Micro Devices, Inc. Apparatus and method for decreasing power consumption in an integrated circuit
TWI255976B (en) * 2002-02-27 2006-06-01 Advanced Micro Devices Inc Linear current ramp

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