TWI830573B - 基板管理控制裝置及其控制方法 - Google Patents

Abstract

一種基板管理控制裝置，基板管理控制裝置包括輸入輸出裝置以及基板管理控制器。輸入輸出裝置包括感測裝置。感測裝置耦接多個輸入腳位及多個輸出腳位以分別感測及寫入目標資料。基板管理控制器包括儲存裝置以及主要處理器。儲存裝置配置為預先存放所述目標資料。主要處理器耦接儲存裝置，並依據預定週期讀取儲存裝置中的目標資料。其中，基板管理控制器與輸入輸出裝置分別位於相異的電路載板上。

Description

基板管理控制裝置及其控制方法

本發明是有關於一種基板管理控制裝置及其控制方法。

為了提升數位時代的生產力，計算能力為推動各行業數位化轉型的首要之務。與此同時，資料平台逐漸邁向多元，這些資料平台在記憶體、儲存裝置、加速器以及安全管理裝置的設計需求日益增長。

然而，中央處理器（CPU）和安全管理晶片的發展規範通常相互制約，進而影響了資料平台的性能。因此，以標準化模組的設計方式，兼容不同平台的安全管理需求，成為資料中心的重要發展趨勢。在此背景之下，開放運算計畫（Open Compute Project，簡稱OCP）提出了DC-SCM（Data Center-ready Secure Control Module）的伺服器及硬體管理專案。此專案為資料中心安全管理單元模組化的通用規格，並且實現了計算單元和安全管理單元的互相解耦（decouple）：將關鍵的三個管理、安全和控制功能從原本的主機板(mother board)分離出來，並轉移到體積較小的轉移到一個標準尺寸模組（CFM）中，並且可以透過匯流排等連線與主機板相連。該標準尺寸模組在管理功能上包含原先在主機板上的基板管理控制器（baseboard management controller，BMC）和低電壓差分信號通道協定和介面（low-voltage differential signaling tunneling protocol & interface，LTPI），該標準尺寸模組在安全功能上則包括了信賴平台模組（trusted platform module，TPM）、硬體可信任根（root of trust，RoT）等。

此外，DC-SCM架構也定義了與主機平台模組偕同操作的輸入/輸出模組。換言之，在DC-SCM的架構下，主機板上只剩下基本的CPU、高速記憶體和輸入輸出連接腳位（pins），其他所有元件均位於模組化的管理控制板上。通過安全管理單元的模組化，可以降低主機板的設計難度，節省設計和驗證時間，並可支援在設計過程當中採用成本較低的板材，從而降低整機成本。同時，DC-SCM架構讓BMC和ROT的發展週期與CPU的發展週期互相解耦，加速安全管理芯片和CPU的發展，並實現跨平台兼容。除此之外，DC-SCM規範加入了對新技術和管理介面的設計，如多節點服務器設計，加入了例如高速週邊元件交互連接裝置(peripheral component interconnect express，PCIe）、通用序列資料匯流排（universal serial bus 3.0，USB 3.0）和改善的內部整合電路匯流排(improved inter integrated circuit，I3C)介面等，因而可大幅提升資料中心平台的延展性和使用年限。

然而，在新一代伺服器的DC-SCM規範下，基板管理控制器（BMC）已不位於主機板或主機平台模組（host platform module，HPM）上，而與資料存放所在位址互相分離。因此，基板管理控制器（BMC）在存取資料的過程當中，需要藉由基板管理控制器與主機平台模組之間的多個管理介面進行通道通訊。例如：以內部整合電路匯流排(inter integrated circuit，I2C)、系統管理匯流排（System Management Bus，SMBus）（應用於輕量級的通訊，例如：溫度、電壓、電流或風扇感測器的管理資訊）、通用非同步收發傳輸器（universal asynchronous receiver/transmitter，UART）（用於將資料通過串列通訊進行傳輸）或是資料自訂協定（data-custom channel）作為資料傳輸通道，並通過連接線或匯流排進行序列通訊（serial communication）（即，在電腦匯流排或其他類似的資料通道上，每次傳輸一個位元資料，並連續進行以上過程的通訊方式）以及並列通訊（parallel communication）（即，在序列埠上通過一次同時傳輸若干位元資料的方式進行通訊）來傳送資料存取的請求。由於資料傳輸過程中所經過的序列傳輸及並列傳輸的通訊路徑較長，造成位於BMC上的CPU具有相對較長的CPU讀取延時（CPU read latency）。更重要的是，由於BMC本身的功能取向，BMC上的CPU必須週期性的監測或存取位於主機平台模組上的目標資料，繼而大幅影響CPU的效能及功耗。另一方面，由於並列傳輸會一次性傳輸多個位元，容易因為傳輸線路的影響，而產生干擾導致資料發生錯誤。

因此，在DC-SCM規範下，如何解決BMC與主機平台模組之間的CPU讀取延時，並減少串/並列傳輸路徑以達到資料傳輸的穩定並且提升CPU讀取速度，以能夠在分散式的硬體系統架構下更高效率地管理BMC與主機平台模組之間的資料傳輸就成為重要的議題。

本發明提供一種基板管理控制裝置及其控制方法，以減少BMC與主機平台模組之間的CPU讀取延時。

根據本公開的一些實施例，提供一種基板管理控制裝置。基板管理控制裝置包括輸入輸出裝置以及基板管理控制器。輸入輸出裝置包括感測裝置。感測裝置耦接多個輸入腳位及多個輸出腳位以分別感測及寫入目標資料。基板管理控制器包括儲存裝置以及主要處理器。儲存裝置配置為預先存放所述目標資料。主要處理器耦接儲存裝置，並依據預定週期讀取儲存裝置中的目標資料。其中，基板管理控制器與輸入輸出裝置分別位於相異的電路載板上。

根據本公開的一些實施例，提供一種基板管理控制方法。基板管理控制方法包括：藉由基板管理控制器的輸入輸出處理器發出讀取請求以讀取所要感測的目標、藉由輸入輸出裝置的感測裝置感測目標並獲得目標資料、將目標資料在不經由基板管理控制器的主要處理器控制的離線狀態下預先存放於一儲存裝置中、藉由主要處理器依據預定週期讀取儲存裝置中的目標資料；以及藉由判斷裝置接收主要處理器所讀取到的目標資料，並判斷目標資料是否違反預先設定的閾值範圍，若有違反預先設定的閾值範圍則發出提示訊號。其中，基板管理控制器與輸入輸出裝置分別位於相異的電路載板上。

基於上述，本發明提供一種基板管理控制裝置及其控制方法，可以有效減少BMC與主機平台模組之間的CPU讀取延時，並減少串/並列傳輸路徑以達到資料傳輸的穩定並且有效提升CPU的讀取效能，而能夠在分散式的硬體系統架構下更高效率地管理BMC與主機平台模組之間的資料傳輸。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本發明概念的特徵和實現所述特徵的方法可通過參考實施例的以下詳細描述和隨附圖式更容易地加以理解。下文中，將參考隨附圖式更詳細地描述實施例，在所述隨附圖式中，相同參考標號通篇指代相同元件。然而，本發明可以各種不同形式體現，且不應理解為受限於僅本文中說明的實施例。相反，將這些實施例作為實例來提供以使得本揭露將透徹且完整，且將向本領域的技術人員充分地傳達本發明的各方面和特徵。因此，可能並不描述對於本領域普通技術人員對本發明的方面和特徵的完整理解非必要的工藝、元件以及技術。除非另外指出，否則相同參考標號貫穿隨附圖式和書面描述表示相同元件，且因此將不重複其描述。在圖式中，為清楚起見，可能放大元件、層以及區域的相對大小。

在以下描述中，出於解釋的目的，闡述許多特定細節以提供對各種實施例的透徹理解。然而，顯而易知，可在沒有這些具體細節或有一或多種等效佈置的情況下實踐各種實施例。在其它情況下，以框圖的形式示出眾所周知的結構和裝置以便避免不必要地混淆各種實施例。

本文中使用的術語僅用於描述特定實施例的目的，且並不希望限制本發明。如本文中所使用，除非上下文另作明確指示，否則單數形式“一（a/an）”也意欲包含複數形式。將進一步理解，術語“包括（comprises/comprising）”、“具有（have/having）”、“包含（includes/including）”當在本說明書中使用時，表示所陳述特徵、整體、步驟、操作、元件和/或元件的存在，但不排除一或多個其它特徵、整體、步驟、操作、元件、元件和/或其群組的存在或增加。如本文中所使用，術語“和/或”包含相關聯的所列項中的一或多個的任何和所有組合。

如本文中所使用，術語“大體上”、“約”、“大致”以及類似術語用作近似的術語且不用作程度的術語，且意圖考慮將由本領域普通技術人員識別的測量值或計算值中的固有偏差。考慮到所討論的測量和與特定量的測量相關聯的誤差（即，測量系統的限制），如本文中所使用，“約”或“大致”包含所陳述值且意指在由本領域的普通技術人員確定的特定值的偏差的可接受範圍內。舉例來說，“約”可意味著在一或多個標準差內，或在所陳述值的± 30%、20%、10%、5%內。此外，當描述本發明的實施例時，使用“可”是指“本發明的一或多個實施例”。

當某一實施例可以不同方式實施時，特定處理次序可與所描述次序不同地執行。舉例來說，兩個連續描述的工藝可實質上同時執行或以與所描述次序相反的次序執行。

本文中所描述的根據本發明實施例的電子或電子裝置和/或任何其它相關裝置或元件可利用任一適合的硬體、韌體（例如專用積體電路）、軟體或軟體、韌體以及硬體的組合實施。舉例來說，這些裝置的各種元件可形成於一個積體電路（integrated circuit；IC）晶片上或在獨立IC晶片上。此外，這些裝置的各種元件可實施於柔性印刷電路膜、帶載封裝（tape carrier package；TCP）、印刷電路板（printed circuit board；PCB）上，或形成於一個基底上。此外，這些裝置的各種元件可以是在一或多個計算裝置中在一或多個處理器上運行、執行電腦程式指令以及與其它系統元件交互以用於執行本文中所描述的各種功能的進程或執行緒。電腦程式指令儲存於可使用例如隨機存取記憶體（random access memory ；RAM）的標準記憶體裝置在計算裝置中實施的記憶體中。電腦程式指令也可儲存在例如CD-ROM、快閃記憶體驅動器或類似物的其它非暫時性電腦可讀媒體中。此外，本領域的技術人員應認識到可將各種計算裝置的功能組合或集成到單個計算裝置中，或可將特定計算裝置的功能分佈於一或多個其它計算裝置上而不脫離本發明的示範性實施例的精神和範圍。

除非另外定義，否則本文中所使用的所有術語（包含技術和科學術語）具有本發明所屬領域的普通技術人員所通常理解的相同意義。將進一步理解，術語（例如常用詞典中所定義的那些術語）應解釋為具有與其在相關技術的上下文和/或本說明書中的含義一致的含義，且不應在理想化或過分形式化的意義上進行解釋，除非在本文中這樣明確地定義。

基板管理控制器（Board Management Controller，BMC）原本是一種在主機板上的核心控制元件，可用於管理和串接主機板上不同功能的模組和元件，使主機板上的元件經由BMC的管理能夠正常運作。在新一代伺服器的DC-SCM規範下，BMC雖然和主機板分離，但仍能藉由蒐集基板上的各別元件與串接硬體的運作資料偵測主機板上的元件是否有異常狀況發生。若偵測到異常狀況時，BMC將自動發出警示或提示訊息給使用者，使用者則依照BMC提供的資訊進行修復及問題排除。BMC的主要優點是無需實體連接到系統，即可允許系統使用者遠端執行各式不同的監控和管理工作，例如電力循環、安裝BIOS或韌體更新，並可用於監控風扇的速度和系統溫度。若硬體發生狀況（例如硬碟、風扇或電源供應器需要更換）或產生其他錯誤或故障，BMC便可以通過提示訊息或警告訊息通知使用者。因此，使用者不再需要與機架中的每個伺服器進行實體連接即可執行維護作業。在現代資料中心中，通常具有數百個機架和數千台伺服器，若沒有BMC將難以進行維護。因此，資料中心中使用的所有伺服器和其他設備（如交換器、儲存裝置、電源設備等）或者分散式系統大多具有BMC裝置。

圖1繪示本發明一實施例的基板管理控制裝置的示意圖。

請參照圖1，在本實施例中，基板管理控制裝置100包括輸入輸出裝置（或I/O expander）120以及基板管理控制器（或BMC）110。

在本實施例中，輸入輸出裝置120包括感測裝置122。感測裝置122耦接多個輸入腳位及多個輸出腳位以分別感測目標物並獲得感測資料S1、S2，並且可以透過輸入輸出裝置120將寫入資料S3寫入目標物。為了方便起見，感測資料S1、S2以及寫入資料S3在下文中可稱之為目標資料。在一些實施例中，目標資料S1、S2可包括風扇轉速資訊、系統電壓資訊、系統溫度資訊等，本實施例並不加以限制。目標資料S3可例如是脈波調變（pulse width modulation，PWM）資訊，本實施例並不加以限制。

在本實施例中，基板管理控制器110包括輸入輸出處理器（或I/O CPU）114以及儲存裝置116（或通用暫存器、記憶體暫存器）以及主要處理器（main CPU）112。儲存裝置116可配置為預先存放目標資料S1、S2。主要處理器112透過一本地匯流排LB1與儲存裝置116互相耦接，並依據一預定週期讀取儲存裝置116中的目標資料S1、S2。輸入輸出處理器114透過另一本地匯流排LB2與儲存裝置116互相耦接。基板管理控制器110與輸入輸出裝置120分別位於相異的電路載板上。換句話說，輸入輸出裝置120位於主機板上，而基板管理控制器110則並非位於主機板上（mother board）。因此，輸入輸出裝置120與基板管理控制器110兩者之間通過一全域匯流排GB進行序列通訊（serial communication）以及並列通訊（parallel communication）來傳送資料存取的請求。序列通訊為在電腦匯流排或其他類似的資料通道上，每次傳輸一個位元資料，並連續進行以上過程的通訊方式。而並列通訊則是在序列埠上通過一次同時傳輸多個位元資料的方式進行通訊。

在本實施例中，感測裝置122透過一本地匯流排LB3接收來自輸入輸出處理器114所發出的預先擷取（prefetch）的讀取請求，並且透過本地匯流排LB3並經過全域匯流排GB將感測到的目標物的目標資料S1、S2回傳至基板管理控制器110中的儲存裝置116進行預儲存。舉例來說，主要處理器112尚未使用或尚未讀取目標資料S1、S2前，輸入輸出處理器114可在工作之空檔（即，輸入輸出處理器114的閒置時間（idle time）），進行預先擷取（prefetch）的讀取請求，並且可提早將目標資料S1、S2預先儲存於距離主要處理器112相對近的儲存裝置當中，因此，當主要處理器112要進行目標資料S1、S2的讀取時，除了可在主要處理器112的讀取週期中減少讀取目標資料S1、S2的等待時間，並且可以有效減少主要處理器112透過全域匯流排GB進行序列及並列傳輸以讀取位於輸入輸出裝置120端的目標資料S1、S2的資料延時傳輸時間（latency）。

圖2繪示本發明另一實施例的基板管理控制裝置的示意圖。

請參照圖2，在本實施例中，基板管理控制裝置200包括輸入輸出裝置（或I/O expander）120以及基板管理控制器（或BMC）110。

在本實施例中，輸入輸出裝置120包括感測裝置122以及元件處理器（device CPU）124。感測裝置122耦接多個輸入腳位及多個輸出腳位以分別感測目標物並獲得感測資料S1、S2，並且可以透過輸入輸出裝置120將寫入資料S3寫入目標物。感測裝置122還透過一本地匯流排LB2與元件處理器124互相耦接。在一些實施例中，目標資料S1、S2可包括風扇轉速資訊、系統電壓資訊、系統溫度資訊等，本實施例並不加以限制。目標資料S3可例如是脈波調變（pulse width modulation，PWM）資訊，本實施例並不加以限制。

在本實施例中，基板管理控制器110包括主要處理器（main CPU）112以及儲存裝置116（或通用暫存器、記憶體暫存器）。儲存裝置116可配置為預先存放目標資料S1、S2。主要處理器112透過一本地匯流排LB1與儲存裝置116互相耦接，並依據一預定週期讀取儲存裝置116中的目標資料S1、S2。儲存裝置116透過一全域匯流排GB與輸入輸出裝置120的元件處理器124互相耦接。在本實施例中，基板管理控制器110與輸入輸出裝置120分別位於相異的電路載板上。在一些實施例中，基板管理控制器110與輸入輸出裝置120分別位於各自獨立的分散式系統上。

在本實施例中，感測裝置122透過一本地匯流排LB2接收來自元件處理器124週期性地發出的預先擷取（prefetch）的讀取請求，並且透過本地匯流排LB2將所感測到的目標物的目標資料回傳至元件處理器124，元件處理器124經過全域匯流排GB將該些目標資料回傳至基板管理控制器110中的儲存裝置116中進行預儲存。舉例來說，元件處理器124可在主要處理器112尚未使用或尚未讀取目標資料S1、S2時，進行預先擷取（prefetch）的讀取請求，並且可提早將目標資料S1、S2透過全域匯流排GB預先儲存於距離主要處理器112相對近的儲存裝置116當中，因此，當主要處理器112要進行目標資料S1、S2的讀取時，除了可在主要處理器112的讀取週期中減少讀取目標資料S1、S2的等待時間，並且可以有效減少主要處理器112透過全域匯流排GB進行序列（或並列）傳輸以讀取位於輸入輸出裝置120端的目標資料的資料延時傳輸時間（latency）。特別注意的是，元件處理器124會週期性的發出預先擷取（prefetch）的讀取請求，使得儲存裝置116中的目標資料S1、S2可以在一段預定的周期內進行目標資料S1、S2的更新，以確保主要處理器112可以讀取最新的目標資料S1、S2。

圖3繪示本發明另一實施例的基板管理控制裝置的示意圖。

請參照圖3，在本實施例中，基板管理控制裝置300包括輸入輸出裝置（或I/O expander）120以及基板管理控制器（或BMC）110。

在本實施例中，輸入輸出裝置120包括感測裝置122。感測裝置122耦接多個輸入腳位及多個輸出腳位以分別感測目標物並獲得感測資料S1、S2，並且可以透過輸入輸出裝置120將寫入資料S3寫入目標物。在一些實施例中，目標資料S1、S2可包括風扇轉速資訊、系統電壓資訊、系統溫度資訊等，本實施例並不加以限制。目標資料S3可例如是脈波調變（pulse width modulation，PWM）資訊，本實施例並不加以限制。

在本實施例中，基板管理控制器110包括輸入輸出處理器（或I/O CPU）114、儲存裝置116（或通用暫存器、記憶體暫存器116）、判斷裝置118以及主要處理器112。儲存裝置116可配置為預先存放目標資料S1、S2。主要處理器112透過一本地匯流排LB1與儲存裝置116和判斷裝置118互相耦接，並依據一預定週期讀取儲存裝置116中的目標資料S1、S2。輸入輸出處理器114透過另一本地匯流排LB2與儲存裝置116互相耦接。基板管理控制器110與輸入輸出裝置120分別位於相異的電路載板上。換句話說，輸入輸出裝置120位於主機板上，而基板管理控制器110則並非位於主機板上。

在本實施例中，感測裝置122透過一本地匯流排LB3接收來自輸入輸出處理器114所發出的預先擷取（prefetch）的讀取請求，並且透過本地匯流排LB3並經過全域匯流排GB將感測到的目標物的目標資料S1、S2回傳至基板管理控制器110中的儲存裝置116進行預儲存。在某些實施例中，輸入輸出處理器114不僅僅負責目標資料的讀取，還需要負責控制其他介面的通道傳輸，例如：內部整合電路匯流排（Inter-Integrated Circuit Bus，I²C Bus）、通用非同步收發傳輸器（Universal Asynchronous Receiver/Transmitter，UART）、通用輸入/輸出(General-purpose input/output, GPIO)等。因此，有別於週期性地發出預先擷取（prefetch）的讀取請求，在主要處理器112尚未使用或尚未讀取目標資料S1、S2前，輸入輸出處理器114可在工作之空檔，進行預先擷取（prefetch）的讀取請求，並且可提早將目標資料S1、S2預先儲存於距離主要處理器112相對近的儲存裝置116當中，因此，當主要處理器112進行目標資料S1、S2的讀取時，除了可在主要處理器112的讀取週期中減少讀取目標資料S1、S2的等待時間，並且可以有效減少主要處理器112透過全域匯流排GB進行序列及並列傳輸以讀取位於輸入輸出裝置120端的目標資料S1、S2的資料延時傳輸時間（latency）。

在本實施例中，儲存裝置116儲存感測裝置122所傳送的目標資料S1、S2，並根據該目標資料S1、S2建立查詢表（或者look-up table）（請參考下文圖9）。查詢表中紀錄了預定時間點所感測到的不同模式的目標資料值以供主要處理器112進行查詢。舉例來說，查詢表中包括了感測器1號在第一時間點的電壓數值、感測器1號在第二時間點的電壓數值、感測器2號在第一時間點的電壓數值、感測器2號在第二時間點的電壓數值、感測器1號在第一時間點的溫度數值、感測器1號在第二時間點的溫度數值、感測器2號在第一時間點的溫度數值、感測器2號在第二時間點的溫度數值、感測器1號在第一時間點的風扇轉速數值、感測器1號在第二時間點的風扇轉速數值、感測器2號在第一時間點的風扇轉速數值、感測器2號在第二時間點的風扇轉速數值，但本發明並不限於此。

在本實施例中，主要處理器112將自查詢表中所查詢到的目標資料S1、S2傳至判斷裝置118。判斷裝置118內建有針對不同的感測目標物所具有的對應的預定閾值範圍，當接收到主要處理器112自查詢表中所查詢到的目標資料S1、S2後會進行判斷，以確定該目標資料S1、S2是否符合對應的預定閾值範圍，若超出預定閾值範圍，則會向上級（網管人員或使用者）自動發出提示訊號ALM，因此使用者可依照判斷裝置118所提供的資訊進行遠端診斷及將感測目標所導致的問題或異常狀況即時排除，使主機板上的元件透過基板管理控制器110的管理能夠繼續運作。

圖4繪示本發明另一實施例的基板管理控制裝置的示意圖。

請參照圖4，在本實施例中，基板管理控制裝置400包括輸入輸出裝置（或I/O expander）120以及基板管理控制器（或BMC）110。

在本實施例中，輸入輸出裝置120包括感測裝置122以及元件處理器124。感測裝置122耦接多個輸入腳位及多個輸出腳位以分別感測目標物並獲得感測資料S1、S2，並且可以透過輸入輸出裝置120將寫入資料S3寫入目標物。感測裝置122還透過一本地匯流排LB2與元件處理器124互相耦接。在一些實施例中，目標資料S1、S2可包括風扇轉速資訊、系統電壓資訊、系統溫度資訊等，本實施例並不加以限制。目標資料S3可例如是脈波調變（pulse width modulation，PWM）資訊。

在本實施例中，基板管理控制器110包括主要處理器112儲存裝置116（或通用暫存器、記憶體暫存器）以及判斷裝置118。儲存裝置116可配置為預先存放目標資料S1、S2。主要處理器112透過一本地匯流排LB1與儲存裝置116和判斷裝置118互相耦接，並依據一預定週期讀取儲存裝置116中的目標資料S1、S2。儲存裝置116透過一全域匯流排GB與輸入輸出裝置120的元件處理器124互相耦接。在本實施例中，基板管理控制器110與輸入輸出裝置120分別位於相異的電路載板上。在一些實施例中，基板管理控制器110與輸入輸出裝置120分別位於各自獨立的分散式系統上。

在本實施例中，感測裝置122透過一本地匯流排LB2接收來自元件處理器124週期性地發出的預先擷取（prefetch）的讀取請求，並且透過本地匯流排LB2將所感測到的目標物的目標資料回傳至元件處理器124，元件處理器124經過全域匯流排GB將該些目標資料回傳至基板管理控制器110中的儲存裝置116中進行預儲存。舉例來說，元件處理器124可在主要處理器112尚未使用或尚未讀取（存取）目標資料S1、S2時，進行預先擷取（prefetch）的讀取請求，並且可提早將目標資料S1、S2透過全域匯流排GB預先儲存於距離主要處理器112相對近的儲存裝置116當中，因此，當主要處理器112要進行目標資料S1、S2的讀取時，除了可在主要處理器112的讀取週期中減少讀取目標資料S1、S2的等待時間，並且可以有效減少主要處理器112透過全域匯流排GB進行序列（或並列）傳輸以讀取位於輸入輸出裝置120端的目標資料的資料延時傳輸時間（latency）。特別注意的是，元件處理器124會週期性的發出預先擷取（prefetch）的讀取請求，使得儲存裝置116中的目標資料S1、S2可以在一段預定的周期內進行目標資料S1、S2的更新，以確保主要處理器112可以讀取最新的目標資料S1、S2。

在本實施例中，儲存裝置116儲存感測裝置122所傳送的目標資料S1、S2，並根據該目標資料S1、S2建立查詢表（請參考下文圖9）。查詢表中紀錄了預定時間點所感測到的不同模式的目標資料值以供主要處理器112進行查詢。舉例來說，查詢表中包括了感測器1號在第一時間點的電壓數值、感測器1號在第二時間點的電壓數值、感測器2號在第一時間點的電壓數值、感測器2號在第二時間點的電壓數值、感測器1號在第一時間點的溫度數值、感測器1號在第二時間點的溫度數值、感測器2號在第一時間點的溫度數值、感測器2號在第二時間點的溫度數值、感測器1號在第一時間點的風扇轉速數值、感測器1號在第二時間點的風扇轉速數值、感測器2號在第一時間點的風扇轉速數值、感測器2號在第二時間點的風扇轉速數值，但本發明並不限於此。

在本實施例中，主要處理器112將自查詢表中所查詢到的目標資料S1、S2透過本地匯流排LB1傳至判斷裝置118。判斷裝置118預先內建有針對不同的感測目標物所具有的對應的預定閾值範圍，當接收到主要處理器112自查詢表中所查詢到的目標資料S1、S2後會進行判斷，以確定該目標資料S1、S2是否符合對應的預定閾值範圍，若超出預定閾值範圍，則會向上級（網管人員或使用者）自動發出提示訊號ALM。舉例來說，感測裝置122利用類比數位轉換器（analog-to-digital converter，ADC）來監控系統的各項電壓。預設正常電壓範圍為3.3伏(V)(+/- 10%)，若判斷裝置118所接收到的目標電壓大於10%而超過3.6伏，即可視為大於閾值而違規，若所接收到的目標電壓小於閾值範圍10%，也就是低於3伏，即可視為小於閾值而違規。也就是說，超過閾值範圍以外的電壓都會透過判斷裝置118發出警告或提示訊號ALM。因此使用者可依照判斷裝置118所提供的資訊進行遠端診斷及將感測目標所導致的問題或異常狀況即時排除，使主機板上的元件透過基板管理控制器110的管理能夠繼續運作。

在一些實施例中，判斷裝置118可以使用主要處理器112的本次讀取週期所檢測到的數值與下一讀取周期所檢視的數值之間的差異(或進行差值計算)作為判斷的過程。當所讀取到的差值超過預定的差值範圍，則會透過判斷裝置118發出警告或提示訊號ALM。

圖5繪示本發明另一實施例的基板管理控制裝置的示意圖。

請參照圖5，在本實施例中，基板管理控制裝置500包括輸入輸出裝置（或I/O expander）120以及基板管理控制器（或BMC）110。

在本實施例中，輸入輸出裝置120包括感測裝置122、封包對主機（packet-to-host）模組140B以及低電壓差分信號通道協定介面（low-voltage differential signaling tunneling protocol & Interface，LTPI）130B。感測裝置122包括電壓感測模組150、脈波調變模組160以及溫度感測及風扇轉速模組170。電壓感測模組150耦接多個輸入腳位（例如，16個通道（channel））並接收來自感測目標的電壓感測資料S1。溫度感測模組和/或風扇轉速模組（tachometer）170耦接多個輸入腳位並接收來自感測目標的溫度感測資料或風扇轉速感測資料S2。舉例來說，溫度感測及風扇轉速模組170耦接16個通道（或腳位）表示其可以控制或讀取16個風扇的轉速。脈波調變模組160耦接多個輸出腳位以透過輸入輸出裝置120分別將對應的寫入資料S3寫入目標物。

在本實施例中，基板管理控制器110包括輸入輸出處理器（或I/O CPU）114、儲存裝置116（或通用暫存器、記憶體暫存器）、低電壓差分信號通道協定介面130A、主機對封包（host -to- packet）模組140A以及主要處理器112。儲存裝置116可配置為預先存放電壓感測資料S1、溫度感測資料及/或風扇轉速感測資料S2。主要處理器112透過一本地匯流排LB1與儲存裝置116互相耦接，並依據一預定週期讀取儲存裝置116中的電壓感測資料S1、溫度感測資料及/或風扇轉速感測資料S2。輸入輸出處理器114透過另一本地匯流排LB2與主機對封包模組140A互相耦接。基板管理控制器110與輸入輸出裝置120分別位於相異的電路載板上。換句話說，輸入輸出裝置120位於主機板上，而基板管理控制器110則並非位於主機板上。因此，輸入輸出裝置120與基板管理控制器110兩者之間通過一全域匯流排GB進行序列通訊及/或並列通訊來傳送資料存取的請求。

在本實施例中，封包對主機（packet-to-host）模組140B透過一本地匯流排LB3與感測裝置122及低電壓差分信號通道協定介面130B互相耦接。封包對主機模組140B在接收到輸入輸出處理器114所發出的讀取請求之後，可將由接收感測裝置122所傳來的多筆目標資料S1、S2形成封包傳送至低電壓差分信號通道協定介面130B，再藉由位於多個內含資料DATA的資料框(data frame) DF之間的全域匯流排GB傳回低電壓差分信號通道協定介面130A。低電壓差分信號通道協定介面130A再將封包資料傳送至主機對封包模組140A以將封包解析（unpacked）為原始感測資料（raw data），接著再傳輸至儲存裝置116進行目標資料的預儲存。其中，原始感測資料可例如是包括電壓感測資料S1、溫度感測資料及/或風扇轉速感測資料S2，本發明不加以限制。

在一些實施例中，LTPI介面130A、130B用於在主機平台模組（HPM）（或主機板）（例如，輸入輸出裝置120）和DC-SCM模組（例如，基板管理控制器110）之間傳輸各種低速訊號。且相較於通用輸入/輸出（general purpose input output，GPIO）介面提供更高的頻寬和更好的擴展性。LTPI介面不僅支持GPIO，還支持系統管理匯流排（system management bus，SMBus）、內部整合電路匯流排（I²C）和通用非同步收發傳輸器（universal asynchronous receiver/transmitter，UART）等低速序列介面的通道傳輸。在一些實施例中，LTPI介面130A、130B還可以通過額外的介面進行擴展，並為HPM可規劃邏輯元件(complex programmable logic device，CPLD)和SCM可規劃邏輯元件之間的原始資料通道傳輸提供支援。

圖6繪示本發明另一實施例的基板管理控制裝置的示意圖。

請參照圖6，在本實施例中，基板管理控制裝置600包括輸入輸出裝置（或I/O expander）120以及基板管理控制器（或BMC）110。

在本實施例中，輸入輸出裝置120包括感測裝置122、元件處理器124、封包對主機模組140B以及低電壓差分信號通道協定介面130B。感測裝置122包括電壓感測模組150、脈波調變模組160以及溫度感測及風扇轉速模組170。電壓感測模組150耦接多個輸入腳位（例如，16個通道）並接收來自感測目標的電壓感測資料S1。溫度感測模組和/或風扇轉速模組170耦接多個輸入腳位並接收來自感測目標的溫度感測資料或風扇轉速感測資料S2。脈波調變模組160耦接多個輸出腳位以透過輸入輸出裝置120分別將對應的寫入資料S3寫入目標物。

在本實施例中，基板管理控制器110包括儲存裝置116（或通用暫存器、記憶體暫存器）、低電壓差分信號通道協定介面130A、主機對封包模組140A以及主要處理器112。儲存裝置116可配置為預先存放電壓感測資料S1、溫度感測資料及/或風扇轉速感測資料S2。主要處理器112透過一本地匯流排LB1與儲存裝置116互相耦接，並依據一預定週期讀取儲存裝置116中的電壓感測資料S1、溫度感測資料及/或風扇轉速感測資料S2。儲存裝置116與主機對封包模組140A互相耦接。基板管理控制器110與輸入輸出裝置120分別位於相異的電路載板上。換句話說，輸入輸出裝置120位於主機板上，而基板管理控制器110則並非位於主機板上。因此，輸入輸出裝置120與基板管理控制器110兩者之間通過一全域匯流排GB進行序列通訊及/或並列通訊來傳送資料存取的請求。

在本實施例中，元件處理器124透過一本地匯流排LB2接收感測裝置122的感測目標資料S1、S2，並將目標資料S1、S2傳輸至封包對主機模組140B，封包對主機模組140B與感測裝置122及低電壓差分信號通道協定介面130B互相耦接。封包對主機模組140B在接收到元件處理器124所發出的讀取請求之後，可將元件處理器124所傳來的多筆目標資料S1、S2形成封包傳送至低電壓差分信號通道協定介面130B，再藉由位於多個內含資料DATA的資料框DF之間的全域匯流排GB傳回低電壓差分信號通道協定介面130A。低電壓差分信號通道協定介面130A再將封包資料傳送至主機對封包模組140A以將封包解析（或還原）為原始感測資料，接著再傳輸至儲存裝置116進行目標資料的預儲存。其中，原始感測資料可例如是包括電壓感測資料S1、溫度感測資料及/或風扇轉速感測資料S2，本發明不加以限制。

圖7繪示本發明另一實施例的基板管理控制裝置的示意圖。

請參照圖7，在本實施例中，基板管理控制裝置700包括輸入輸出裝置（或I/O expander）120以及基板管理控制器（或BMC）110。

在本實施例中，輸入輸出裝置120包括感測裝置122、封包對主機模組140B以及低電壓差分信號通道協定介面130B。感測裝置122包括電壓感測模組150、脈波調變模組160以及溫度感測及風扇轉速模組170。電壓感測模組150耦接多個輸入腳位（例如，16個通道）並接收來自感測目標的電壓感測資料S1。溫度感測模組和/或風扇轉速模組170耦接多個輸入腳位並接收來自感測目標的溫度感測資料或風扇轉速感測資料S2。脈波調變模組160耦接多個輸出腳位以透過輸入輸出裝置120分別將對應的寫入資料S3寫入目標物。

在本實施例中，基板管理控制器110包括輸入輸出處理器（或I/O CPU）114、儲存裝置180（或通用暫存器、記憶體暫存器或記憶體區塊）、判斷裝置190、低電壓差分信號通道協定介面130A、主機對封包模組140A以及主要處理器112。儲存裝置180可配置為預先存放電壓感測資料S1、溫度感測資料及/或風扇轉速感測資料S2。主要處理器112透過一本地匯流排LB1與儲存裝置180和判斷裝置190互相耦接，並依據一預定週期讀取儲存裝置180中的電壓感測資料S1、溫度感測資料及/或風扇轉速感測資料S2。輸入輸出處理器114透過另一本地匯流排LB2與主機對封包模組140A互相耦接。基板管理控制器110與輸入輸出裝置120分別位於相異的電路載板上。換句話說，輸入輸出裝置120位於主機板上，而基板管理控制器110則並非位於主機板上。因此，輸入輸出裝置120與基板管理控制器110兩者之間通過一全域匯流排GB進行序列通訊及/或並列通訊來傳送資料存取的請求。在一些實施例中，主要處理器112與輸入輸出處理器114的讀取速度不同。在一些實施例中，輸入輸出處理器114在工作的空檔（或閒置（idle）時間）發送讀取請求並更新儲存裝置180中的目標資料S1、S2。

在本實施例中，感測裝置122透過一本地匯流排LB3接收來自輸入輸出處理器114所發出的預先擷取的讀取請求，並且將目標資料S1、S2傳送到封包對主機模組140B以及低電壓差分信號通道協定介面130B，再藉由位於多個內含資料DATA的資料框DF之間的全域匯流排GB將感測到的目標物的目標資料S1、S2依序回傳基板管理控制器110中的低電壓差分信號通道協定介面130A，低電壓差分信號通道協定介面130A再將封包資料傳送至主機對封包模組140A以將封包解析（或還原）為原始感測資料，接著再傳輸至儲存裝置180進行目標資料的預儲存。舉例來說，在主要處理器112尚未使用或尚未讀取目標資料S1、S2前，輸入輸出處理器114可在工作之空檔，進行預先擷取的讀取請求，並且可提早將目標資料S1、S2預先儲存於距離主要處理器112相對近的儲存裝置180當中，因此，當主要處理器112進行目標資料S1、S2的讀取時，除了可在主要處理器112的讀取週期中減少讀取目標資料S1、S2的等待時間，並且可以有效減少主要處理器112透過全域匯流排GB進行序列及並列傳輸以讀取位於輸入輸出裝置120端的目標資料S1、S2的資料延時傳輸時間。在一些實施例中，輸入輸出處理器也耦接於內部整合電路匯流排、通用非同步收發傳輸器以及通用型輸入輸出匯流排（未示出）。

在本實施例中，儲存裝置180儲存感測裝置122所傳送的目標資料S1、S2，並根據該目標資料S1、S2建立查詢表（請參考下文圖9）。查詢表中紀錄了預定時間點所感測到的不同模式的目標資料值以供主要處理器112進行查詢。舉例來說，查詢表中可包括感測器1號在第一時間點的電壓數值、感測器1號在第二時間點的電壓數值、感測器2號在第一時間點的電壓數值、感測器2號在第二時間點的電壓數值、感測器1號在第一時間點的溫度數值、感測器1號在第二時間點的溫度數值、感測器2號在第一時間點的溫度數值、感測器2號在第二時間點的溫度數值、感測器1號在第一時間點的風扇轉速數值、感測器1號在第二時間點的風扇轉速數值、感測器2號在第一時間點的風扇轉速數值、感測器2號在第二時間點的風扇轉速數值，但本發明並不限於此。

在本實施例中，主要處理器112將自查詢表中所查詢到的目標資料S1、S2傳至判斷裝置190。判斷裝置190內建有針對不同的感測目標物所具有的對應的預定閾值範圍，當接收到主要處理器112自查詢表中所查詢到的目標資料S1、S2後會進行判斷，以確定該目標資料S1、S2是否符合對應的預定閾值範圍，若超出預定閾值範圍，則會向上級（網管人員或使用者）自動發出提示訊號ALM。舉例來說，判斷裝置190會預先設定例如轉速每分鐘低於預定的閾值，則表示風扇出現故障的可能性極高。此外，在一些實施例中，判斷裝置190會預先設定例如風扇廠牌、預設風扇轉速、最高風扇轉速及最低風扇轉速。因此使用者可依照判斷裝置118所提供的資訊進行遠端診斷及將感測目標所導致的問題或異常狀況即時排除，使主機板上的元件透過基板管理控制器110的管理能夠繼續運作。在一些實施例中，輸入輸出處理器114也可配置成用於比較目標資料S1、S2是否違反預先設定的閾值範圍，若有違反預先設定的閾值範圍則發出提示訊號。

圖8繪示本發明另一實施例的基板管理控制裝置的示意圖。

請參照圖8，在本實施例中，基板管理控制裝置800包括輸入輸出裝置（或I/O expander）120以及基板管理控制器（或BMC）110。

在本實施例中，輸入輸出裝置120包括感測裝置122、元件處理器124、封包對主機模組140B以及低電壓差分信號通道協定介面130B。感測裝置122包括電壓感測模組150、脈波調變模組160以及溫度感測及風扇轉速模組170。電壓感測模組150耦接多個輸入腳位（例如，16個通道）並接收來自感測目標的電壓感測資料S1。溫度感測模組和/或風扇轉速模組170耦接多個輸入腳位並接收來自感測目標的溫度感測資料或風扇轉速感測資料S2。脈波調變模組160耦接多個輸出腳位以透過輸入輸出裝置120分別將對應的寫入資料S3寫入目標物。

在本實施例中，基板管理控制器110包括儲存裝置180（或通用暫存器、記憶體暫存器）、判斷裝置190、低電壓差分信號通道協定介面130A、主機對封包模組140A以及主要處理器112。儲存裝置180可配置為預先存放電壓感測資料S1、溫度感測資料及/或風扇轉速感測資料S2。主要處理器112透過一本地匯流排LB1與儲存裝置180和判斷裝置190互相耦接，並依據一預定週期讀取儲存裝置180中的電壓感測資料S1、溫度感測資料及/或風扇轉速感測資料S2。儲存裝置180與主機對封包模組140A互相耦接。基板管理控制器110與輸入輸出裝置120分別位於相異的電路載板上。換句話說，輸入輸出裝置120位於主機板上，而基板管理控制器110則並非位於主機板上。因此，輸入輸出裝置120與基板管理控制器110兩者之間通過一全域匯流排GB進行序列通訊及/或並列通訊來傳送資料存取的請求。在一些實施例中，主要處理器112與元件處理器124的讀取速度不同。在一些實施例中，主要處理器112與元件處理器124的讀取速度相同。在一些實施例中，元件處理器124可週期性地發送讀取請求，並週期性地更新儲存裝置180中的目標資料。

在本實施例中，元件處理器124透過一本地匯流排LB2接收感測裝置122的感測目標資料S1、S2，並將目標資料S1、S2傳輸至封包對主機模組140B，封包對主機模組140B與感測裝置122及低電壓差分信號通道協定介面130B互相耦接。封包對主機模組140B在接收到元件處理器124所發出的讀取請求之後，可將元件處理器124所傳來的多筆目標資料S1、S2形成封包傳送至低電壓差分信號通道協定介面130B，再藉由位於多個內含資料DATA的資料框DF之間的全域匯流排GB傳回低電壓差分信號通道協定介面130A。低電壓差分信號通道協定介面130A再將封包資料傳送至主機對封包模組140A以將封包解析（或還原）為原始感測資料，接著再傳輸至儲存裝置180進行目標資料的預儲存。舉例來說，在主要處理器112尚未使用或尚未讀取目標資料S1、S2前，輸入輸出處理器114可在工作之空檔，進行預先擷取的讀取請求，並且可提早將目標資料S1、S2預先儲存於距離主要處理器112相對近的儲存裝置180當中，因此，當主要處理器112進行目標資料S1、S2的讀取時，除了可在主要處理器112的讀取週期中減少讀取目標資料S1、S2的等待時間，並且可以有效減少主要處理器112透過全域匯流排GB進行序列及並列傳輸以讀取位於輸入輸出裝置120端的目標資料S1、S2的資料延時傳輸時間。其中，原始感測資料可例如是包括電壓感測資料S1、溫度感測資料及/或風扇轉速感測資料S2，本發明不加以限制。

在本實施例中，儲存裝置180儲存感測裝置122所傳送的目標資料S1、S2，並根據該目標資料S1、S2建立查詢表（請參考下文圖9）。查詢表中紀錄了預定時間點所感測到的不同模式的目標資料值以供主要處理器112進行查詢。舉例來說，查詢表中可包括感測器1號在第一時間點的電壓數值、感測器1號在第二時間點的電壓數值、感測器2號在第一時間點的電壓數值、感測器2號在第二時間點的電壓數值、感測器1號在第一時間點的溫度數值、感測器1號在第二時間點的溫度數值、感測器2號在第一時間點的溫度數值、感測器2號在第二時間點的溫度數值、感測器1號在第一時間點的風扇轉速數值、感測器1號在第二時間點的風扇轉速數值、感測器2號在第一時間點的風扇轉速數值、感測器2號在第二時間點的風扇轉速數值，但本發明並不限於此。

在本實施例中，主要處理器112將自查詢表中所查詢到的目標資料S1、S2傳至判斷裝置190。判斷裝置190內建有針對不同的感測目標物所具有的對應的預定閾值範圍，當接收到主要處理器112自查詢表中所查詢到的目標資料S1、S2後會進行判斷，以確定該目標資料S1、S2是否符合對應的預定閾值範圍，若超出預定閾值範圍，則會向上級（網管人員或使用者）自動發出提示訊號ALM，因此使用者可依照判斷裝置118所提供的資訊進行遠端診斷及將感測目標所導致的問題或異常狀況即時排除，使主機板上的元件透過基板管理控制器110的管理能夠繼續運作。

圖9繪示本發明一實施例的感測目標資料查詢表。

請參照圖9，在一實施例中，感測目標資料查詢表包括電壓參數VS1、VS2、溫度參數TEMP1、TEMP2、風扇轉速參數TACH1、TACH2以及脈波寬度調變參數PWM1、PWM2，本發明並不限於此些參數。其中，每個參數所對應到的時間及數值可參閱圖9之示例，且該示例僅供參考，此處不加以贅述。在一些實施例中，主要處理器查閱查詢表並輸出查詢資料至判斷裝置，其中主要處理器基於需求決定讀取所述查詢表所記錄的最新目標資料或全部目標資料。舉例來說，主要處理器可以讀取時間為01:03:05的電壓資料為3.1伏、溫度資料為攝氏30度及/或風扇轉速為3200 RPM（revolution per minute）。或者，在一實施例中，主要處理器可以讀取所有時間點的全部參數的數值。在另一實施例中，主要處理器可以讀取不同時間點的同一參數的數值或不同參數的數值。在又一實施例中，主要處理器在同一時間點可以只讀取一種參數或讀取多種參數數值之任意組合。

圖10本發明一實施例的記憶體區塊配置圖。

請參照圖10，記憶體區塊180（例如，可為儲存裝置中的部分記憶體區塊）包括電壓資料記憶體區塊180A、溫度資料記憶體區塊180B以及風扇轉速資料記憶體區塊180C。在本實施例中，儲存裝置在預先配置的多個目標資料記憶體區塊中180A、180B、180C分別紀錄對應的所述目標資料於不同時間點的資訊，並基於所述資訊建立如圖9所例示的查詢表。在一些實施例中，主要處理器自所述多個目標資料記憶體區塊180A、180B、180C中所讀取的其中一筆資料與感測裝置對感測目標進行監控及感測時所得到的對應的目標資料的狀態彼此並不相同。例如，主要處理器在第一時間點時由儲存裝置中的電壓資料記憶體區塊180A所讀取到的電壓與第一時間點時感測裝置所感測到的電壓並不相同。由於在第一時間點所感測到的電壓尚未傳輸至儲存裝置中，因此感測裝置中的目標資料的狀態或數值會因為傳輸時間及主要處理器讀取目標資料的過程中所面臨的時間延遲而與儲存裝置中的目標資料有所不同。在一些實施例中，多個目標資料記憶體區塊分別儲存不同模式的資料。在一些實施例中，多個目標資料記憶體區塊各自以先入先出的模式來傳輸資料。

圖11繪示本發明一實施例的基板管理控制方法的流程圖。

請參考圖11。由上述實施例可知，基板管理控制方法1100可包括下列步驟1110~1160。首先，在步驟1110中，藉由基板管理控制器的輸入輸出處理器發出讀取請求以讀取所要感測的目標。在步驟1120中，藉由輸入輸出裝置中的感測裝置感測目標並獲得目標資料。在步驟1130中，輸入輸出處理器將目標資料在不經由基板管理控制器的主要處理器控制的離線狀態（off-line）下預先存放於一儲存裝置中。在步驟1140中，藉由主要處理器依據預定週期讀取儲存裝置中的目標資料。在步驟1150中，藉由判斷裝置接收主要處理器所讀取到的目標資料，並判斷目標資料是否違反預先設定的閾值範圍。在步驟1160中，判斷裝置在有違反預先設定的閾值範圍時會發出提示訊號。

在一些實施例中，目標資料也可包括系統溫度的資訊、系統功率消耗的資訊、風扇轉速、風扇噪聲參數、系統時脈頻率、介面傳輸速度等參數的資訊，本發明不加以限制。

在一些實施例中，提供一種基板管理控制裝置。基板管理控制裝置包括輸入輸出裝置以及基板管理控制器。輸入輸出裝置包括感測裝置。感測裝置耦接多個輸入腳位及多個輸出腳位以分別感測及寫入目標資料。基板管理控制器包括儲存裝置以及主要處理器。儲存裝置配置為預先存放所述目標資料。主要處理器耦接儲存裝置，並依據預定週期讀取儲存裝置中的目標資料。其中，基板管理控制器與輸入輸出裝置分別位於相異的電路載板上。

在一些實施例中，基板管理控制器還包括輸入輸出處理器，耦接所述儲存裝置，基於所述主要處理器的任務需求發送讀取請求至所述感測裝置，並將所述目標資料預先存放於所述儲存裝置中。

在一些實施例中，輸入輸出處理器在不經由所述主要處理器控制的離線狀態下將所述目標資料預先存放於所述儲存裝置中。

在一些實施例中，輸入輸出處理器在工作空檔發送所述讀取請求並更新所述儲存裝置中的所述目標資料。

在一些實施例中，基板管理控制器還包括判斷裝置，耦接所述主要處理器，接收所述主要處理器所讀取到的所述目標資料，判斷所述目標資料是否違反預先設定的閾值範圍，若有違反所述預先設定的閾值範圍則發出提示訊號。

在一些實施例中，儲存裝置在預先配置的多個目標資料記憶體區塊中分別紀錄對應的所述目標資料於不同時間點的資訊，並基於所述資訊建立查詢表。

在一些實施例中，主要處理器查閱查詢表並輸出查詢資料至判斷裝置，其中主要處理器基於需求決定讀取所述查詢表所記錄的最新目標資料或全部目標資料。

在一些實施例中，主要處理器自所述多個目標資料記憶體區塊中所讀取的其中一筆資料與感測裝置對感測目標進行監控及感測時所得到的對應的目標資料的狀態彼此並不相同。

在一些實施例中，多個目標資料記憶體區塊分別儲存不同模式的資料。在一些實施例中，多個目標資料記憶體區塊各自以先入先出的模式來傳輸資料。

在一些實施例中，主要處理器與輸入輸出處理器的讀取速度不同。在一些實施例中，輸入輸出處理器還用於比較目標資料是否違反預先設定的閾值範圍，若有違反預先設定的閾值範圍則發出提示訊號。

在一些實施例中，輸入輸出處理器耦接於內部整合電路匯流排、通用非同步收發傳輸器以及通用型輸入輸出匯流排。

在一些實施例中，輸入輸出裝置還包括元件處理器，耦接感測裝置，基於主要處理器的任務需求發送讀取請求至感測裝置，並將目標資料預先存放於儲存裝置中。

在一些實施例中，元件處理器週期性地發送所述讀取請求，並更新所述儲存裝置中的所述目標資料。

在一些實施例中，目標資料至少包括系統電壓資訊、系統溫度資訊以及風扇轉速資訊。

在一些實施例中，提供一種基板管理控制方法。基板管理控制方法包括：藉由基板管理控制器的輸入輸出處理器發出讀取請求以讀取所要感測的目標、藉由輸入輸出裝置的感測裝置感測目標並獲得目標資料、將目標資料在不經由基板管理控制器的主要處理器控制的離線狀態下預先存放於一儲存裝置中、藉由主要處理器依據預定週期讀取儲存裝置中的目標資料；以及藉由判斷裝置接收主要處理器所讀取到的目標資料，並判斷目標資料是否違反預先設定的閾值範圍，若有違反預先設定的閾值範圍則發出提示訊號。其中，基板管理控制器與輸入輸出裝置分別位於相異的電路載板上。

在一些實施例中，輸入輸出處理器在預定週期內的空檔發送所述讀取請求並更新所述儲存裝置中的所述目標資料。

在一些實施例中，基板管理控制方法還包括藉由所述輸入輸出處理器在所述預定週期內的空檔發送所述讀取請求並更新所述儲存裝置中的所述目標資料。

在一些實施例中，基板管理控制方法還包括藉由儲存裝置在預先配置的多個目標資料記憶體區塊中分別紀錄對應的目標資料於不同時間點的資訊，並基於所述資訊建立查詢表，以及藉由主要處理器查閱所述查詢表並輸出查詢資料至判斷裝置，其中主要處理器基於需求決定讀取所述查詢表所記錄的最新目標資料或全部目標資料，其中多個目標資料記憶體區塊各自以先入先出的模式來傳輸資料。

綜上所述，本發明的基板管理控制裝置及其控制方法，可以有效減少BMC與主機平台模組之間的CPU讀取延時，並減少串/並列傳輸路徑以達到資料傳輸的穩定並且有效提升CPU的讀取效能，而能夠在分散式的硬體系統架構下更高效率地管理BMC與主機平台模組之間的資料傳輸。除此之外，主記憶體通常會使用到例如ARM架構的晶片，相較之下，額外在基板管理控制器上新增輸入輸出處理器或者額外在輸入輸出裝置新增一元件處理器，這些處理器只需要使用市售的微處理器(microprocessor)晶片即可。因此，若使用的輸入輸出處理器或者元件處理器來取代主記憶體的常規功能，則可大幅降低晶片的成本並同時解決主記憶體在傳輸資料的過程當中所造成的延遲時間問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、200、300、400、500、600、700、800:基板管理控制裝置 100:基板管理控制裝置 110:基板管理器 112:主要處理器 114:輸入輸出處理器 116:儲存裝置 118、190:判斷裝置 120:輸入輸出裝置 122:感測裝置 124:元件處理器 130A、130B:介面 140A、140B:模組 180:儲存裝置、記憶體區塊 180A、180B、180C:記憶體區塊 1100:方法 1110~1160:步驟 ALM:提示訊號 DATA:資料 DF:資料框 LB1、LB2、LB3、GB:匯流排 S1、S2:感測訊號 S3:寫出訊號

圖1繪示本發明一實施例的基板管理控制裝置的示意圖。 圖2繪示本發明另一實施例的基板管理控制裝置的示意圖。 圖3繪示本發明另一實施例的基板管理控制裝置的示意圖。 圖4繪示本發明另一實施例的基板管理控制裝置的示意圖。 圖5繪示本發明另一實施例的基板管理控制裝置的示意圖。 圖6繪示本發明另一實施例的基板管理控制裝置的示意圖。 圖7繪示本發明另一實施例的基板管理控制裝置的示意圖。 圖8繪示本發明另一實施例的基板管理控制裝置的示意圖。 圖9繪示本發明一實施例的感測目標資料查詢表。 圖10繪示本發明一實施例的記憶體區塊配置圖。 圖11繪示本發明一實施例的基板管理控制方法的流程圖。

100:基板管理控制裝置

110:基板管理器

112:主要處理器

114:輸入輸出處理器

116:儲存裝置

120:輸入輸出裝置

122:感測裝置

LB1、LB2、LB3、GB:匯流排

S1、S2:感測訊號

S3:寫出訊號

Claims (20)

1. 一種基板管理控制裝置，該基板管理控制裝置包括： 輸入輸出裝置，包括： 感測裝置，耦接多個輸入腳位及多個輸出腳位以分別感測及寫入目標資料；以及 基板管理控制器，耦接所述輸入輸出裝置，包括: 儲存裝置，預先存放所述目標資料；以及 主要處理器，耦接所述儲存裝置，依據預定週期讀取所述儲存裝置中的所述目標資料， 其中所述基板管理控制器與所述輸入輸出裝置分別位於相異的電路載板上。
2. 如申請專利範圍第1項所述的基板管理控制裝置，其中所述基板管理控制器還包括： 輸入輸出處理器，耦接所述儲存裝置，基於所述主要處理器的任務需求發送讀取請求至所述感測裝置，並將所述目標資料預先存放於所述儲存裝置中。
3. 如申請專利範圍第2項所述的基板管理控制裝置，其中所述輸入輸出處理器在不經由所述主要處理器控制的離線狀態下將所述目標資料預先存放於所述儲存裝置中。
4. 如申請專利範圍第3項所述的基板管理控制裝置，其中在主要處理器依據所述預定週期讀取所述儲存裝置中的所述目標資料前，所述輸入輸出處理器於工作空檔發送所述讀取請求並更新所述儲存裝置中的所述目標資料。
5. 如申請專利範圍第2項所述的基板管理控制裝置，其中所述基板管理控制器還包括： 判斷裝置，耦接所述主要處理器，接收所述主要處理器所讀取到的所述目標資料，判斷所述目標資料是否違反預先設定的閾值範圍，若有違反所述預先設定的閾值範圍則發出提示訊號。
6. 如申請專利範圍第5項所述的基板管理控制裝置，其中所述儲存裝置在預先配置的多個目標資料記憶體區塊中分別紀錄對應的所述目標資料於不同時間點的資訊，並基於所述資訊建立查詢表。
7. 如申請專利範圍第6項所述的基板管理控制裝置，其中所述主要處理器查閱所述查詢表並輸出查詢資料至所述判斷裝置，並基於需求決定讀取所述查詢表所記錄的最新目標資料或全部目標資料。
8. 如申請專利範圍第6項所述的基板管理控制裝置，其中所述主要處理器自所述多個目標資料記憶體區塊中所讀取的其中一筆資料與所述感測裝置對感測目標進行監控及感測時所得到的對應的目標資料的狀態彼此並不相同。
9. 如申請專利範圍第6項所述的基板管理控制裝置，其中所述多個目標資料記憶體區塊分別儲存不同模式的資料。
10. 如申請專利範圍第9項所述的基板管理控制裝置，其中所述多個目標資料記憶體區塊各自以先入先出的模式來傳輸資料。
11. 如申請專利範圍第2項所述的基板管理控制裝置，其中所述主要處理器與所述輸入輸出處理器的讀取速度不同。
12. 如申請專利範圍第2項所述的基板管理控制裝置，其中所述輸入輸出處理器還用於比較所述目標資料是否違反預先設定的閾值範圍，若有違反所述預先設定的閾值範圍則發出提示訊號。
13. 如申請專利範圍第2項所述的基板管理控制裝置，其中所述輸入輸出處理器耦接於內部整合電路匯流排、通用非同步收發傳輸器以及通用型輸入輸出匯流排。
14. 如申請專利範圍第1項所述的基板管理控制裝置，其中所述輸入輸出裝置還包括： 元件處理器，耦接所述感測裝置，基於所述主要處理器的任務需求發送讀取請求至所述感測裝置，並將所述目標資料預先存放於所述儲存裝置中。
15. 如申請專利範圍第14項所述的基板管理控制裝置，其中所述元件處理器週期性地發送所述讀取請求，並更新所述儲存裝置中的所述目標資料。
16. 如申請專利範圍第14項所述的基板管理控制裝置，其中所述基板管理控制器還包括： 判斷裝置，耦接所述主要處理器，接收所述主要處理器所讀取到的所述目標資料，判斷所述目標資料是否違反預先設定的閾值範圍，若有違反所述預先設定的閾值範圍則發出提示訊號。
17. 如申請專利範圍第1項所述的基板管理控制裝置，其中所述目標資料至少包括系統電壓資訊、系統溫度資訊以及風扇轉速資訊。
18. 一種基板管理控制方法，該基板管理控制方法包括： 藉由基板管理控制器的輸入輸出處理器發出讀取請求以讀取所要感測的目標； 藉由輸入輸出裝置的感測裝置感測所述目標並獲得目標資料； 將所述目標資料在不經由基板管理控制器的主要處理器控制的離線狀態下預先存放於一儲存裝置中； 藉由主要處理器依據預定週期讀取所述儲存裝置中的所述目標資料；以及 藉由判斷裝置接收所述主要處理器所讀取到的所述目標資料，並判斷所述目標資料是否違反預先設定的閾值範圍，若有違反所述預先設定的閾值範圍則發出提示訊號， 其中，所述基板管理控制器與所述輸入輸出裝置分別位於相異的電路載板上。
19. 如申請專利範圍第18項所述的基板管理控制方法還包括： 在主要處理器依據所述預定週期讀取所述儲存裝置中的所述目標資料前，藉由所述輸入輸出處理器於工作空檔發送所述讀取請求並更新所述儲存裝置中的所述目標資料。
20. 如申請專利範圍第19項所述的基板管理控制方法還包括： 藉由所述儲存裝置在預先配置的多個目標資料記憶體區塊中分別紀錄對應的所述目標資料於不同時間點的資訊，並基於所述資訊建立查詢表，藉由所述主要處理器查閱所述查詢表並輸出查詢資料至所述判斷裝置，其中所述主要處理器基於需求決定讀取所述查詢表所記錄的最新目標資料或全部目標資料，其中所述多個目標資料記憶體區塊各自以先入先出的模式來傳輸資料。

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