TWI411066B - 封裝結構以及封裝製程 - Google Patents

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Yu Ching Sun
Fa Hao Wu
Kuang Hsiung Chen
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Advanced Semiconductor Eng
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Description

封裝結構以及封裝製程
本發明是有關於一種封裝結構以及封裝製程，且特別是有關於一種採用相鄰(side by side)晶片配置的封裝結構以及封裝製程。
系統級封裝技術(SIP)是關於將晶圓級之兩種以上具有獨立功能的晶片整合為單一封裝之技術，其優勢不僅止於尺寸較小，更由於每個功能晶片都可以單獨開發，因此系統級封裝技術具有比系統級晶片(SoC)更快的開發速度和更低的開發成本。
堆疊式封裝(Package on Package，POP)製程為系統級封裝技術中常見的組裝方法，係將不同功能晶片的封裝單元相互堆疊，例如將記憶體晶片封裝單元堆疊於邏輯晶片封裝單元上。然而，不同規格之各種記憶體晶片封裝單元通常具有不同的接腳佈局。在不進行額外之線路佈局的調整下，下層晶片封裝單元(如邏輯晶片封裝單元)的接腳佈局僅能用於承載特定的記憶體晶片封裝單元。如此，相對限制了系統級封裝技術的相容性與擴充性。
本發明提供一種封裝結構，可有效整合具有不同接腳佈局的多個晶片模組，以提高後續堆疊式封裝製程的相容性與擴充性。
本發明更提供前述封裝結構的製程，用以整合具有不同接腳佈局的多個晶片模組，以提供良好的相容性與擴充性。
為具體描述本發明之內容，在此提出一種封裝結構，包括一線路基板、一第一晶片模組、一第二晶片模組以及一封裝膠體。線路基板具有一承載表面，而第一晶片模組與第二晶片模組相鄰地配置於承載表面上。第一晶片模組具有多個第一對外接點，且每兩相鄰的第一對外接點之間具有一第一間距。第二晶片模組具有多個第二對外接點，且每兩相鄰的第二對外接點之間具有一第二間距，其中第一間距大於第二間距。此外，封裝膠體配置於承載表面上，並且覆蓋第一晶片模組以及第二晶片模組，且封裝膠體具有多個第一開孔以及多個第二開孔。第一開孔分別暴露出第一對外接點，而第二開孔分別暴露出第二對外接點。
在一實施例中，第一晶片模組包括一第一晶片以及多個第一銲球。第一晶片配置於承載表面上，而線路基板具有多個第一銲墊配置於第一晶片外圍的承載表面上，且第一晶片電性連接到第一銲墊。第一銲球分別配置於第一銲墊上，以作為第一對外接點。
在一實施例中，第一晶片模組包括一第一晶片以及多個第一銲球。第一晶片配置於承載表面上，且第一晶片的一頂面具有多個第一銲墊。第一銲球分別配置於第一銲墊上，以作為第一對外接點。
在一實施例中，第二晶片模組包括一第二晶片以及多個第二銲球。第二晶片配置於承載表面上，而線路基板具有多個第二銲墊配置於第二晶片外圍的承載表面上，且第二晶片電性連接到第二銲墊。第二銲球分別配置於第二銲墊上，以作為第二對外接點。
在一實施例中，第二晶片模組包括一第二晶片以及多個第二銲球。第二晶片配置於承載表面上，且第二晶片的一頂面具有多個第二銲墊。第二銲球分別配置於第二銲墊上，以作為第二對外接點。
在一實施例中，所述之封裝結構更包括一第一外部元件，配置於第一晶片上方並且接合至第一對外接點。
在一實施例中，所述之封裝結構更包括一第二外部元件，配置於第二晶片上方並且接合至第二對外接點。
在一實施例中，所述之封裝結構更包括多個第三銲球，配置於線路基板相對於承載表面的一底面上。
本發明更提出一種封裝製程。首先，提供一線路基板，此線路基板具有一承載表面。接著，相鄰地配置一第一晶片模組以及一第二晶片模組於承載表面上。第一晶片模組具有多個第一對外接點，且每兩相鄰的第一對外接點之間具有一第一間距。第二晶片模組具有多個第二對外接點，且每兩相鄰的第二對外接點之間具有一第二間距，其中第一間距不等於第二間距。然後，形成一封裝膠體於承載表面上，以覆蓋第一晶片模組以及第二晶片模組。之後，形成多個第一開孔以及多個第二開孔於封裝膠體內，第一開孔分別暴露出第一對外接點，而第二開孔分別暴露出第二對外接點。
在一實施例中，線路基板具有位於承載表面上的多個第一銲墊以及多個第二銲墊，而相鄰地配置第一晶片模組以及第二晶片模組的方法包括：分別在第一銲墊上形成多個第一銲球，以作為第一對外接點，並且分別在第二銲墊上形成多個第二銲球，以作為第二對外接點；以及，相鄰地配置一第一晶片以及一第二晶片於承載表面上，並且接合第一晶片以及第二晶片至線路基板。第一銲墊位於第一晶片外圍的承載表面上並且電性連接至第一晶片，而第二銲墊位於第二晶片外圍的承載表面上並且電性連接至第二晶片。
在一實施例中，線路基板具有位於承載表面上的多個第一銲墊，而相鄰地配置第一晶片模組以及第二晶片模組的方法包括：分別在第一銲墊上形成多個第一銲球，以作為第一對外接點；相鄰地配置一第一晶片以及一第二晶片於承載表面上，並且接合第一晶片以及第二晶片至線路基板，其中第一銲墊位於第一晶片外圍的承載表面上並且電性連接至第一晶片，而第二晶片的一頂面具有多個第二銲墊；以及，分別在第二銲墊上形成多個第二銲球，以作為第二對外接點。
在一實施例中，相鄰地配置第一晶片模組以及第二晶片模組的方法包括：相鄰地配置一第一晶片以及一第二晶片於承載表面上，並且接合第一晶片以及第二晶片至線路基板，其中第一晶片的一頂面具有多個第一銲墊，而第二晶片的一頂面具有多個第二銲墊；分別在第一銲墊上形成多個第一銲球，以作為第一對外接點；以及，分別在第二銲墊上形成多個第二銲球，以作為第二對外接點。
在一實施例中，所述之封裝製程更包括形成多個第三銲球於線路基板相對於承載表面的一底面上。
在一實施例中，形成第一開孔以及第二開孔於封裝膠體內的方法包括雷射燒孔(laser ablation)。
在一實施例中，所述之封裝製程更包括配置一第一外部元件於第一晶片模組上方，並且接合第一外部元件至第一對外接點。
在一實施例中，所述之封裝製程更包括配置一第二外部元件於第二晶片模組上方，並且接合第二外部元件至第二對外接點。
基於上述，本發明之封裝結構以及封裝製程整合了具有不同接腳佈局(即接點間距不同)的多個晶片模組，因此可同時相容於多種不同規格的外部元件，而具有良好的相容性與擴充性。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明在一線路基板的承載表面上以相鄰方式設置具有不同之接腳佈局的一第一晶片模組以及一第二晶片模組。更詳細而言，第一晶片模組的多個第一對外接點之間例如具有一第一間距，而第二晶片模組的多個第二對外接點之間例如具有一第二間距，且第一間距大於第二間距。此外，覆蓋於承載表面上的封裝膠體會暴露出第一對外接點以及第二對外接點，以供第一晶片模組與第二晶片模組與外部元件接合。
此封裝結構以及封裝製程可應用於系統級封裝技術(SIP)或是其他適用的技術領域。第一晶片模組以及第二晶片模組例如是邏輯晶片模組，用以與上層的記憶體晶片模組接合。此外，隨著上層元件的規格不同，第一晶片模組以及第二晶片模組的接腳可以選擇採用扇入(fan-in)或是扇出(fan-out)的設計。以下將舉多個實施例來說明所述多種設計的變化。
圖1繪示依照本發明之一實施例的一種封裝結構。如圖1所示，封裝結構100包括一線路基板110、一第一晶片模組120、一第二晶片模組130以及一封裝膠體140。本實施例的第一晶片模組120以及第二晶片模組130都是採用扇出的接腳設計。線路基板110具有一承載表面112以及位於承載表面112上的多個第一銲墊114以及多個第二銲墊116。每兩相鄰的第一銲墊114之間具有一第一間距P1，而每兩相鄰的第二銲墊116之間具有一第二間距P2，且第一間距P1大於第二間距P2。
更詳細而言，第一晶片模組120包括一第一晶片122以及多個第一銲球124，其中第一晶片122配置於承載表面112上，且第一銲墊114位於第一晶片122外圍。第一銲球124配置於第一銲墊114上。在本實施例中，第一晶片122是採用打線接合方式藉由多條導線152電性連接到線路基板110，再藉由線路基板110的內部線路(未繪示)電性連接到第一銲墊114。當然，第一晶片122也可以採用覆晶接合或是其他可能的方式電性連接到線路基板110。此外，第一銲球124分別配置於第一銲墊114上，以作為前述的第一對外接點，且其同樣具有第一間距P1。
此外，第二晶片模組130包括一第二晶片132以及多個第二銲球134，其中第二晶片132配置於承載表面112上，且第二銲墊116位於第二晶片132外圍。第二銲球134配置於第二銲墊116上。在本實施例中，第二晶片132是採用打線接合方式藉由多條導線154電性連接到線路基板110，再藉由線路基板110的內部線路(未繪示)電性連接到第二銲墊116。當然，第二晶片132也可以採用覆晶接合或是其他可能的方式電性連接到線路基板110。此外，第二銲球134分別配置於第二銲墊116上，以作為前述的第二對外接點，且其同樣具有第二間距P2。
封裝膠體140配置於承載表面112並且覆蓋第一晶片122以及第二晶片132。此外，封裝膠體140具有多個第一開孔142以及多個第二開孔144，用以分別暴露出第一銲球124以及第二銲球134。
請再參考圖1，線路基板110還可具有相對於承載表面112的一底面118以及配置於底面118上的多個第三銲墊119。每一第三銲墊119上可配置有一第三銲球160，以供封裝結構100連接至外部電路，例如印刷電路板等。
圖2更繪示圖1之封裝結構100進行堆疊式封裝(Package on Package，POP)製程之後所獲得的堆疊封裝結構。如圖2所示，一第一外部元件170以及一第二外部元件180分別配置於第一晶片122以及第二晶片132上方。在此，第一外部元件170以及第二外部元件180例如分別是晶片堆疊(chip stacked)型態的封裝單元。第一外部元件170具有對應於第一間距P1的多個銲墊172，並且藉由銲墊172以及銲墊172上可能另外形成的銲球來與第一銲球124接合。第二外部元件180具有對應於第二間距P2的多個銲墊182，並且藉由銲墊182以及銲墊182上可能另外形成的銲球來與第二銲球134接合。因此，本實施例可以在封裝結構100上同時堆疊相鄰且具有不同接腳佈局的第一外部元件170以及第二外部元件180，而可提供良好的相容性與擴充性。
圖3繪示前述實施例之封裝結構的製作流程，請同時參照圖1-3。首先，如步驟310所示，提供線路基板110，其中線路基板110具有承載表面112以及位於承載表面112上的第一銲墊114以及第二銲墊116。
接著，如步驟320所示，分別在第一銲墊114上形成第一銲球124，以作為第一對外接點，以及分別在第二銲墊116上形成第二銲球134，以作為第二對外接點。
然後，如步驟330所示，相鄰地配置第一晶片122以及第二晶片132於承載表面112上，並且採用打線接合或是其他可能的接合技術來接合第一晶片122以及第二晶片132至線路基板110。第一銲墊114位於第一晶片122外圍並且電性連接至第一晶片122，而第二銲墊116位於第二晶片132外圍並且電性連接至第二晶片132。
本實施例雖然先進行步驟320再進行步驟330，但實際上，步驟320以及步驟330的順序是可以互換的。
接著，如步驟340所示，形成封裝膠體140於承載表面112上，以覆蓋第一晶片122以及第二晶片132。之後，如步驟350所示，形成第一開孔142以及多個第二開孔144於封裝膠體140內。第一開孔142分別暴露出第一銲球124，而第二開孔144分別暴露出第二銲球134。本實施例用以形成第一開孔142以及第二開孔144的方法例如是雷射燒孔或是其他如化學蝕刻或是電漿蝕刻等可能的方法。
另外，本實施例更可如步驟360所示，配置第一外部元件170於第一晶片122上方，並且接合第一外部元件170至第一銲球124。此外，配置第二外部元件180於第二晶片132上方，並且接合第二外部元件180至第二銲球134，以得到如圖2所示的堆疊封裝結構。
值得一提的是，本實施例所述的封裝製程可以採用經由裁切陣列基板所得到的基板單元來製作。或者，採用尚未裁切的陣列基板來製作，並且等到完成前述步驟350或是步驟360之後，再進行切割製程，以得到如圖1或是圖2所繪示的封裝結構。此外，在前述步驟350或是步驟360之後，還可以在線路基板110底部的第三銲墊119上形成第三銲球160，並且對第三銲球160進行回焊等步驟。該些步驟應為本領域技術人員所理解，此處不再逐一贅述。
圖4繪示依照本發明之另一實施例的一種封裝結構。如圖4所示，封裝結構400包括一線路基板410、一第一晶片模組420、一第二晶片模組430以及一封裝膠體440。本實施例的第一晶片模組420採用扇出的接腳設計，而第二晶片模組430採用扇入的接腳設計。換言之，線路基板410具有一承載表面412以及位於承載表面412上的多個第一銲墊414。每兩相鄰的第一銲墊414之間具有一第一間距P1。
第一晶片模組420包括一第一晶片422以及多個第一銲球424，其中第一晶片422配置於承載表面412上，且第一銲墊414位於第一晶片422外圍。第一銲球424配置於第一銲墊414上。在本實施例中，第一晶片422是採用打線接合方式藉由多條導線452電性連接到線路基板410，再藉由線路基板410的內部線路(未繪示)電性連接到第一銲墊414。當然，第一晶片422也可以採用覆晶接合或是其他可能的方式電性連接到線路基板410。此外，第一銲球424分別配置於第一銲墊414上，其同樣具有第一間距P1。
此外，第二晶片模組430包括一第二晶片432以及多個第二銲球434，其中第二晶片432配置於承載表面412上，且第二晶片432的一頂面432a具有多個第二銲墊436。每兩相鄰的第二銲墊436之間具有一第二間距P2，且第一間距P1大於第二間距P2。在本實施例中，第二晶片432是採用打線接合方式藉由多條導線454電性連接到線路基板。410。當然，第二晶片432也可以採用覆晶接合或是其他可能的方式電性連接到線路基板410。此外，第二銲球434分別配置於第二銲墊436上，其同樣具有第二間距P2。
封裝膠體440配置於承載表面412並且覆蓋第一晶片422以及第二晶片432。此外，封裝膠體440具有多個第一開孔442以及多個第二開孔444，用以分別暴露出第一銲球424以及第二銲球434。
請再參考圖4，線路基板410還可具有相對於承載表面412的一底面418以及配置於底面418上的多個第三銲墊419。每一第三銲墊419上可配置有一第三銲球460，以供封裝結構400連接至外部電路，例如印刷電路板等。
圖5更繪示圖4之封裝結構400進行堆疊式封裝(Package on Package，POP)製程之後所獲得的堆疊封裝結構。如圖5所示，一第一外部元件470以及一第二外部元件480分別配置於第一晶片422以及第二晶片432上方。在此，第一外部元件470以及第二外部元件480例如分別是晶片堆疊(chip stacked)型態的封裝單元。第一外部元件470具有對應於第一間距P1的多個銲墊472，並且藉由銲墊472以及銲墊472上可能另外形成的銲球來與第一銲球424接合。第二外部元件480具有對應於第二間距P2的多個銲墊482，並且藉由銲墊482以及銲墊482上可能另外形成的銲球來與第二銲球434接合。因此，本實施例可以在封裝結構400上同時堆疊相鄰且具有不同接腳佈局的第一外部元件470以及第二外部元件480，而可提供良好的相容性與擴充性。
圖6繪示前述實施例之封裝結構的製作流程，請同時參照圖4-6。首先，如步驟610所示，提供線路基板410，其中線路基板410具有承載表面412以及位於承載表面412上的第一銲墊414。
接著，如步驟620所示，在第一銲墊414上形成第一銲球424。然後，如步驟630所示，相鄰地配置第一晶片422以及第二晶片432於承載表面412上，並且採用打線接合或是其他可能的接合技術來接合第一晶片422以及第二晶片432至線路基板410。第一銲墊414位於第一晶片422外圍並且電性連接至第一晶片422，而第二晶片432的頂面432a具有多個第二銲墊436。
本實施例雖然先進行步驟620再進行步驟630，但實際上，步驟620以及步驟630的順序是可以互換的。
接著，如步驟640所示，分別在第二銲墊436上形成多個第二銲球434。並且，如步驟650所示，形成封裝膠體440於承載表面412上，以覆蓋第一晶片422以及第二晶片432。
之後，如步驟660所示，形成第一開孔442以及多個第二開孔444於封裝膠體440內。第一開孔442分別暴露出第一銲球424，而第二開孔444分別暴露出第二銲球434。本實施例用以形成第一開孔442以及第二開孔444的方法例如是雷射燒孔或是其他如化學蝕刻或是電漿蝕刻等可能的方法。
另外，本實施例更可如步驟670所示，配置第一外部元件470於第一晶片422上方，並且接合第一外部元件470至第一銲球424。此外，配置第二外部元件480於第二晶片432上方，並且接合第二外部元件480至第二銲球434，以得到如圖5所示的堆疊封裝結構。
值得一提的是，本實施例所述的封裝製程可以採用經由裁切陣列基板所得到的基板單元來製作。或者，採用尚未裁切的陣列基板來製作，並且等到完成前述步驟660或是步驟670之後，再進行切割製程，以得到如圖4或是圖5所繪示的封裝結構。此外，在前述步驟660或是步驟670之後，還可以在線路基板410底部的第三銲墊419上形成第三銲球460，並且對第三銲球460進行回焊等步驟。該些步驟應為本領域技術人員所理解，此處不再逐一贅述。
基於前述實施例的內容，本發明的另一實施例也可以改為將第一晶片模組採用扇入的接腳設計，而第二晶片模組改為採用扇出的接腳設計。或者，從另一個角度來看，此另一個實施例的封裝結構與封裝製程會類似於圖4-6所繪示者，惟較顯著的差異在於第一間距P1會小於第二間距P2。
圖7繪示依照本發明之又一實施例的一種封裝結構。如圖7所示，封裝結構700包括一線路基板710、一第一晶片模組720、一第二晶片模組730以及一封裝膠體740。本實施例的第一晶片模組720以及第二晶片模組730皆採用扇入的接腳設計。
第一晶片模組720包括一第一晶片722以及多個第一銲球724，其中第一晶片722配置於承載表面712上，且第一晶片722的一頂面722a具有多個第一銲墊726。每兩相鄰的第一銲墊726之間具有一第一間距P1。在本實施例中，第一晶片722是採用打線接合方式藉由多條導線752電性連接到線路基板710。當然，第一晶片722也可以採用覆晶接合或是其他可能的方式電性連接到線路基板710。此外，第一銲球724分別配置於第一銲墊726上，其同樣具有第一間距P1。
此外，第二晶片模組730包括一第二晶片732以及多個第二銲球734，其中第二晶片732配置於承載表面712上，且第二晶片732的一頂面732a具有多個第二銲墊736。每兩相鄰的第二銲墊736之間具有一第二間距P2，且第一間距P1大於第二間距P2。在本實施例中，第二晶片732是採用打線接合方式藉由多條導線754電性連接到線路基板710。當然，第二晶片732也可以採用覆晶接合或是其他可能的方式電性連接到線路基板710。此外，第二銲球734分別配置於第二銲墊736上，其同樣具有第二間距P2。
封裝膠體740配置於承載表面712並且覆蓋第一晶片722以及第二晶片732。此外，封裝膠體740具有多個第一開孔742以及多個第二開孔744，用以分別暴露出第一銲球724以及第二銲球734。
請再參考圖7，線路基板710還可具有相對於承載表面712的一底面718以及配置於底面718上的多個第三銲墊719。每一第三銲墊719上可配置有一第三銲球760，以供封裝結構700連接至外部電路，例如印刷電路板等。
圖8更繪示圖7之封裝結構700進行堆疊式封裝製程之後所獲得的堆疊封裝結構。如圖8所示，一第一外部元件770以及一第二外部元件780分別配置於第一晶片722以及第二晶片732上方。在此，第一外部元件770以及第二外部元件780例如分別是晶片堆疊型態的封裝單元。第一外部元件770具有對應於第一間距P1的接腳佈局，並且藉由多個銲墊772而與第一銲球724接合。第二外部元件780具有對應於第二間距P2的接腳佈局，並且藉由多個銲墊782而與第二銲球734接合。因此，本實施例可以在封裝結構700上同時堆疊相鄰且具有不同接腳佈局的第一外部元件770以及第二外部元件780，而可提供良好的相容性與擴充性。
圖9繪示前述實施例之封裝結構的製作流程，請同時參照圖7-9。首先，如步驟910所示，提供線路基板710，其中線路基板710具有承載表面712。
接著，如步驟920所示，相鄰地配置第一晶片722以及第二晶片732於承載表面712上，並且採用打線接合或是其他可能的接合技術來接合第一晶片722以及第二晶片732至線路基板710。第一晶片722的頂面722a具有多個第一銲墊726，而第二晶片732的頂面732a具有多個第二銲墊736。
然後，如步驟930所示，分別在第一銲墊726上形成多個第一銲球724，分別在第二銲墊736上形成多個第二銲球734。並且，如步驟940所示，形成封裝膠體740於承載表面712上，以覆蓋第一晶片722以及第二晶片732。
之後，如步驟950所示，形成第一開孔742以及多個第二開孔744於封裝膠體740內。第一開孔742分別暴露出第一銲球724，而第二開孔744分別暴露出第二銲球734。本實施例用以形成第一開孔742以及第二開孔744的方法例如是雷射燒孔或是其他如化學蝕刻或是電漿蝕刻等可能的方法。
另外，本實施例更可如步驟960所示，配置第一外部元件770於第一晶片722上方，並且接合第一外部元件770至第一銲球724。此外，配置第二外部元件780於第二晶片732上方，並且接合第二外部元件780至第二銲球734，以得到如圖8所示的堆疊封裝結構。
值得一提的是，本實施例所述的封裝製程可以採用經由裁切陣列基板所得到的基板單元來製作。或者，採用尚未裁切的陣列基板來製作，並且等到完成前述步驟950或是步驟960之後，再進行切割製程，以得到如圖7或是圖8所繪示的封裝結構。此外，在前述步驟950或是步驟960之後，還可以在線路基板710底部的第三銲墊719上形成第三銲球760，並且對第三銲球760進行回焊等步驟。該些步驟應為本領域技術人員所理解，此處不再逐一贅述。
雖然前述多個實施例是以整合了兩種不同接腳佈局的晶片模組為例進行說明，但本發明並不限定封裝結構中可整合的晶片模組種類的數量，其可能隨著實際的設計需求而有所不同。
綜上所述，本發明之封裝結構以及封裝製程整合了具有不同接腳佈局(即接點間距不同)的多個晶片模組，且所述晶片模組相鄰配置，以作為堆疊式封裝製程中的下層封裝單元。換言之，本發明之封裝結構以及封裝製程同時實現了相鄰晶片配置以及堆疊式封裝技術，並且兼具該兩者的優點。如此一來，下層封裝單元可同時相容於多種不同規格的外部元件，例如不同規格的記憶體封裝單元。因此，本發明提出的封裝結構以及封裝製程具有良好的相容性與擴充性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、400、700．．．封裝結構
110、410、710．．．線路基板
112、412、712．．．承載表面
114、414、726．．．第一銲墊
116、436、736．．．第二銲墊
118、418、718．．．底面
119、419、719．．．第三銲墊
120、420、720．．．第一晶片模組
122、422、722．．．第一晶片
124、424、724．．．第一銲球
130、430、730．．．第二晶片模組
132、432、732．．．第二晶片
134、434、734．．．第二銲球
140、440、740．．．封裝膠體
142、442、742．．．第一開孔
144、444、744．．．第二開孔
152、154、452、454、752、754．．．導線
160、460、760．．．第三銲球
170、470、770．．．第一外部元件
172、472、772．．．銲墊
180、480、780．．．第二外部元件
182、482、782．．．銲墊
432a、722a、732a．．．頂面
P1．．．第一間距
P2．．．第二間距
圖1繪示依照本發明之一實施例的一種封裝結構。
圖2更繪示圖1之封裝結構進行堆疊式封裝製程之後所獲得的堆疊封裝結構。
圖3繪示圖1與2之封裝結構的製作流程。
圖4繪示依照本發明之另一實施例的一種封裝結構。
圖5更繪示圖4之封裝結構進行堆疊式封裝製程之後所獲得的堆疊封裝結構。
圖6繪示圖4與5之封裝結構的製作流程。
圖7繪示依照本發明之又一實施例的一種封裝結構。
圖8更繪示圖7之封裝結構進行堆疊式封裝製程之後所獲得的堆疊封裝結構。
圖9繪示圖7與8之封裝結構的製作流程。
100．．．封裝結構
110．．．線路基板
112．．．承載表面
114．．．第一銲墊
116．．．第二銲墊
118．．．底面
119．．．第三銲墊
120．．．第一晶片模組
122‧‧‧第一晶片
124‧‧‧第一銲球
130‧‧‧第二晶片模組
132‧‧‧第二晶片
140‧‧‧封裝膠體
134‧‧‧第二銲球
142‧‧‧第一開孔
144‧‧‧第二開孔
152、154‧‧‧導線
160‧‧‧第三銲球
P1‧‧‧第一間距
P2‧‧‧第二間距

Claims (22)

  1. 一種封裝結構，包括：一線路基板，具有一承載表面；一第一晶片模組，配置於該承載表面上，該第一晶片模組具有多個第一對外接點，且每兩相鄰的第一對外接點之間具有一第一間距；一第二晶片模組，該第一晶片模組與該第二晶片模組相鄰地配置於該承載表面上，該第二晶片模組具有多個第二對外接點，且每兩相鄰的第二對外接點之間具有一第二間距，其中該第一間距大於該第二間距；以及一封裝膠體，配置於該承載表面上，該封裝膠體覆蓋該第一晶片模組以及該第二晶片模組，且該封裝膠體具有多個第一開孔以及多個第二開孔，該些第一開孔分別暴露出該些第一對外接點，而該些第二開孔分別暴露出該些第二對外接點。
  2. 如申請專利範圍第1項所述之封裝結構，其中該第一晶片模組包括：一第一晶片，配置於該承載表面上，該線路基板具有多個第一銲墊配置於該第一晶片外圍的該承載表面上，且該第一晶片電性連接到該些第一銲墊；以及多個第一銲球，分別配置於該些第一銲墊上，以作為該些第一對外接點。
  3. 如申請專利範圍第2項所述之封裝結構，更包括一第一外部元件，配置於該第一晶片上方並且接合至該些第一對外接點。
  4. 如申請專利範圍第2項所述之封裝結構，其中該第二晶片模組包括：一第二晶片，配置於該承載表面上，該線路基板具有多個第二銲墊配置於該第二晶片外圍的該承載表面上，且該第二晶片電性連接到該些第二銲墊；以及多個第二銲球，分別配置於該些第二銲墊上，以作為該些第二對外接點。
  5. 如申請專利範圍第4項所述之封裝結構，更包括一第二外部元件，配置於該第二晶片上方並且接合至該些第二對外接點。
  6. 如申請專利範圍第2項所述之封裝結構，其中該第二晶片模組包括：一第二晶片，配置於該承載表面上，且該第二晶片的一頂面具有多個第二銲墊；以及多個第二銲球，分別配置於該些第二銲墊上，以作為該些第二對外接點。
  7. 如申請專利範圍第6項所述之封裝結構，更包括一第二外部元件，配置於該第二晶片上方並且接合至該些第二對外接點。
  8. 如申請專利範圍第1項所述之封裝結構，其中該第一晶片模組包括：一第一晶片，配置於該承載表面上，且該第一晶片的一頂面具有多個第一銲墊；以及多個第一銲球，分別配置於該些第一銲墊上，以作為該些第一對外接點。
  9. 如申請專利範圍第8項所述之封裝結構，更包括一第一外部元件，配置於該第一晶片上方並且接合至該。些第一對外接點。
  10. 如申請專利範圍第9項所述之封裝結構，其中該第二晶片模組包括：一第二晶片，配置於該承載表面上，該線路基板具有多個第二銲墊配置於該第二晶片外圍的該承載表面上，且該第二晶片電性連接到該些第二銲墊；以及多個第二銲球，分別配置於該些第二銲墊上，以作為該些第二對外接點。
  11. 如申請專利範圍第10項所述之封裝結構，更包括一第二外部元件，配置於該第二晶片上方並且接合至該些第二對外接點。
  12. 如申請專利範圍第9項所述之封裝結構，其中該第二晶片模組包括：一第二晶片，配置於該承載表面上，且該第二晶片的一頂面具有多個第二銲墊；以及多個第二銲球，分別配置於該些第二銲墊上，以作為該些第二對外接點。
  13. 如申請專利範圍第12項所述之封裝結構，更包括一第二外部元件，配置於該第二晶片模組上，並電性連接到該些第二對外接點。
  14. 如申請專利範圍第1項所述之封裝結構，更包括多個第三銲球，配置於該線路基板相對於該承載表面的一底面上。
  15. 一種封裝製程，包括：提供一線路基板，該線路基板具有一承載表面；相鄰地配置一第一晶片模組以及一第二晶片模組於該承載表面上，該第一晶片模組具有多個第一對外接點，且每兩相鄰的第一對外接點之間具有一第一間距，而該第二晶片模組具有多個第二對外接點，且每兩相鄰的第二對外接點之間具有一第二間距，其中該第一間距不等於該第二間距；形成一封裝膠體於該承載表面上，以覆蓋該第一晶片模組以及該第二晶片模組；以及形成多個第一開孔以及多個第二開孔於該封裝膠體內，該些第一開孔分別暴露出該些第一對外接點，而該些第二開孔分別暴露出該些第二對外接點。
  16. 如申請專利範圍第15項所述之封裝製程，其中該線路基板具有位於該承載表面上的多個第一銲墊以及多個第二銲墊，而相鄰地配置該第一晶片模組以及該第二晶片模組的方法包括：分別在該些第一銲墊上形成多個第一銲球，以作為該些第一對外接點，以及分別在該些第二銲墊上形成多個第二銲球，以作為該些第二對外接點；以及相鄰地配置一第一晶片以及一第二晶片於該承載表面上，並且接合該第一晶片以及該第二晶片至該線路基板，該些第一銲墊位於該第一晶片外圍的該承載表面上並且電性連接至該第一晶片，而該些第二銲墊位於該第二晶片外圍的該承載表面上並且電性連接至該第二晶片。
  17. 如申請專利範圍第15項所述之封裝製程，其中該線路基板具有位於該承載表面上的多個第一銲墊，而相鄰地配置該第一晶片模組以及該第二晶片模組的方法包括：分別在該些第一銲墊上形成多個第一銲球，以作為該些第一對外接點；相鄰地配置一第一晶片以及一第二晶片於該承載表面上，並且接合該第一晶片以及該第二晶片至該線路基板，該些第一銲墊位於該第一晶片外圍的該承載表面上並且電性連接至該第一晶片，而該第二晶片的一頂面具有多個第二銲墊；以及分別在該些第二銲墊上形成多個第二銲球，以作為該些第二對外接點。
  18. 如申請專利範圍第15項所述之封裝製程，其中相鄰地配置該第一晶片模組以及該第二晶片模組的方法包括：相鄰地配置一第一晶片以及一第二晶片於該承載表面上，並且接合該第一晶片以及該第二晶片至該線路基板，該第一晶片的一頂面具有多個第一銲墊，而該第二晶片的一頂面具有多個第二銲墊；分別在該些第一銲墊上形成多個第一銲球，以作為該些第一對外接點；以及分別在該些第二銲墊上形成多個第二銲球，以作為該些第二對外接點。
  19. 如申請專利範圍第15項所述之封裝製程，更包括形成多個第三銲球於該線路基板相對於該承載表面的一底面上。
  20. 如申請專利範圍第15項所述之封裝製程，其中形成多個第一開孔以及多個第二開孔於該封裝膠體內的方法包括雷射燒孔。
  21. 如申請專利範圍第15項所述之封裝製程，更包括配置一第一外部元件於該第一晶片模組上方，並且接合該第一外部元件至該些第一對外接點。
  22. 如申請專利範圍第21項所述之封裝製程，更包括配置一第二外部元件於該第二晶片模組上方，並且接合該第二外部元件至該些第二對外接點。
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