TWI409893B - 用於帶電粒子束檢測之測試結構及其用以測定缺陷之方法 - Google Patents

用於帶電粒子束檢測之測試結構及其用以測定缺陷之方法 Download PDF

Info

Publication number
TWI409893B
TWI409893B TW098145562A TW98145562A TWI409893B TW I409893 B TWI409893 B TW I409893B TW 098145562 A TW098145562 A TW 098145562A TW 98145562 A TW98145562 A TW 98145562A TW I409893 B TWI409893 B TW I409893B
Authority
TW
Taiwan
Prior art keywords
transistor
sample
source
determining whether
drain
Prior art date
Application number
TW098145562A
Other languages
English (en)
Other versions
TW201037778A (en
Inventor
Hong Xiao
Original Assignee
Hermes Microvision Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hermes Microvision Inc filed Critical Hermes Microvision Inc
Publication of TW201037778A publication Critical patent/TW201037778A/zh
Application granted granted Critical
Publication of TWI409893B publication Critical patent/TWI409893B/zh

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302—Contactless testing
    • G01R31/305—Contactless testing using electron beams
    • G01R31/307—Contactless testing using electron beams of integrated circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

用於帶電粒子束檢測之測試結構及其用以測定缺陷之方法
本發明係有關一種測試結構(test structure)及其用於檢測電子元件之應用，特別是一種測試結構及其用於檢測電子元件之次臨界電壓缺陷(sub-threshold voltage defect)之方法。
金屬氧化物半導體場效應電晶體(metal-oxide-semiconductor-field-effect-transistor,MOSFET)處於關閉狀態時，由汲極(drain)流向源極(source)之電流稱為次臨界漏電流(sub-threshold leakage)。於理想狀態下，當關閉電晶體或者閘極(gate)電壓低於臨界電壓(threshold voltage)時，汲極-源極之間之傳導(conduction)小於一預定接受值，此接受值主要取決於所屬電晶體元件的功能性。舉例來說，微處理器之元件之臨界值高於行動電話之元件之臨界值。於實際狀態中，電子能量為波茲曼分佈(Boltzmann distribution)，因此在源極電子能量較高之電子得以進入通道(channel)中並流向汲極，形成次臨界漏電流(sub-threshold current)。其他造成電晶體元件之臨界電壓值改變之原因像是植入不正確之摻雜物類型(dopant type)或者摻雜物不均勻分佈等，都會產生次臨界漏電流。
請參考圖1A，為一不具有次臨界漏電流之NMOS電晶體100A之示意圖。如圖1A所示，NMOS電晶體100A包含一閘極101A、一n型摻雜區102A(源極)與一n型摻雜區103A(汲極)形成於一p型摻雜井(p-type well)104A與一p型摻雜基底(p-type substrate)105A之上。於閘極101A施加一閘極電壓Vg；於汲極103A施加一汲極電壓Vd；源極102A接地。電晶體106A為NMOS電晶體100A之等效電路，其中G為閘極；S為源極以及D為汲極。由於NMOS電晶體100A沒有次臨界漏電流，當NMOS電晶體100A關閉時，閘極電壓Vg為0，並且沒有電流流經源極102A與汲極103A之間之通道，也就是說當閘極電壓為0時，汲極-源極電流I_off為0。
請參考圖1B，為一具有次臨界漏電流之NMOS電晶體100B之示意圖。如圖1B所示，NMOS電晶體100B包含一閘極101B、一n型摻雜區102B(源極)與一n型摻雜區103B(汲極)形成於一p型摻雜井(p-type well)104B與一p型摻雜基底(p-type substrate)105B之上。於閘極101B施加一閘極電壓Vg；於汲極103B施加一汲極電壓Vd；源極102B接地。電晶體106B為NMOS電晶體100B之等效電路，其中G為閘極；S為源極以及D為汲極。由於NMOS電晶體100B具有次臨界漏電流，當NMOS電晶體100B關閉時，閘極電壓Vg為0，然而汲極-源極電流I_off不為0。
次臨界傳導(sub-threshold conduction)之大小由上述電晶體之臨界電壓(介於接地與閘極電壓Vg之間)而決定，因此必須隨施加電壓之減少而減少。意指有較少部分之閘極電壓擺動低於臨界電壓以關閉元件。因為次臨界傳導關於閘極電壓呈現指數變化，因此當MOSFET尺寸縮小時，次臨界傳導影響越顯著。
帶電粒子束系統，像是電子束檢測(electron beam inspection,EBI)系統，廣泛地應用於先進的積體電路晶片製程，此系統具有高解析度，可超越光學缺陷檢測系統之檢測能力，可用來檢測微小的物理缺陷。EBI系統的另一項優點為，基於不同組態的半導體元件，利用EBI系統產生不同的電壓對比(voltage contrast)，或稱為電壓對比等級(voltage contrast level)，透過觀察電壓對比影像能夠檢測晶圓表面上/下之電路缺陷(例如，斷路、短路或是漏電流)。舉例來說，如圖2A中第(1)部分所示，其為一半導體結構20A之橫截面示意圖，半導體結構20A包含一n型摻雜區21A，形成於一p型摻雜材料22A之中。因此本發明所述技術領域中具有通常知識者可以理解，半導體結構20A可視為一二極體23A，其具有一陰極231A位於一陽極232A之上，由於陽極232A電性連接材料22A(假設材料22A具有一電容值相當大之電容)，因此陽極232A等效接地。因此，當利用正電荷感應帶電粒子束(positive charging-inducing charged particle beam)針對半導體結構20A或者連接半導體結構20A之一接腳進行表面掃描，二極體23A逆向偏壓且正電荷累積在半導體結構20A之表面或是累積在連接半導體結構20A之接腳的表面上。如此將會阻礙半導體結構20A或其接腳之表面的二次電子到達檢測器(detector)，導致在帶電粒子顯微影像上形成暗電壓對比(dark voltage contrast,DVC)。
如圖2A之第(2)部分所示，半導體結構20A可用來表示一n型金屬氧化物半導體(n-type metal-oxide-semiconductor,NMOS)元件200A。NMOS元件200A包含p型摻雜基底210A、p型摻雜井220A、p型摻雜區230A、n型重摻雜(N+)之源極/汲極區(S/D)240A、薄閘極介電層250A、閘極電極260A與側壁間隔壁(sidewall spacers)270A。須注意的是，p型摻雜井220A可去除使得n型重摻雜(N+)之源極/汲極區(S/D)240A直接與p型摻雜基底210A接觸。或者，當p型摻雜井220A與p型摻雜基底210A為同類型摻雜時，p型摻雜基底210A意指包含p型摻雜井220A與p型摻雜基底210A。
參考圖2B中之第(1)部分所示，其為一半導體結構20B之橫截面示意圖，半導體結構20B包含一p型摻雜區21B，形成於一n型摻雜材料22B之中。因此本發明所述技術領域中具有通常知識者可以理解，半導體結構20B可視為一二極體23B，其具有一陽極231B位於一陰極232B之上，由於陰極232B電性連接材料22B(假設材料22B具有一相當大之電容)，因此陰極232B等效接地。因此，當利用正電荷感應帶電粒子束(positive charging-inducing charged particle beam)針對半導體結構20B或者連接半導體結構20B之一接腳進行表面掃描，二極體23B將受到順向偏壓。因此，n型摻雜材料22B之電子將到達半導體結構20B或者街頭的表面，正電荷將不會累積在半導體結構20B之表面或是累積在連接半導體結構20B之接腳的表面上，正電荷將被引至接地(材料22B)。如此將使半導體結構20B或其接腳之表面的二次電子到達檢測器，導致在帶電粒子顯微影像上形成亮電壓對比(bright voltage contrast,BVC)。
如圖2B之第(2)部分所示，半導體結構20B可用來表示一p型金屬氧化物半導體(p-type metal-oxide-semiconductor,PMOS)元件200B。PMOS元件200B包含p型摻雜基底210B、n型摻雜井220B、n型摻雜區230B、p型重摻雜(P+)之源極/汲極區(S/D)240B、薄閘極介電層250B、閘極電極260B與側壁間隔壁(sidewall spacers)270B。須注意的是，n型摻雜井220B可去除使得p型重摻雜(P+)之源極/汲極區(S/D)240B直接與基底210B接觸。或者，當n型摻雜井220B與基底210B為同類型摻雜時，基底210B意指包含n型摻雜井220B與基底210B。
參考圖2C中之第(1)部分所示，其為一半導體結構20C之橫截面示意圖，半導體結構20C包含一p型摻雜區21C，形成於一p型摻雜材料22C之中。因此本發明所述技術領域中具有通常知識者可以理解，半導體結構20B可視為一電阻23C電性連接材料22C，由於假設材料22C具有一相當大之電容，因此電阻23C等效接地。因此，當利用正電荷感應帶電粒子束(positive charging-inducing charged particle beam)針對半導體結構20C或者連接半導體結構20C之一接腳進行表面掃描，如同圖2B的情況，正電荷將不會累積在半導體結構20C之表面或是累積在連接半導體結構20C之接腳的表面上，正電荷將被引至接地(材料22C)。如此將促使半導體結構20C或其接腳之表面產生二次電子，導致在帶電粒子顯微影像上形成亮電壓對比(bright voltage contrast,BVC)。
如圖2C之第(2)部分所示，半導體結構20C可用來表示一p型金屬氧化物半導體(p-type metal-oxide-semiconductor,PMOS)元件200C。PMOS元件200C包含p型摻雜基底210C、p型摻雜井220C、p型摻雜區(P+)230C、p型重摻雜(P+)之源極/汲極區(S/D)240C、薄閘極介電層250C、閘極電極260C與側壁間隔壁(sidewall spacers)270C。須注意的是，p型摻雜井220C可去除使得p型重摻雜(P+)之源極/汲極區(S/D)240C直接與p型摻雜基底210C接觸。或者，當p型摻雜井220C與p型摻雜基底210C為同類型摻雜時，p型摻雜基底210C意指包含p型摻雜井220C與p型摻雜基底210C。
根據上述，帶電粒子束檢測能夠藉由觀察MOSFET之電壓對比影像檢測在MOSFET之製程中產生的各種缺陷。然而，靜態隨機存取記憶體(static random access memory,SRAM)內的次臨界漏電流不易藉由帶電粒子束檢測(例如，電子束檢測(electron beam inspection,EBI)檢測得知，因為接腳底下連接相似的電子元件時，帶電粒子束的掃描將引起相同的表面電荷(表面電位)。換句話說，連接掃描接腳的MOSFET之源極與汲極之間將不會有偏壓。因此，即使在特定汲極電壓Vd下，次臨界漏電流超過了可接受傳導電流值，無缺陷與有缺陷的源極/汲極接腳的帶電粒子電壓對比影像兩者相同。舉例來說，兩者將顯示暗電壓對比(dark voltage contrast,DVC)。因此很難辨識MOSFET是否有次臨界漏電流之缺陷。
因此，針對帶電粒子束檢測次臨界漏電流提出一測試結構與其應用之方法便是目前極需努力的目標。
本發明一實施例提供一種測試SRAM之次臨界漏電流之測試結構，其微幅修改習知SRAM之結構。
本發明一實施例提供一測試結構與方法以測定半導體元件樣品內的次臨界電壓缺陷，其主要讓半導體元件樣品中至少一電晶體接地。接地之電晶體設置於測試圖樣(test pattern)中，並藉由電性導通接地之電晶體與一基底或者一高電容值之電容。
本發明一實施例提供一種測試結構及其用以測定半導體元件樣品中次臨界電壓缺陷之方法，其主要藉由至少一電晶體之摻雜區與一基底或一高電容值之電容之間電性導通，讓此電晶體接地。此接地電晶體設 置於一測試圖樣之末端。
本發明一實施例提供一種測試結構及其用以測定半導體元件樣品中次臨界電壓缺陷之方法，其主要藉由改良在製作半導體元件中MOSFET時所使用的源極/汲極離子佈植光罩，讓源極-基底之間短路，並讓某些接腳接地。在正向模式(positive mode)之電子束檢測時，接地接腳之表面電位將趨近於0，而其他連接正常源極/汲極摻雜區之接腳之表面電位為正值。因此，源極與汲極之間將存在一偏壓，而次臨界漏電流檢測將顯示一亮電壓對比(bright voltage contrast,BVC)
因此，測定一半導體元件樣品中是否存在次臨界電壓缺陷之方法包含：提供一至少具有一測試圖樣之樣品，其中測試圖樣中至少一電晶體接地；取得樣品的帶電粒子顯微影像；以及藉由帶電粒子顯微影像觀察測試圖樣之電晶體之電壓對比，測定樣品中是否存在次臨界電壓缺陷。
因此，測定半導體元件樣品中是否存在次臨界電壓缺陷之測試結構包含之少一測試圖樣，在測試圖樣中，至少一電晶體接地。藉由樣品之帶電粒子顯微影像觀察測試圖樣之電晶體之電壓對比程度，測定樣品中是否存在次臨界電壓缺陷。
以下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
以下將藉由不同實施例並參照圖式說明本發明。需要注意的是，圖式中的尺寸都較實際尺寸為大以清楚說明。
以下所揭示之特定結構與功能描述僅用以闡述本發明之實施例，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍。
因此，以下所揭示之實施例具有不同的變化與替換的形式，即大 凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
一帶電粒子束系統，舉例來說，可為一電子束系統。習知之帶電粒子系統可參照美國專利公開號20080267489，在此不再贅述。一測試結構，其為刻意設計具有缺陷之測試結構。此有缺陷之元件之帶電粒子顯微影像，可用來比對製程元件之帶電粒子顯微影像，用以測定元件是否存在缺陷。
於帶電粒子檢測過程中，帶電粒子束能夠掃描接觸接腳，或者掃描曝露於待測半導體元件表面之延伸接腳。針對接腳底下部連接不同的電子元件進行掃描時，將會得到不同的電壓對比影像。相反地，若是針對兩接腳底下連接實質相同的電子元件進行掃描，實質相等的電荷積聚在接腳表面，導致電位相同，因此帶電粒子顯微影像中掃描接腳之電壓對比也相同。此現象將對SRAM元件利用帶電粒子束檢測方式檢測次臨界漏電流時產生影響，因為一般習知的SRAM內具有許多相同的電子元件，例如NMOS電晶體，利用電荷感應束針對這些電晶體或是其延伸接腳進行掃描時，各個源極/汲極摻雜區的電位相等。換句話說，在進行掃描的電晶體內，將沒有偏壓跨於源極/汲極摻雜區之間的通道。故，即使存在次臨界漏電流之缺陷，在帶電粒子顯微影像中將不會顯現異常的電壓對比(例如，亮電壓對比)，因為通道兩端的電位相等時將沒有驅動力形成電流。
一般習知的SRAM包含行列分佈之可定址記憶單元陣列。習知之六電晶體SRAM包含兩個存取電晶體(NMOS)與一個利用兩個交叉耦合反向器形成之正反器，其中每個反向器具有一個下拉電晶體(NMOS)與一個上推電晶體(PMOS)。位於每一列之存取電晶體之閘極與字元線(word line)連接；每一行之存取電晶體之源極與位元線對(bit line pair)之其中一端連接。利用與列(或者字元線)相關之週邊電路，並利用與行(或是位元線)相關之週邊電路自SRAM單元讀取資料與寫入資料至SRAM單元。
根據本發明之一實施例，揭示一種測試結構，用以檢測SRAM元件的次臨界漏電流。請參考圖3A，為一測試結構300用以檢測次臨界漏電流之示意圖。圖中右半邊的圖式為測試結構300之上視圖；左半邊的圖式為測試結構300中兩個不同圖樣之剖面圖。如圖所示，測試結構300包含一與習知SRAM元件相似的佈局(layout)，主要的差異在於測試結構300具有一測試圖樣(test pattern)310，或稱為電晶體測試列(test row of transistor)。測試圖樣310於其至少一端設置一短路缺陷(short defect)。左半邊的圖式分別為測試圖樣310沿線A-A’之剖面圖與正常圖樣(normal pattern)350，或稱為電晶體正常列(normal row of transistor)，沿線B-B’之剖面圖。如左半邊圖式所示，在測試圖樣310之一端，設置一短摻雜區(shorter doped region)313形成源極與接地端之間的短路缺陷；正常圖樣350具有一全尺寸摻雜區363(即，正常圖樣350中源極與接地端之間沒有短路)。因此，測試圖樣310之短摻雜區313與底下的基底材料(包含摻雜井390與摻雜基底391)之間導通，透過一傳導層389讓短摻雜區313接地。然，正常圖樣350之全尺寸摻雜區363沒有上述導通的現象，因為正常圖樣350之傳導層389未與底下的基底材料(包含摻雜井390與摻雜基底391)接觸。以下將詳細說明此剖面圖。須注意的是，傳導層389在半導體元件中(例如，場效電晶體元件)為一常用部件，於一實施例中，傳導層389為一矽化物層(silicide layer)。
請參考圖3B，為圖3A之測試結構300之上視圖。上述提到，測試結構300與習知SRAM元件差異之處在於測試結構300具有測試圖樣310。在測試圖樣310之一端或兩端設置一短路缺陷311。如圖所示，短路缺陷311為一未摻雜區，其鄰接測試圖樣310之端摻雜區(end doped region)313。帶電粒子束檢測(例如，電子束檢測)過程中，短路缺陷311使得在一閘極312底下，摻雜區313、315之間(可以理解的是，本發明之實施例中摻雜區313、315亦可稱為源極/汲極摻雜區313、315)的通道跨有一偏壓，其中閘極312、源極/汲極摻雜區313、315形成一電晶體，源極/汲極摻雜區313作為一源極；而源極/汲極摻雜區315作為一汲極。須注意的是，在圖3B中，方型與矩形代表自底下電子元件某處延伸之傳導接腳(conducting plug)。方型/矩形可代表接腳或者底下之電子元件。舉例來說，313、315代表底下之摻雜區。另外，312、314等不只代表閘極電極(圖中標示312、314之直條圖型)，也代表閘極。因此，圖3B的圖式應對照說明書之說明，以確保讀者不致混淆或誤解。
請參考圖3C，為圖3A之測試圖樣310內的電晶體之示意圖。圖3C為沿著圖3B之線A-A’之剖面圖。如圖所示，閘極312、314、316、318、320等設置於摻雜井390與摻雜基底391上，源極/汲極摻雜區313、315、317、319、321等設置於各個閘極312、314、316、318、320之兩側並埋置於摻雜井390內。摻雜區313鄰接短路缺陷311，其中短路缺陷311為一未摻雜區。另外，一傳導層389覆蓋於摻雜區313與短路缺陷311。因此，摻雜區313與摻雜井390之間藉由傳導層389導通，使源極/汲極摻雜區313虛短路(virtually short)至接地端(或者，虛短路至摻雜基底319，假設摻雜基底391之電容值很大，因此電位不受帶電粒子束檢測所感應之電荷的影響)。於一實施例中，將摻雜井390去除，源極/汲極摻雜區313直接與摻雜基底391導通。
接觸接腳(contact plug)3131、3151、3171、3191、3211等分別設置於源極/汲極摻雜區313、315、317、319、321上，並延伸向上。連接閘極312、314、316、318、320之接腳因不在此圖面範圍，因此未圖示於圖3C。請參考圖3B，閘極312藉由閘極電極(即為上述提到標示312、314之直條圖型)與閘極接腳3121連接；閘極314藉由同樣的方式與閘極接腳3141連接。
須注意的是，於圖3B中，閘極316藉由閘極電極與共同接觸接腳(share contact plug)3161連接，共同接觸接腳3161另外與一半導體結構380連接。同樣地，閘極318與共同接觸接腳3181連接，共同接觸接腳3181與另一半導體結構380連接。習知SRAM元件中，閘極312、314通常作為通道閘(pass gate)，閘極316、318通常作為反向器閘(inverter gate)。於一實施例中，閘極312、314以NMOSFET結構、半導體結構380以PMOSFET結構實現上述配置，其中NMOSFET可為圖2A中的半導體結構20A(n+/p型摻雜井)，PMOSFET可為圖2B與圖2C中的半導體結構20B(p+/n型摻雜井)與20C(p+/p型摻雜井)。
舉例來說，摻雜井390可為p型摻雜井，摻雜基底391可為p型摻雜基底，源極/汲極摻雜區313、315、317、319、321可為n型摻雜區。換句話說，測試圖樣310可為圖2所示之NMOSFET。根據前述，由於源極/汲極摻雜區313藉由短路缺陷311短路接地，當接觸接腳3131或其延伸接腳藉由正電荷感應帶電粒子束在表面進行掃描時，(正電)表面電荷將被引至接地端(摻雜基底391)，因此並不會累積在接觸接腳3131或其延伸接腳之表面。相反地，由於源極/汲極摻雜區315、317、319、321並無接地，當接觸接腳3151、3171、3191、3211或其延伸接腳藉由正電荷感應帶電粒子束在表面進行掃描時，正電荷將會累積在接腳表面，造成各個源極/汲極摻雜區315、317、319、321之間電位實質相等。在源極/汲極摻雜區313、315之間形成源極/汲極偏壓。因此帶電載子受到一驅動力，自源極/汲極摻雜區317、319、321移動至接地端(摻雜基底391)。
同時，當圖3B之閘極接腳3121、3141或其延伸接腳藉由正電荷感應帶電粒子束在表面進行掃描時，正電荷將會累積在接腳表面，在閘極312、314形成電位。源極/汲極摻雜區313、315之間具有源極/汲極偏壓，當閘極電位(或者說閘極電壓)超過閘極312的臨界電壓，閘極312底下的通道將會導通(turn on)，讓電流通過源極/汲極摻雜區313(包含與其接觸的短路缺陷311)與315，最後流至接地端(摻雜基底391)。在帶電粒子顯微影像中，接觸接腳3131與3151(或其延伸接腳)將顯示出亮對壓對比。測試結構300便可藉由觀察測試圖樣310之電壓對比影像，以檢視次臨界漏電流的存在。
請參考圖4A，為根據本發明之一實施例之測試結構300在沒有次臨界漏電流的情況之帶電粒子束顯微影像。如圖所示，源極/汲極摻雜區313(包含與其接觸的短路缺陷311)、315與317顯示出亮電壓對比；而源極/汲極摻雜區319與321顯示出暗電壓對比。或者，圖3C之接觸接腳3131、3151與3171顯示一亮電壓對比；而圖3C之接觸接腳3191與3211顯示一暗電壓對比。同時，閘極接腳3121、3141顯示一暗電壓對比，而閘極接腳3201與3221(圖示於圖3B)也顯示一暗電壓對比。於此實施例中，利用掃描所感應的正電荷累積在接觸接腳3131、3151、3171、3191、3211。另外，電荷也累積在閘極接腳3121與3141上。須注意的是，圖4A之源極/汲極摻雜區315、317(或者其對應的接腳)顯示暗電壓對比，而其對應的接觸接腳315’、317’顯示亮電壓對比。這是因為在檢測過程中，是從上方開始掃描測試圖樣310，因此，位於較上側的接觸接腳315、317將較閘極接腳3141先進行掃描。因此在掃描接腳315、317時，閘極314上將不會有進行掃描時所感應的閘極電壓，並且閘極314底下的通道為關閉的狀態。因此，沒有電流自源極/汲極摻雜區317流至源極/汲極摻雜區315，便產生暗電壓對比。另一方面，當掃描至接觸接腳315’與接觸接腳317’時，進行掃描時所感應的電荷已經累積在閘極接腳3141上，便在閘極314上形成閘極電壓，其電壓值足以讓底下的通道導通。因此，電流將自源極/汲極摻雜區317’流向源極/汲極摻雜區315’，便顯示出亮電壓對比。
關於源極/汲極摻雜區313(包含與其接觸的短路缺陷311)、315、317，因為電荷累積在閘極312、314上，可視為大於閘極312、314臨界電壓之閘極電壓分別施加在閘極312、314上。另外，正電荷亦累積在源極/汲極摻雜區313(包含與其接觸的短路缺陷311)、315與317，或者對應之接觸接腳3131、3151與3171上，在各個接腳上產生電位，其電位值彼此實質上相同，因為這些接腳底下連接實質上相同的電子元件。然而，源極-接地端之短路缺陷311造成源極/汲極摻雜區313具有一接地電壓(ground voltage)，使源極/汲極摻雜區313、315之間的通道與源極/汲極摻雜區315、317之間的通道之間跨有一偏壓。因此，電流能夠自源極/汲極摻雜區315流至源極/汲極摻雜區313再藉由短路缺陷311流至接地端(也就是圖3B的摻雜基底391)。接著將吸引帶電載子自源極/汲極摻雜區317穿過源極/汲極摻雜區315與源極/汲極摻雜區317之間的通道流至源極/汲極摻雜區315，再穿過源極/汲極摻雜區313與源極/汲極摻雜區315之間的通道，最後流至接地端。因此，源極/汲極摻雜區313、315與317將顯示出亮電壓對比。
至於源極/汲極摻雜區319與321(或者接觸接腳3191、3211)，由於大部分累積在閘極316與318的表面電荷分別藉由共同接觸接腳3161與3181被引至接地端(半導體結構380)，閘極316與318剩餘的閘極電壓低於閘極316與318的臨界電壓。因此，源極/汲極摻雜區319、321之間的通道為關閉的狀態，並且沒有電流，或是微小電流流過源極/汲極摻雜區317、319與321之間的通道。因此，源極/汲極摻雜區319、321等，或者接觸接腳3191、3211等顯示出暗電壓對比。
須注意的是，上述源極/汲極摻雜區313(包含與其接觸的短路缺陷311)、315、317之電壓對比的特性，是由上述摻雜區的NMOS結構之本質所造成，不受測試結構300中存在的次臨界漏電流缺陷影響。然而源極/汲極摻雜區319與321之電壓對比的特性將會受到測試結構300中是否存在次臨界漏電流缺陷的影響而有所不同。
請參考圖4B，為根據本發明之一實施例之測試結構300在有次臨界漏電流的情況之帶電粒子束顯微影像。如圖4B所示，源極/汲極摻雜區313(包含與其接觸的短路缺陷311)、315、317顯示為一亮電壓對比。另外，閘極接腳3121與3141顯示為一暗電壓對比，閘極接腳3201與3221也顯示為一暗電壓對比。這些元件在顯示的電壓對比特性與圖4A中沒有次臨界漏電流缺陷時所顯示的電壓對比特性相同。而源極/汲極摻雜區319與321在有次臨界漏電流的情況下，顯示為一亮電壓對比。這是因為次臨界漏電流缺陷的存在讓電流流過源極/汲極摻雜區317、319與321之間的通道，即使閘極316/318之閘極電壓低於閘極316/318的臨界電壓。須注意的是，次臨界漏電流通常為系統缺陷，因此當測試結構300存在次臨界漏電流，測試結構300多數的摻雜區皆存在缺陷，在測試圖樣310中整列的電晶體都將顯示為一亮電壓對比。因此，就檢測的觀點來說，如果測試圖樣310內連貫的摻雜區顯示異常電壓對比(在此情形，異常電壓對比為亮電壓對比)的數量超過預定的臨界值時，表示測試結構300中存在次臨界漏電流缺陷。
本發明技術領域中具有通常知識者可以理解，閘極316與318藉由連接p+/n型摻雜井、p+/p型摻雜井(或n+/n型摻雜井)之半導體結構380，視為虛接地(virtually ground)。半導體結構380本質特性可將共同接觸接腳3161、3181上因帶電粒子束檢測所感應的電荷引至接地端(半導體結構380)，因此閘極316與318上只有少數的電量(約0.7V)。通常這麼小的電位並不會大於閘極316與318的臨界電壓，便達成接地的效果。然而，當半導體元件的尺寸縮小時，其臨界電壓也跟著降低。在此趨勢下，閘極316與318的臨界電壓有可能會小於0.7V，屆時將造成測試結構300在進行帶電粒子束檢測時，源極/汲極摻雜區317、319與321之間的通道將會導通，電流將會通過這些通道。不論測試結構300中是否存在次臨界漏電流缺陷，源極/汲極摻雜區319與321在帶電粒子顯微影像中都將顯示為一亮電壓對比。因此便無法利用測試結構300以檢測次臨界漏電流。為了克服此項課題，必須針對測試結構300改良，以帶走更多殘留在共同接觸接腳3161與3181(即為閘極316與318)之電量，以確保閘極316與318之電壓低於其臨界電壓。
請參考圖5A，為根據本發明之一實施例之測試結構500，用以檢測次臨界電流之示意圖。圖中右半邊的圖式為測試結構500之上視圖；左半邊的圖式為測試結構500中兩個不同的測試圖樣之剖面圖。測試圖樣510於末端設置一短路缺陷。圖5A左半邊的圖式為有短路缺陷的測試圖樣510沿線A-A’之剖面圖與正常圖樣(無設置短路缺陷)550沿線B-B’之剖面圖。如圖所示，在測試圖樣510之一端，形成一短摻雜區513用以設置一源極至接地端之短路缺陷(source-to-ground short defect)；而正常圖樣550設置一全尺寸摻雜區563(即為在正常圖樣550中沒有源極至接地端之短路設置)。因此，短摻雜區513與底下的基底材料590、591之間藉由傳導層589導通，藉此將短摻雜區513接地。然而，正常圖樣550之全尺寸摻雜區563將不會有上述導通的現象，因為正常圖樣550中傳導層589沒有接觸到底下的基底材料(包含摻雜井390與摻雜基底391)。以下將針對剖面圖詳細描述。須注意的是，傳導層589為半導體元件(例如場效電晶體元件)中的常用部件，像是矽化物層(silicide layer)。
另外，如圖所示，於此實施例中，複數條多晶矽導線(poly line)將測試結構500中某些電晶體之閘極(或者，至少測試圖樣510之電晶體)電性連接複數個接線板(pad)595，確保在帶電粒子束檢測時，上述電晶體的閘極為接地電壓。接線板595設計為具有一較大電容值，因此與其連接的閘極的電位將不受帶電粒子束檢測所感應的電荷影響。換句話說，藉由連接接線板595能夠提供與其連接的閘極強大的接地效應。在測試結構500進行帶電粒子束檢測時，這些閘極(例如閘極516與518)的電位實質上等於零。於一實施例中，可省去第二道光罩(端切光罩(the end cut mask))利用自行對準之雙重圖樣製程(self-aligned double patterning process)形成測試結構500之閘極與接線板595。
請參考圖5B，為圖5A之測試結構500之上視圖。如前述提到，測試結構500與習知SRAM最大的差異在於具有測試圖樣510。在測試圖樣510之一端或兩端設置一短路缺陷511。如圖所示，短路缺陷511為一未摻雜區，其鄰接測試圖樣510之端摻雜區(end doped region)513。帶電粒子束檢測(例如，電子束檢測)過程中，短路缺陷511使得在一閘極512底下、源極/汲極摻雜區513、515之間的通道跨有一偏壓，其中閘極512、源極/汲極摻雜區513、515形成一電晶體，源極/汲極摻雜區513作為一源極；而源極/汲極摻雜區515作為一汲極。須注意的是，在圖5B中，如同圖3B，方型與矩形代表自底下電子元件某處延伸之傳導接腳(conducting plug)。因此，圖5B的圖式應對照說明書之說明，以確保讀者不致混淆或誤解。
請參考圖5C，為圖5A之測試圖樣510內的電晶體之示意圖。圖5C為沿著圖5B之線A-A’之剖面圖。如圖所示，閘極512、514、516、518、520等設置於摻雜井590與摻雜基底591上，源極/汲極摻雜區513、515、517、519、521等設置於各個閘極512、514、516、518、520之兩側並埋置於摻雜井590內。源極/汲極摻雜區513鄰接短路缺陷511，其中短路缺陷511為一未摻雜區。另外，一傳導層589覆蓋於源極/汲極摻雜區513與短路缺陷511。因此，源極/汲極摻雜區513與摻雜井590之間藉由傳導層589導通，使源極/汲極摻雜區513虛短路(virtually short)至接地端(或者，虛短路至摻雜基底591，假設摻雜基底591具有一大電容值)。於一實施例中，將摻雜井590去除，源極/汲極摻雜區513直接與摻雜基底591導通。
接觸接腳(contact plug)5131、5151、5171、5191、5211等分別設置於源極/汲極摻雜區513、515、517、519、521上，並延伸向上。連接閘極512、514、516、518、520之接腳因不在此圖面範圍，因此未圖示於圖5C。請參考圖5B，閘極512藉由閘極電極(即為標示512、514之直條圖型)與閘極接腳5121連接；閘極514藉由同樣的方式與閘極接腳5141連接。
舉例來說，摻雜井590可為p型摻雜井，摻雜基底591可為p型摻雜基底，源極/汲極摻雜區513、515、517、519、521可為n型摻雜區。換句話說，測試圖樣510可為圖2所示之NMOSFET。在此條件下，由於源極/汲極摻雜區513藉由短路缺陷511短路接地，當接觸接腳5131或其延伸接腳藉由正電荷感應帶電粒子束在表面進行掃描時，(正電)表面電荷將被引至接地端(摻雜基底591)，因此並不會累積在接觸接腳5131或其延伸接腳之表面。相反地，由於源極/汲極摻雜區515、517、519、521並無接地，當接觸接腳5151、5171、5191、5211或其延伸接腳藉由正電荷感應帶電粒子束在表面進行掃描時，正電荷將會累積在接腳表面，造成各個源極/汲極摻雜區515、517、519、521之間電位實質相等。在源極/汲極摻雜區513、515之間便形成源極/汲極偏壓。因此帶電載子受到一驅動力，自源極/汲極摻雜區517、519、521移動至接地端(摻雜基底591)。
與測試結構300不同之處在於，當測試結構500藉由正電荷感應帶電粒子束進行掃描時，閘極接腳5121、5141與共同接觸接腳5161、5181在帶電粒子顯微影像上顯示一亮電壓對比。這是因為上述閘極都接地，所以與其電性連接的接腳之表面無法建立電位，而是將電荷引至接地端，促使二次電子的產生。
請參考圖6A，為根據本發明之一實施例之測試結構500在沒有次臨界漏電流的情況之帶電粒子束顯微影像。上述提及在此實施例中，測試結構500中閘極512、514、520、522藉由電性連接接線板595而接地，在進行帶電粒子束檢測時，閘極512、514、520、522等之閘極電位/閘極電壓低於對應閘極的臨界電壓。舉例來說，在進行帶電粒子束檢測時，上述閘極之閘極電壓實質上可為零(接地電壓)。因此，如圖6A所示，閘極接腳5121、5141、5201與5221(圖示於圖5B)皆顯示一亮電壓對比。這些閘極底下的通道未導通，並且由於測試結構500中並無次臨界漏電流，因此沒有電流流經源極/汲極摻雜區513、515、517、519、521等，這些摻雜區將顯示一暗電壓對比。另一方面，由於源極/汲極摻雜區513(包含與其接觸的短路缺陷511)短路(接地)，因此顯示一亮電壓對比。換句話說，圖5C中接地之接觸接腳5131顯示一亮電壓對比，而圖5C中沒有接地的接觸接腳5151、5171、5191、5211顯示一暗電壓對比。
請參考圖6B，為根據本發明之一實施例之測試結構500在有次臨界漏電流的情況之帶電粒子束顯微影像。如圖6B所示，接地的閘極512、514、520、522或者，閘極接腳5121、5141、5201與5221仍然顯示一亮電壓對比。如同前述，在進行帶電粒子束檢測時，閘極512、514、520、522之閘極電位/閘極電壓低於對應閘極的臨界電壓。舉例來說，在進行帶電粒子束檢測時，上述閘極之閘極電壓實質上可為零(接地電壓)。然而，於此實施例中，測試結構500存在次臨界漏電流，即使閘極512、514、520、522之閘極電壓低於臨界電壓，也將有電流流經源極/汲極摻雜區513、515、517、519、521。因此，這些摻雜區將顯示一亮電壓對比，如圖6B所示。源極/汲極摻雜區513(包含與其接觸的短路缺陷511)由於短路(接地)，因此仍然顯示一亮電壓對比，如圖6B所示。換句話說，圖5C之接地之接觸接腳5131顯示一亮電壓對比；由於測試結構500存在次臨界漏電流缺陷，而在圖5C中未接地的接觸接腳5151、5171、5191、5211同樣顯示一亮電壓對比。
前面提到，次臨界漏電流通常為系統缺陷，因此當測試結構500存在次臨界漏電流，測試結構500多數的摻雜區皆存在缺陷，在測試圖樣510中整列的電晶體都將顯示為一亮電壓對比。因此，就檢測的觀點來說，如果測試圖樣510內連貫的摻雜區(或者，與其連接之接腳)顯示異常電壓對比(在此情形，異常電壓對比為亮電壓對比)的數量超過預定的臨界值時，表示測試結構500中存在次臨界漏電流缺陷。
於一實施例中，提供一種藉由改良習知SRAM元件，設置一測試結構之方法。藉由調整微影光罩(photolithography mask)的覆蓋區域，上述的微影光罩為離子佈植(ion implantation)形成電晶體的源極/汲極摻雜區時所使用。請參考圖7A，為根據本發明之一實施例之離子佈植前之測試結構(pre-implantation test structure)700’之示意圖。離子佈植前之測試結構700’是藉由離子佈植技術形成測試結構700。圖7A中右半邊的圖式為離子佈植前之測試結構700’之上視圖，而左半邊的圖式為要形成測試結構700中兩個不同的測試圖樣之剖面圖。如圖所示，離子佈植前之測試結構700’之佈局與習知SRAM元件之佈局類似。離子佈植前之測試結構700’設置至少一離子佈植前之測試圖樣710’。如圖所示，離子佈植前之測試圖樣710’與測試結構700’中其他離子佈植前之正常圖樣750’相同(若存在正常圖樣750’)。本發明技術領域中具有通常知識者可以理解，這樣的結構常見於半導體元件中，結構包含至少一基底791’、一摻雜井790’、一閘極電極7001’，設置於摻雜井790’之上、一閘極介電層7002’，其設置於閘極電極7001’與摻雜井790’之間、與一側壁間隔壁7003’，其設置於閘極電極7001’之側璧。須注意的是，閘極電極7001’的兩側是接下來利用離子佈植形成源極與汲極摻雜區之處。於一實施例中，基底791’可為p型摻雜基底，摻雜井790’可為p型摻雜井。在此實施例中，n型摻雜物將植入以形成源極/汲極摻雜區。
圖7B為根據本發明之一實施例之離子佈植製程示意圖，藉由離子佈植製程形成一測試結構，用以檢測次臨界漏電流。右半邊的圖式為改良後的源極/汲極離子佈植光罩7100之上視圖；左半邊的圖式為測試結構700’中兩圖樣在利用源極/汲極離子佈植光罩7100進行離子佈植前之剖面圖。如圖所示，源極/汲極離子佈植光罩7100上，用以在測試圖樣710’上進行離子佈植之未遮蓋的區域(透光區域)一端較短，而用在正常圖樣750’的未遮蓋的區域則為全尺寸。
請參考圖7C，為接續圖7B之離子佈植製程示意圖。右半邊的圖式為其製程所使用之源極/汲極離子佈植光罩7100之上視圖；左半邊的圖式為離子佈植前之測試結構700’中兩圖樣在利用源極/汲極離子佈植光罩7100進行離子佈植後之剖面圖。左邊的圖式中，分別為離子佈植後之測試圖樣710’沿線A-A’(圖示於右半邊)之剖面圖，與離子佈植後之正常圖樣750’沿線B-B’(圖示於右半邊)之剖面圖。源極/汲極離子佈植光罩7100是用以在測試圖樣710’與正常圖樣750’上形成源極/汲極摻雜區。因此，源極/汲極離子佈植光罩7100中短縮的未覆蓋區域，離子佈植後之測試圖樣710’具有一未佈植末端摻雜區711/713，包含一未摻雜區711與一短摻雜區713，且未摻雜區711鄰接短摻雜區713。另一方面，源極/汲極離子佈植光罩7100中全尺寸的未覆蓋區域，在測試結構700’中形成一正常圖樣750’之全尺寸摻雜區763。
請參考圖7D，為接續圖7C之離子佈植製程示意圖。如圖所示，在離子佈植後，在各個摻雜區上形成一傳導層789，便完成測試圖樣710之製程(同時也完成正常圖樣750，即完成測試結構700)。右半邊之圖式為製作完成之測試結構700之上視圖，而左半邊的圖式分別為測試圖樣710沿線A-A’(圖示於右半邊)之剖面圖與正常圖樣750沿線B-B’(圖示於右半邊)之剖面圖。
由圖7D可知，傳導層789同時覆蓋摻雜區713與未摻雜區711。因此，摻雜區713與其底下的基底材料(包括摻雜井790’與基底791’)將藉由傳導層789導通，藉此對摻雜區713造成接地效應。未摻雜區711便可視為一源極至接地端之短路缺陷，其將摻雜區713與接地端(基底791’)短路。換句話說，測試圖樣710在離子佈植製程中使用一改良之源極/汲極離子佈植光罩7100刻意製造缺陷。於一實施例中，測試圖樣710與正常圖樣750可以圖2A所提到的NMOSFET實現，其中摻雜井790與基底791可為p型摻雜物，而測試圖樣710與正常圖樣750之摻雜區皆為n型摻雜物。於一實施例中，摻雜井790可去除，摻雜區713便直接與基底791’導通。
以上實施例僅用以說明本發明之技術思想及特點，當不能以之限定本創作之專利範圍，所揭示之實施例具有不同的變化與替換的形式，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
100A、100B．．．NMOS電晶體
101A、101B．．．閘極
102A、103A、102B、103B．．．n型摻雜區
104A、104B．．．p型摻雜井
105A、105B．．．p型摻雜基底
Vg．．．閘極電壓
Vd．．．汲極電壓
G．．．閘極
S．．．源極
D．．．汲極
106A、106B．．．電晶體
I_off．．．汲極-源極電流
20A、20B、20C．．．半導體結構
21A、22B．．．n型摻雜區
21B、21C．．．p型摻雜區
22A、22C．．．p型摻雜材料
22B．．．n型摻雜材料
23A、23B．．．二極體
23C．．．電阻
231A、232B．．．陰極
232A、231B．．．陽極
200A．．．NMOS元件
200B、200C．．．PMOS元件
210A、210C．．．p型摻雜基底
210B．．．p(請確認)型摻雜基底
220A、220C．．．p型摻雜井
220B．．．n型摻雜井
230A．．．p型摻雜區
230B．．．n型摻雜區
230C．．．p型摻雜區(P+)
240A．．．n型重摻雜源極/汲極區
240B、240C．．．p型重摻雜源極/汲極區
250A、250B、250C．．．薄閘極介電層
260A、260B、260C、7001’．．．閘極電極
270A、270B、270C、7003’．．．側壁間隔壁
300、500、700．．．測試結構
310、510、710．．．測試圖樣
311、511．．．短路缺陷
313、513．．．短摻雜區
513、713．．．端摻雜區
312、314、316、318、320、512、514、516、518、520、522．．．閘極
313、315、317、315’、317’、319、321、513、515、517、519、521．．．源極/汲極摻雜區
350、550、750．．．正常圖樣
363、563、763．．．全尺寸摻雜區
380．．．半導體結構
389、589、789．．．傳導層
390、590、790’．．．摻雜井
391、591．．．摻雜基底
3121、3141、3201、3221、5121、5141、5201、5221．．．閘極接腳
3161、3181、5161、5181．．．共同接觸接腳
3131、3151、3171、3191、3211、315、317、315’、317’、5131、5151、5171、5191、5211、5231．．．接觸接腳
5131．．．接地接腳
595．．．接線板
700’．．．離子佈植前之測試結構
710’．．．離子佈植前之測試圖樣
710’．．．離子佈植後之測試圖樣
750’．．．離子佈植前之正常圖樣
750’．．．離子佈植後之正常圖樣
711．．．未摻雜區
713．．．摻雜區
791’．．．基底
7002’．．．閘極介電層
7100．．．源極/汲極離子佈植光罩
圖1A所示為不具有次臨界漏電流之NMOS電晶體之示意圖。
圖1B所示為具有次臨界漏電流之NMOS電晶體之示意圖。
圖2A之第(1)部分所示為一半導體結構20A；圖2A之第(2)部分所示為根據半導體結構20A所形成的NMOS元件200A之示意圖。
圖2B之第(1)部分所示為一半導體結構20B；圖2B之第(2)部分所示為根據半導體結構20B所形成的PMOS元件200B之示意圖。
圖2C之第(1)部分所示為一半導體結構20C；圖2C之第(2)部分所示為根據半導體結構20C所形成的PMOS元件200C之示意圖。
圖3A所示為根據本發明之一實施例之檢測次臨界漏電流之測試結構之設計示意圖。
圖3B所示為圖3A之測試結構之上視圖。
圖3C所示為圖3A內之電晶體之示意圖。
圖4A所示為根據本發明之一實施例之檢測次臨界漏電流之測試結構在不具次臨界漏電流之帶電粒子束顯微影像。
圖4B所示為根據本發明之一實施例之檢測次臨界漏電流之測試結構在具有次臨界漏電流之帶電粒子束顯微影像。
圖5A所示為根據本發明之一實施例之檢測次臨界漏電流之測試結構之設計示意圖。
圖5B所示為圖5A之測試結構之上視圖。
圖5C所示為圖5A之測試結構內之電晶體之示意圖。
圖6A所示為根據本發明之一實施例之檢測次臨界漏電流之測試結構在不具次臨界漏電流之帶電粒子束顯微影像。
圖6B所示為根據本發明之一實施例之檢測次臨界漏電流之測試結構在具有次臨界漏電流之帶電粒子束顯微影像。
圖7A所示為根據本發明之一實施例之離子佈植前之測試結構之示意圖。
圖7B所示為根據本發明之一實施例之一離子佈植製程示意圖，用以製作用來檢測次臨界漏電流之一測試結構。
圖7C所示為接續圖7B製程之示意圖。
圖7D所示為接續圖7C製程之示意圖。
510．．．測試圖樣
511．．．短路缺陷
512、514、516、518、520、522．．．閘極
513、515、517、519、521．．．源極/汲極摻雜區
550．．．正常圖樣
5121、5141、5201、5221．．．閘極接腳
5161、5181．．．共同接觸接腳

Claims (20)

  1. 一種測定一半導體元件樣品中是否存在一次臨界電壓缺陷之方法包含：提供該樣品至少一電晶體測試列，每一該電晶體測試列中，至少一電晶體接地；測得該樣品之一帶電粒子顯微影像；以及測定該樣品內之該次臨界電壓缺陷，是由該帶電粒子顯微影像中，觀察該電晶體測試列之電壓對比等級的方式所測定。
  2. 如專利申請範圍第1項所述之測定一半導體元件樣品中是否存在一次臨界電壓缺陷之方法，其中如果在任一該電晶體測試列中，連貫的電晶體中特定數量的電晶體符合一特定的電壓對比等級，則測定該樣品中存在該次臨界電壓缺陷。
  3. 如專利申請範圍第2項所述之測定一半導體元件樣品中是否存在一次臨界電壓缺陷之方法，其中該電壓對比等級可為亮電壓對比。
  4. 如專利申請範圍第1項所述之測定一半導體元件樣品中是否存在一次臨界電壓缺陷之方法，其中該接地電晶體之一摻雜區與一摻雜基底之間導通讓該接地電晶體接地。
  5. 如專利申請範圍第4項所述之測定一半導體元件樣品中是否存在一次臨界電壓缺陷之方法，其中實現該接地電晶體之該摻雜區與該摻雜基底之間導通的方式是藉由調整一源極/汲極離子佈植光罩中製作該摻雜區時所對應之覆蓋區域大小。
  6. 如專利申請範圍第1項所述之測定一半導體元件樣品中是否存在一次臨界電壓缺陷之方法，其中該次臨界電壓缺陷可為一電晶體之源極與汲極之間的漏電流。
  7. 如專利申請範圍第1項所述之測定一半導體元件樣品中是否存在一次臨界電壓缺陷之方法，更包含提供至少一電晶體正常列，在該電晶體正常列之 所有電晶體之源極與汲極之一摻雜物之類型，與該摻雜基底之一摻雜物類型相反，其中，藉由比較該帶電粒子顯微影像中該電晶體測試列與該電晶體正常列之電壓對比，以測定該次臨界電壓缺陷。
  8. 如專利申請範圍第7項所述之測定一半導體元件樣品中是否存在一次臨界電壓缺陷之方法，其中該源極與該汲極內具有n型摻雜物，該摻雜基底內具有p型摻雜物。
  9. 如專利申請範圍第1項所述之測定一半導體元件樣品中是否存在一次臨界電壓缺陷之方法，其中該半導體元件可為靜態隨機存取記憶體。
  10. 一種用以測定一半導體元件樣品中是否存在一次臨界電壓缺陷之測試結構包含：至少一電晶體測試列，且每一該電晶體測試列中至少一接地電晶體會接地，其中該樣品內之該次臨界電壓缺陷，由一帶電粒子顯微影像中，觀察該電晶體測試列之電壓對比等級的方式所測定。
  11. 如專利申請範圍第10項所述之用以測定一半導體元件樣品中是否存在一次臨界電壓缺陷之測試結構，其中該接地電晶體設置於該電晶體測試列之末端。
  12. 如專利申請範圍第10項所述之用以測定一半導體元件樣品中是否存在一次臨界電壓缺陷之測試結構，其中該接地電晶體之一摻雜區與一摻雜基底之間導通讓該接地電晶體接地。
  13. 如專利申請範圍第12項所述之用以測定一半導體元件樣品中是否存在一次臨界電壓缺陷之測試結構，其中實現該接地電晶體之該摻雜區與該摻雜基底之間導通的方式是藉由調整一源極/汲極離子佈植光罩中製作該摻雜區時所對應之覆蓋區域大小。
  14. 如專利申請範圍第10項所述之用以測定一半導體元件樣品中是否存在一次臨界電壓缺陷之測試結構，其中該電晶體測試列之至少一部分電晶體之 閘極藉由電性連接一高電容值之電容，讓該些閘極虛接地。
  15. 如專利申請範圍第14項所述之用以測定一半導體元件樣品中是否存在一次臨界電壓缺陷之測試結構，其中該電晶體測試列之至少一部分電晶體之閘極藉由電性連接一摻雜區讓該些閘極虛接地，其中該摻雜區內與該摻雜基底內之摻雜物類型相同。
  16. 如專利申請範圍第15項所述之用以測定一半導體元件樣品中是否存在一次臨界電壓缺陷之測試結構，其中該摻雜區內具有p型摻雜物，該摻雜基底內具有p型摻雜物。
  17. 如專利申請範圍第10項所述之用以測定一半導體元件樣品中是否存在一次臨界電壓缺陷之測試結構，更包含提供至少一電晶體正常列，在該電晶體正常列之所有電晶體之源極與汲極之一摻雜物之類型，與該摻雜基底之一摻雜物類型相反，其中，藉由比較該帶電粒子顯微影像中該電晶體測試列與該電晶體正常列之電壓對比，以測定該次臨界電壓缺陷。
  18. 如專利申請範圍第17項所述之用以測定一半導體元件樣品中是否存在一次臨界電壓缺陷之測試結構，其中該摻雜區內具有n型摻雜物，該摻雜基底內具有p型摻雜物。
  19. 如專利申請範圍第17項所述之用以測定一半導體元件樣品中是否存在一次臨界電壓缺陷之測試結構，其中該電晶體測試列與該電晶體正常列之電晶體為金屬n型氧化物半導體場效應電晶體。
  20. 如專利申請範圍第10項所述之用以測定一半導體元件樣品中是否存在一次臨界電壓缺陷之測試結構，其中該次臨界電壓缺陷可為一電晶體之源極與汲極之間的漏電流。
TW098145562A 2009-04-08 2009-12-29 用於帶電粒子束檢測之測試結構及其用以測定缺陷之方法 TWI409893B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/420,224 US8421009B2 (en) 2009-04-08 2009-04-08 Test structure for charged particle beam inspection and method for defect determination using the same

Publications (2)

Publication Number Publication Date
TW201037778A TW201037778A (en) 2010-10-16
TWI409893B true TWI409893B (zh) 2013-09-21

Family

ID=42933608

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098145562A TWI409893B (zh) 2009-04-08 2009-12-29 用於帶電粒子束檢測之測試結構及其用以測定缺陷之方法

Country Status (2)

Country Link
US (1) US8421009B2 (zh)
TW (1) TWI409893B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI624674B (zh) * 2016-01-06 2018-05-21 格羅方德半導體公司 Ｔｓ至ｐｃ短路問題之早期檢測的方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100308220A1 (en) * 2009-06-08 2010-12-09 United Microlelectronics Corp Inspection structure and method for in-line monitoring wafer
CN103645211B (zh) * 2013-11-29 2015-09-09 上海华力微电子有限公司 监控电子束缺陷扫描仪灵敏度的方法
US9799575B2 (en) 2015-12-16 2017-10-24 Pdf Solutions, Inc. Integrated circuit containing DOEs of NCEM-enabled fill cells
US9805994B1 (en) 2015-02-03 2017-10-31 Pdf Solutions, Inc. Mesh-style NCEM pads, and process for making semiconductor dies, chips, and wafers using in-line measurements from such pads
US10199283B1 (en) 2015-02-03 2019-02-05 Pdf Solutions, Inc. Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage
CN104931205B (zh) * 2015-06-19 2019-01-18 成都东方仪器有限公司 通用检漏装置
US9601392B1 (en) * 2015-10-30 2017-03-21 Globalfoundries Inc. Device characterization by time dependent charging dynamics
US10978438B1 (en) 2015-12-16 2021-04-13 Pdf Solutions, Inc. IC with test structures and E-beam pads embedded within a contiguous standard cell area
US10593604B1 (en) 2015-12-16 2020-03-17 Pdf Solutions, Inc. Process for making semiconductor dies, chips, and wafers using in-line measurements obtained from DOEs of NCEM-enabled fill cells
US9929063B1 (en) 2016-04-04 2018-03-27 Pdf Solutions, Inc. Process for making an integrated circuit that includes NCEM-Enabled, tip-to-side gap-configured fill cells, with NCEM pads formed from at least three conductive stripes positioned between adjacent gates
US9627370B1 (en) 2016-04-04 2017-04-18 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, GATE-short-configured, GATECNT-short-configured, and TS-short-configured, NCEM-enabled fill cells
US9905553B1 (en) 2016-04-04 2018-02-27 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, GATECNT-short-configured, and metal-short-configured, NCEM-enabled fill cells
US9748153B1 (en) 2017-03-29 2017-08-29 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second does of standard cell compatible, NCEM-enabled fill cells, with the first DOE including side-to-side short configured fill cells, and the second DOE including tip-to-side short configure
US9773774B1 (en) 2017-03-30 2017-09-26 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including chamfer short configured fill cells, and the second DOE including corner short configured fill cells
US9768083B1 (en) 2017-06-27 2017-09-19 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including snake open configured fill cells
US9786649B1 (en) 2017-06-27 2017-10-10 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including via open configured fill cells, and the second DOE including stitch open configured fill cells
US10096530B1 (en) 2017-06-28 2018-10-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including stitch open configured fill cells
US9865583B1 (en) 2017-06-28 2018-01-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including snake open configured fill cells, and the second DOE including stitch open configured fill cells
US11121046B2 (en) * 2018-07-31 2021-09-14 Taiwan Semiconductor Manufacturing Company Ltd. Wafer-level testing method and test structure thereof
CN116934744B (zh) * 2023-09-14 2023-11-17 深圳市冠禹半导体有限公司 基于机器视觉的mosfet蚀刻缺陷检测方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452412B1 (en) * 1999-03-04 2002-09-17 Advanced Micro Devices, Inc. Drop-in test structure and methodology for characterizing an integrated circuit process flow and topography
US20070222470A1 (en) * 2006-03-22 2007-09-27 International Business Machines Corporation Buried short location determination using voltage contrast inspection

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518190B2 (en) * 2006-03-22 2009-04-14 International Business Machines Corporation Grounding front-end-of-line structures on a SOI substrate
US7679083B2 (en) * 2007-03-30 2010-03-16 Samsung Electronics Co., Ltd. Semiconductor integrated test structures for electron beam inspection of semiconductor wafers
US20080267489A1 (en) * 2007-04-24 2008-10-30 Hermes- Microvision, Inc. Method for determining abnormal characteristics in integrated circuit manufacturing process
US20100055809A1 (en) * 2008-09-02 2010-03-04 Spansion Llc Process of fabricating a workpiece using a test mask

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452412B1 (en) * 1999-03-04 2002-09-17 Advanced Micro Devices, Inc. Drop-in test structure and methodology for characterizing an integrated circuit process flow and topography
US20070222470A1 (en) * 2006-03-22 2007-09-27 International Business Machines Corporation Buried short location determination using voltage contrast inspection

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI624674B (zh) * 2016-01-06 2018-05-21 格羅方德半導體公司 Ｔｓ至ｐｃ短路問題之早期檢測的方法
US10451666B2 (en) 2016-01-06 2019-10-22 Globalfoundries Inc. Methodology for early detection of TS to PC short issue

Also Published As

Publication number Publication date
US8421009B2 (en) 2013-04-16
TW201037778A (en) 2010-10-16
US20100258720A1 (en) 2010-10-14

Similar Documents

Publication Publication Date Title
TWI409893B (zh) 用於帶電粒子束檢測之測試結構及其用以測定缺陷之方法
US8299463B2 (en) Test structure for charged particle beam inspection and method for defect determination using the same
Patterson Use of Diodes to Enable μLoop® Test Structures for Buried Defects and Voltage to Grayscale Calibration
Donovan et al. Early detection of electrical defects in deep trench capacitors using voltage contrast inspection
US7772866B2 (en) Structure and method of mapping signal intensity to surface voltage for integrated circuit inspection
Rosenkranz Failure localization with active and passive voltage contrast in FIB and SEM
CN101877326B (zh) 集成电路的制造方法
US7948259B2 (en) Dielectric film and layer testing
CN207925459U (zh) 电子装置
US6934206B2 (en) Test structure for detecting bridging of DRAM capacitors
KR19990013871A (ko) 반도체 및 집적회로의 구조를 테스트하는 방법 및 장치
US8987013B2 (en) Method of inspecting misalignment of polysilicon gate
US6410353B1 (en) Contact chain for testing and its relevantly debugging method
Dodd et al. Single-event upset and snapback in silicon-on-insulator devices and integrated circuits
KR20090015710A (ko) 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치
KR20100008915A (ko) 테스트 장치 및 반도체 집적 회로 장치
CN114783500A (zh) 半导体器件的电性测试方法及测试结构
CN113629038B (zh) 测试阵列结构、晶圆结构与晶圆测试方法
Song SRAM failure analysis evolution driven by technology scaling
Lei et al. Detection and classification of gate to S/D shorts using charge dynamics
US20240128188A1 (en) Electronic fuse device, methods of measuring resistance of the same and forming the same
CN218498072U (zh) 集成电路
US20060076558A1 (en) Semiconductor device and manufacturing method thereof
Lei et al. Detection of Sub-Design Rule Shorts for Process Development in Advanced Technology Nodes
CN118198037A (zh) 一种多晶硅缺陷的测试结构及其测试方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees