TWI624674B - Ｔｓ至ｐｃ短路問題之早期檢測的方法 - Google Patents
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Abstract
本發明提供用以支持在TS-CMP製程階段線上檢測TS-PC短路缺陷的方法。實施例包括提供半導體基板，該基板具有多個部分形成的MOSFET裝置；對該基板執行第一缺陷檢測，該第一檢測包括ACC；基於該第一檢測識別該基板上的一個或多個BVC候選；對該一個或多個BVC候選執行第二缺陷檢測，該第二檢測在沒有ACC的情況下執行；以及基於在該第一及第二檢測期間出現的該一個或多個BVC候選檢測該基板上的一個或多個BVC缺陷。
Description
本發明係關於金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor；MOSFET)裝置的製造，尤其適用於檢測14奈米(nm)技術節點及以下的源極/汲極(TS)至閘極(PC)(TS-PC)短路。
就MOSFET裝置製造而言，TS-PC短路缺陷是先進製程技術開發的一些最常見且不利的失效機制。線上檢測TS-PC短路缺陷對於因新的材料/流程實施而可能發生於原子級上的新短路機制尤具挑戰性。一般來說，由於解析度及對比度限制，嚴重的TS-PC短路缺陷無法通過光學檢測方法檢測。
電子束檢測(electron beam inspection；EBI)一直是在裝置製程的閘極接觸(CB)化學機械拋光(chemical mechanical polishing；CMP)(CB-CMP)階段檢測TS-PC電性缺陷的最常用的線上檢測方法。目前，CB-CMP是TS-PC短路缺陷的唯一檢測點。不過，週期時間太長，因此缺陷可能在TS-CMP階段已經存在。目前，由於基本的挑戰，
不可能在TS-CMP階段檢測TS-PC短路缺陷。就週期時間、預警製程異常以及降低大批量生產的成本而言，在TS-CMP階段早期檢測TS-PC短路缺陷具有很大的實用價值。
因此，需要有能夠在TS-CMP製程階段線上檢測TS-PC缺陷的方法。
本發明的一個態樣是一種雙態物理過濾和/或亮電壓對比(bright voltage contrast；BVC)滋擾抑制以支持在TS-CMP製程階段線上檢測TS-PC短路缺陷的方法。
本發明的另一個態樣是一種基於TS-CMP層的共用接觸(share contact；SC)設計通過通道輔助導電(channel assisted conduction；CAC)檢測TS-PC短路缺陷的方法。
本發明的又一個態樣是一種基於線上EBI掃描結果監控並測量TS-PC疊置(overlay；OVL)偏移及製程視窗變化的方法。
本發明的額外態樣以及其它特徵將在下面的說明中闡述，且本領域的普通技術人員在檢查下文以後將在某種程度上清楚該些額外態樣以及其它特徵，或者該些額外態樣以及其它特徵可自本發明的實施中獲知。本發明的優點可如所附申請專利範圍中所特別指出的那樣來實現和獲得。
依據本發明，一些技術效果可通過一種方法在某種程度上實現。該方法包括：提供半導體基板，該
基板具有多個部分形成的MOSFET裝置；對該基板執行第一缺陷檢測，該第一檢測包括先進充電控制(advanced charging control；ACC)；基於該第一檢測識別該基板上的一個或多個BVC候選；對該一個或多個BVC候選執行第二缺陷檢測，該第二檢測在沒有ACC的情況下執行；以及基於在該第一及第二檢測期間出現的該一個或多個BVC候選檢測該基板上的一個或多個BVC缺陷。本發明的態樣包括：該第一及第二缺陷檢測為EBI。其它態樣包括：各該一個或多個BVC缺陷是源極/汲極至閘極短路。
本發明的另一個態樣是一種方法，該方法包括：形成靜態隨機存取記憶體(static random-access memory；SRAM)裝置，其具有至少一個n節點、至少一個p節點、以及至少一個共用接觸，該至少一個共用接觸將該至少一個n節點與該至少一個p節點連接；確定該n節點的閾值電壓(Vt)的上限；向該n節點的至少一個源極/汲極(S/D)施加小於或等於該上限的電壓；以及基於所施加的該電壓確定在該n節點上是否存在TS-PC短路。本發明的態樣包括：該至少一個p節點充當該n節點的虛擬接地。其它態樣包括：該Vt為小於該至少一個S/D電壓(Vd)的一半。另外的態樣包括基於由EBI所引起的CAC來確定是否存在該TS-PC短路。
本發明的又一個態樣是一種方法，該方法包括：提供測試裝置以進行OVL偏移監控及測量，該測試裝置具有n節點、p節點，以及多個接地(GND)、位元線
(BL)、SC、電壓供應(Vdd)、主動通道區(Rx)及閘極結構；改變該n節點的一個或多個列上的一個或多個BL和/或GND結構的寬度、高度和/或位置；對該n節點的該一個或多個列執行EBI；基於該EBI所導致的BVC確定該n節點的TS與PC之間的OVL偏移的階次；以及基於該BVC結果確定沿X方向或Y方向的該OVL偏移的測量。
本發明的態樣包括通過以下方式確定沿X方向的該OVL偏移的該階次：改變該n節點的該一個或多個列上的序列BL及GND結構的寬度。其它態樣包括基於該BVC結果確定至少一個製程視窗變化和/或至少一個TS未對準。另外的態樣包括：其中，該OVL偏移的該測量是基於該至少一個製程視窗變化，通過以下方式改變該BL或GND結構的該寬度：調整第一BL或GND結構，以使該第一BL或GND結構剛開始接觸相鄰閘極接觸；以及改變該序列BL或GND結構的該寬度直至該一個或多個列上的最後BL或GND結構不再能被後續印刷。額外的態樣包括：其中，該OVL偏移的該測量是基於該至少一個TS未對準，通過以下方式改變該寬度：以第一BL或GND結構的第一寬度開始；以及改變該序列BL或GND結構的該寬度直至該一個或多個列上的最後BL或GND結構不再能被後續印刷。另一態樣包括通過以下方式確定沿+X或-X方向的該OVL偏移測量：斷開該n節點上的該一個或多個列的第一列的第一組SC結構與第二列的第二組SC結構於改變該第一及第二列上的序列BL及GND結構的該寬度之
前。其它態樣包括：通過以下方式確定沿X方向的該OVL偏移的該測量：在該一個或多個列上分別相對一個或多個相鄰閘極結構改變該n節點的該一個或多個列上的序列BL及GND結構的位置；以及通過以下方式確定沿Y方向的該OVL偏移的該測量：在該n節點上的一個或多個相鄰列上分別相對一個或多個Vdd結構改變該n節點的該一個或多個列上的一個或多個GND結構的位置。另外的態樣包括通過以下方式確定沿X或Y方向的該OVL偏移的該測量：基於該改變監控該BVC結果的階次。額外的態樣包括通過以下方式分別確定沿+X或-X或+Y或-Y方向的該OVL偏移的該測量：確定對應該BVC結果的該一個或多個列的哪個列佔優勢。另一個態樣包括通過以下方式確定沿Y方向的該OVL偏移的該階次：改變該n節點的該一個或多個列上的序列GND結構的高度。其它態樣包括：該序列GND結構的最大高度受沿該Y方向的GND至Vdd間距限制。另外的態樣包括通過以下方式確定沿該Y方向的該OVL偏移的該測量：基於該改變監控該BVC結果的階次。額外態樣包括通過以下方式確定沿+Y或-Y方向的該OVL偏移的該測量：確定對應該BVC結果的該一個或多個列的哪個列佔優勢。
本領域的技術人員從下面的詳細說明中將很容易瞭解額外態樣以及技術效果，在該詳細說明中，通過示例擬執行本發明的最佳模式來簡單說明本發明的實施例。本領域的技術人員將意識到，本發明支持其它及不同
的實施例，且其數個細節支持在各種顯而易見的方面的修改，所有這些都不背離本發明。相應地，附圖及說明將被看作說明性質而非限制性質。
101、103、105、107、109、111‧‧‧步驟
201‧‧‧SRAM裝置
203、303、305‧‧‧n節點
205、307‧‧‧p節點
207‧‧‧SC
209、211、215‧‧‧S/D接觸
213‧‧‧閘極接觸
217‧‧‧通道
219‧‧‧TS-PC短路
221、801、1001、1201‧‧‧箭頭
301‧‧‧測試裝置
309‧‧‧GND
311‧‧‧BL
313‧‧‧SC
315‧‧‧Vdd
317‧‧‧Rx
319‧‧‧閘極
321‧‧‧層間介電質
323‧‧‧基板
501、503‧‧‧虛線圈
附圖中的圖形示例顯示(而非限制)本發明，附圖中相同的元件符號表示類似的元件，且其中：第1圖顯示依據一個示例實施例用於雙態物理過濾和/或BVC滋擾抑制以支持在TS-CMP製程階段線上檢測TS-PC短路缺陷的流程；第2A及2B圖分別示意顯示依據一個示例實施例支持通過CAC線上檢測TS-PC短路缺陷的SC設計以及電子束曝光下的CAC的物理原理；第3A及3B圖示意顯示依據一個示例實施例基於接觸尺寸調製監控並測量沿X方向的OVL偏移的測試結構；第4A及4B圖示意顯示依據一個示例實施例自第3A及3B圖的測試結構的TS未對準測量的模擬案例；第5圖示意顯示依據另一個示例實施例基於接觸尺寸調製基於向量線上監控並測量沿X方向的OVL偏移的測試結構；第6A及6B圖示意顯示依據一個示例實施例自第5圖的測試結構的TS未對準測量的模擬案例；第7圖示意顯示依據一個示例實施例基於
接觸位置調製線上監控並測量沿X方向的OVL偏移的測試結構；第8圖示意顯示依據一個示例實施例自第7圖的測試結構的TS未對準測量的模擬案例；第9圖示意顯示依據一個示例實施例基於接觸尺寸調製線上監控並測量沿Y方向的OVL偏移的測試結構；第10圖示意顯示依據一個示例實施例自第9圖的測試結構的TS未對準測量的模擬案例；第11圖示意顯示依據一個示例實施例基於接觸位置調製線上監控並測量沿Y方向的OVL偏移的測試結構；以及第12圖示意顯示依據一個示例實施例自第11圖的測試結構的TS未對準測量的模擬案例。
在下面的說明中，出於解釋目的，闡述許多具體細節來提供有關示例實施例的充分理解。不過，應當很清楚，可在不具有這些具體細節或者具有等同佈置的情況下實施示例實施例。在其它例子中，以方塊圖形式顯示已知的結構及裝置，以避免不必要地模糊示例實施例。此外，除非另外指出，否則說明書及申請專利範圍中所使用的表示組分的量、比例及數值屬性，反應條件等的所有數字將被理解為通過術語“大約”在所有情況下被修飾。
本發明處理並解決當前針對MOSFET裝置
形成期間的EBI檢測所伴隨的不能夠在TS-CMP製程階段線上檢測TS-PC短路缺陷的問題。
依據本發明的實施例的方法包括提供半導體基板，該基板具有多個部分形成的MOSFET裝置。對該基板執行缺陷檢測，其中，該檢測包括ACC。基於該檢測而識別該基板上的一個或多個BVC候選，並對該一個或多個BVC候選執行第二缺陷檢測，該第二檢測在沒有ACC的情況下執行。接著，基於在兩次檢測期間出現的該一個或多個BVC候選而在該基板上檢測一個或多個BVC缺陷。
本領域的技術人員從下面的詳細說明中將很容易瞭解其它態樣、特徵以及技術效果，在該詳細說明中，簡單地通過示例所考慮的最佳模式來顯示並說明較佳實施例。本發明支持其它及不同的實施例，且其數個細節支持在各種顯而易見的方面的修改。相應地，附圖及說明將被看作說明性質而非限制性質。
第1圖顯示用於雙態物理過濾和/或BVC滋擾抑制以支持在TS-CMP製程階段線上檢測TS-PC短路缺陷的流程。在步驟101中，提供具有多個部分形成的MOSFET裝置的半導體基板以例如通過EBI進行缺陷檢測。在此裝置製程階段，在TS-CMP級沒有可檢測電壓對比(voltage contrast；VC)信號，因為裝置的閘極及n節點都是“浮置的”，因此將由於EBI而導致顯暗。相反，該裝置的p節點接地，因此將由於EBI而導致顯亮。接著，在開啟ACC的情況下(例如自用電子束(ebeam)掃描該基板起
的激光輻射)，對該基板執行缺陷檢測。當開啟ACC時，可獲得更加均勻且穩定的充電狀態，但也可能因該光輻射所誘發的接面洩漏而發生錯誤的BVC結果。因此，僅在ACC開啟的情況下所執行的缺陷檢測的結果會被滋擾/雜訊率壓倒並因此阻礙正確的BVC檢測。
在步驟103中，通過工具上(on-tool)自動缺陷分類(automatic defect classification；ADC)來分類該第一檢測所導致的BVC候選，並接著在沒有ACC的情況下再次檢測各該BVC候選。通過在沒有ACC的情況下執行該第二檢測，來自該第一檢測的許多該BVC候選將因沒有鐳射照明的情況下的增強n-p接面位障高度而不再可見。不過，由於不均勻充電和/或圖像偽影(image artifact)所導致的滋擾/雜訊，在沒有ACC的情況下僅執行該檢測也是不夠的。
在步驟105中，檢查該BVC候選以確定在該第二檢測以後該BVC是否仍可見。如果來自該第一檢測的BVC候選在該第二檢測以後不再可見，則在步驟107中，確定這些BVC候選不是BVC缺陷，而是因光學誘發的洩漏而導致的滋擾。相反，如果來自該第一檢測的BVC候選在該第二檢測以後仍可見，則在步驟109中，確定這些BVC候選是因電性短路(例如TS-PC短路)所導致的真實BVC。因此，沒有光照明的該第二檢測可充當物理篩檢程式，以分離因光學誘發的接面洩漏而導致的滋擾。在步驟111中，該一個或多個BVC候選一經確認為該基板上的真
實BVC缺陷，即輸出最終資料用於後續裝置製程。
第2A及2B圖(正視圖及剖視圖)分別示意顯示依據一個示例實施例支持通過CAC線上檢測TS-PC短路缺陷的SC設計以及電子束曝光下的CAC的物理原理。請參照第2A圖，14奈米SRAM裝置201(例如下拉終端)形成有n節點203、p節點205以及SC 207，該SC通過p節點205的S/D接觸209及n節點203的S/D接觸211將n節點203與p節點205連接。P節點205具有較低電阻並因此為相鄰n節點203提供虛擬接地。n節點203還包括閘極接觸213、S/D接觸215，以及通道217。另外，在製造期間在n節點203中已發生TS-PC短路，例如STI空洞、鈦殘留、鰭片晶體缺陷，或OVL偏移，如條219所示。SRAM裝置201的設計被限於14奈米節點及以下，因為較大的技術節點例如20奈米不包括共用接觸，因此，由於n節點接面及閘極接觸都為“浮置”，在TS-CMP製程階段的TS-PC短路檢測是不可能的。
為“開啟”通道217並因此誘發電子(e-)從S/D接觸209穿過n節點203並最終到達S/D接觸215的運動，如箭頭221所示，並支持在短路n節點203上的BVC檢測，閾值電壓(Vt)有一些上限(例如約0.35至0.4伏(V))。例如通過使用針對超過閾值的線性區域的下列通式：
，可確定或解出Vt的該上限。尤其，
於Vg=Vd時，為開啟通道217以支持短路n節點203上的
BVC，Vt必須滿足。如此，當Vt足夠小(越小越好)，
從而開啟通道217時，檢測浮置n節點203上的TS-PC短路是可能的。
通過改變所注入的電子束電流可改變表面電位。在正電荷狀態下，p節點205的表面電位(正向偏壓P-N接面)被基本“固定”(例如約0.7至0.8V)，因此導致幾乎平的灰度值(grey level value；GLV)，儘管所施加的電子束電流增加。相反地，反向偏壓的n節點203電位可隨電流增加而不斷增加，因此所形成的GLV將相應降低。在沒有SC 207的情況下，S/D接觸211及215將保持浮置，因此顯黑，儘管存在TS-PC短路219。
第3A及3B圖示意顯示依據一個示例實施例基於接觸尺寸調製而線上監控並測量沿X方向的OVL偏移的測試結構。請參照第3A圖，測試裝置301形成有n節點303及305以及多個p節點307。測試裝置301還包括多個GND 309、BL 311、SC 313、Vdd 315、Rx 317以及閘極319結構。從接面設計的角度來看，BL 311與GND 309接觸之間沒有區別。通過連續改變序列獨立的n節點303及305接觸(例如GND 309及BL 311)的寬度，可為TS-PC對準設置精確的度量。例如，可增加GND 309(W 0 及W 2 )及BL 311(W 1 及W 3 )的寬度，並可減小GND 309(W 4 及W 6 )及BL 311(W 5 )的寬度。通過監控在逐漸縮小的TS接觸尺寸上曝光於電子束掃描所導致的BVC的階次，其中，=
W 0 -(-1)x△W，不僅可確定與製程視窗相關的製程變化，而且可通過與傳統製程的BVC的階次的比較而確定精確的TS未對準。另外，該流程與傳統製程完全相容，因此可表示生產晶片的真實製程問題。
如果需要通過此方法來提取精確的製程視窗(例如TS對準的絕對測量)，則可將n節點接觸寬度的起始點設於TS接觸(例如GND 309)剛開始接觸相鄰閘極接觸319之處(依據設計規則及製程)，如第3B圖(剖視圖)中所示。請參照第3B圖，層間介電質(interlayer dielectric；ILD)321形成於閘極接觸319之間，且SC 313、閘極接觸319、GND 309以及BL 311都形成於基板323上。傳統製程的製程視窗可自所觀察到的BVC的階次(i)獲得，也就是從獨立的逐漸調製的n節點303及305接觸可看到從W0開始直至第i BVC。從相應製程的最大可印刷性可確定所調製TS接觸的最大階次。另外，該TS未對準的精確度可由該步階的一半確定：△W/2。或者，如果僅需提取TS未對準，則W 0 的起始點可為任意，因為與該傳統製程相比，僅需相對的TS未對準(也就是相對測量)。
第4A及4B圖示意顯示依據一個示例實施例基於第3A及3B圖的測試結構的類比案例。具體而言，第4A圖表示傳統的製程視窗，第4B圖表示TS未對準。請參照第4A及4B圖，例如通過增加TS接觸W 0 至W 3 的寬度並減小TS接觸W 4 至W 7 的寬度，已如上所述調製了n節點305的TS接觸(例如GND 309或BL 311)的寬度。第
4A圖的TS接觸W 0 至W 3 顯亮，因此對應TS-PC短路，而TS接觸W 4 至W 7 顯暗，因此沒有短路。對於該傳統製程，直至BVC的第i 1 階次從所調製的測試結構301的n節點305是可見的，且如果W0起始於剛接觸相鄰閘極319之處(出
於說明方便未顯示)，則例如通過等式可確定傳
統的製程視窗。
相反地，第4B圖的TS接觸W 0 至W 6 顯亮，因此對應TS-PC短路，而TS接觸W 7 顯暗，因此沒有短路。與該傳統製程相比，直至BVC的第i 2 階次從所調製的測試
結構301的n節點305是可見的。例如從等式：
可確定該TS未對準。為確定TS未對準，僅需相對測量。因此，通過與該傳統製程比較可確定該TS未對準(W 4 -W 6 )。
第5圖示意顯示依據另一個示例實施例基於接觸尺寸調製基於向量線上監控並測量沿X方向的OVL偏移的測試結構。第5圖的測試裝置及流程與第3A圖相同，除了n節點303的TS接觸(例如GND 309或BL 311)的左側的SC 313與p節點307的其中一個斷開，如由虛線圈501突出顯示，且n節點305上的TS接觸的右側的SC 313與p節點307的其中一個斷開，如由虛線圈503突出顯示。斷開n節點303上的該TS接觸的左側的SC 313以及n節點305上的該TS接觸的右側的SC 313不僅支持測量OVL偏移的量，而且支持測量該TS未對準在沿哪個方向(+X或
-X)發生。如此，第5圖的測試裝置沿X方向產生該OVL偏移的基於向量的映射。
第6A及6B圖示意顯示依據一個示例實施例基於第5圖的測試結構的類比案例。請參照第6A圖，斷開n節點303上的該TS接觸的左側的SC 313以及n節點305上的該TS接觸的右側的SC 313導致該TS接觸(例如n節點305上的BL 311 W 1 以及n節點303上的GND 309 W 2 )只能由於例如沿如箭頭601所示的+X方向至附近SC 313的短路/偏移而顯亮。如此，通過比較來自兩組交替佈置的測試結構(例如n節點303與305)的特定BVC圖案可識別偏移方向。請參照第6B圖，如果該OVL偏移是沿相反的X方向，例如-X，則該圖案的極性將被逆轉，如箭頭603所示。
第7圖示意顯示依據一個示例實施例基於接觸位置調製而線上監控並測量沿X方向的OVL偏移的測試結構。從設計角度看，第7圖與在任意TS接觸寬度調製之前的第3A圖的起始點類似。與第3A圖或第5圖中調製該TS接觸的尺寸不同，第7圖的設計支援調製TS接觸的位置，其中，SX i =SX 0+(i-1)×△SX，同時保持各接觸尺寸相同。請參照第7圖，沿一個方向(例如-X)偏移n節點303上的該TS接觸，並沿相反方向(例如+X)偏移n節點305上的該TS接觸。特定n節點上的該TS接觸的特定移動方向並不重要，只要一組沿一個方向移動且另一組沿相反方向移動即可。通過TS-PC間距△TP確定最大步階數，也就是最
大調製深度：。該OVL偏移可從因TS-PC短路而導致
的該TS BVC的階次確定，且沿X方向的該OVL偏移可從哪個n節點圖案(例如n節點303或n節點305)顯示優勢的BVC而確定。
第8圖示意顯示依據一個示例實施例自第7圖的測試結構的TS未對準測量的模擬案例。請參照第8圖，可通過確定例如哪個n節點圖案列顯示優勢的BVC來監控並確定沿該X方向的該OVL偏移。在此案例中，對應n節點303的列顯示優勢的BVC圖案，例如BL 311 W 3 、W 5 及W 7 以及GND 309 W 4 及W 6 都顯亮。相反地，n節點305僅BL 311 W 7 顯亮。因此，該優勢圖案標示沿該+X方向的OVL偏移，如箭頭801所示。與傳統製程相比的相對TS未對準通過比較兩個晶圓的BVC階次仍然是有效的。
第9圖示意顯示依據一個示例實施例基於接觸尺寸調製而線上監控並測量沿Y方向的OVL偏移的測試結構。與第3A及5圖相反，針對Y偏移調製該一個或多個TS接觸僅適用於GND 309結構，因為其鄰近p節點307上的Vdd 315，如第9圖中所示。GND 309接觸高度的最大調製(其中Hi=H0-(i-1)x△H)受沿該Y方向的GND
309-Vdd 315間距限制：。與第3A及5圖中針對沿該X
方向的短路改變該TS接觸尺寸類似，通過連續調製GND 309接觸尺寸，可確定沿Y方向的該OVL偏移。另外，可
使用兩組調製GND 309接觸圖案來確定該實際的Y方向偏移，例如+Y或-Y。
第10圖示意顯示依據一個示例實施例自第9圖的測試結構的TS未對準測量的模擬案例。請參照第10圖，與確定第8圖中沿X方向的該OVL偏移類似，通過確定例如哪個n節點圖案列顯示優勢的BVC，可監控並測量沿Y方向的該OVL偏移。在此案例中，n節點303的GND 309 W 0 、W 2 及W 4 都顯亮，而n節點305僅GND 309 W 0 顯亮。因此，該優勢的n節點圖案標示沿+Y方向的OVL偏移，如箭頭1001所示。尤其，該TS未對準可從等式△Y=(i-1)x△H確定。
第11圖示意顯示依據一個示例實施例基於接觸位置調製而線上監控並測量沿Y方向的OVL偏移的測試結構。請參照第11圖，與第9圖類似，該TS接觸的可能調製再次僅適用於GND 309且GND 309接觸高度的最大調製(其中SYi=SY0-(i-1)x△SY)受沿該Y方向的GND
309-Vdd 315間距限制：。該Y偏移沿+Y與-Y方向對
稱，例如一個GND圖案沿該+Y方向偏移，例如n節點303的GND 309，且一個GND圖案沿該-Y方向偏移，例如n節點305的GND 309。再次，該偏移方向可從該EBI掃描哪組n節點圖案變亮確定，且該偏移量可從該BVC圖案的階次確定。
第12圖示意顯示依據一個示例實施例自第
11圖的測試結構的TS未對準測量的模擬案例。請參照第12圖，與確定第8圖中沿該X方向的該OVL偏移類似，通過確定例如哪個n節點圖案列顯示優勢BVC可監控並測量沿Y方向的該OVL偏移。在此案例中，n節點303的GND 309 W 2 、W 4 及W 6 都顯亮，而n節點305僅GND 309 W 6 顯亮。因此，該優勢的n節點圖案標示沿該+Y方向的OVL偏移，如箭頭1201所示。再次，該TS未對準可從式△Y=(i-1)x△H確定。
本發明的實施例可實現數個技術效果，包括雙態物理過濾以有效分離滋擾並支持檢測基本真實的電性短路缺陷；支持基於TS-CMP層的SC設計通過CAC線上檢測TS-PC短路；消除解析度限制；與傳統製程完全相容，並因此可代表晶片生產的實際製程問題；以及提供超過OVL控制限制的即時且可靠的特性。本發明的實施例適於各種工業應用，例如微處理器、智慧型電話、行動電話、蜂巢式手機、機上盒、DVD記錄器及播放機、汽車導航、印表機及周邊設備、網路及電信設備、遊戲系統，以及數位相機。因此，本發明對於任意14奈米技術節點及以下具有工業適用性。
在前面的說明中，參照本發明的具體示例實施例來說明本發明。不過，顯然，可對其作各種修改及變更，而不背離如申請專利範圍中所闡述的本發明的較廣泛的精神及範圍。相應地，說明書及附圖將被看作說明性質而非限制性質。應當理解，本發明能夠使用各種其它組
合及實施例，且支持在本文所表示的發明性概念的範圍內的任意修改或變更。
Claims (20)
- 一種檢測TS至PC缺陷的方法，該方法包括：提供半導體基板，該基板具有多個部分形成的金屬氧化物半導體場效電晶體(MOSFET)裝置；對該基板執行第一缺陷檢測，該第一缺陷檢測包括先進充電控制(ACC)；基於該第一缺陷檢測識別該基板上的一個或多個亮電壓對比(BVC)候選；對該一個或多個BVC候選執行第二缺陷檢測，該第二缺陷檢測在沒有ACC的情況下執行；以及基於在該第一及第二缺陷檢測期間出現的該一個或多個BVC候選檢測該基板上的一個或多個BVC缺陷。
- 如申請專利範圍第1項所述的方法，其中，該第一及第二缺陷檢測包括電子束檢測(EBI)。
- 如申請專利範圍第1項所述的方法，其中，各該一個或多個BVC缺陷包括源極/汲極至閘極短路。
- 一種檢測TS至PC缺陷的方法，該方法包括：形成靜態隨機存取記憶體(SRAM)裝置，其具有至少一個n節點、至少一個p節點、以及至少一個共用接觸，該至少一個共用接觸將該至少一個n節點與該至少一個p節點連接；確定該n節點的閾值電壓(Vt)的上限；向該n節點的至少一個源極/汲極(S/D)施加小於或等於該上限的電壓；以及基於所施加的該電壓，確定在該n節點上是否存在S/D(TS)至閘極(PC)(TS-PC)短路。
- 如申請專利範圍第4項所述的方法，其中，該至少一個p節點包括針對該n節點的虛擬接地。
- 如申請專利範圍第4項所述的方法，其中，該Vt包括小於該至少一個S/D電壓(Vd)的一半。
- 如申請專利範圍第4項所述的方法，其中，包括根據由基於電子檢測(EBI)所引起的通道輔助導電(CAC)來確定是否存在該TS-PC短路。
- 一種檢測TS至PC缺陷的方法，該方法包括：提供測試裝置以進行疊置(OVL)偏移監控及測量，該測試裝置具有n節點、p節點，以及多個接地(GND)、位元線(BL)、共用接觸(SC)、電壓供應(Vdd)、主動通道區(Rx)及閘極結構；改變該n節點的一個或多個列上的一個或多個BL和/或GND結構的寬度、高度和/或位置；對該n節點的該一個或多個列執行電子束檢測(EBI)；基於該EBI所導致的亮電壓對比(BVC)，確定該n節點的源極/汲極(TS)與閘極(PC)之間的OVL偏移的階次；以及基於該BVC結果，確定沿X方向或Y方向的該OVL偏移的測量。
- 如申請專利範圍第8項所述的方法，包括通過以下方式確定沿X方向的該OVL偏移的該階次：改變該n節點的該一個或多個列上的序列BL及GND結構的寬度。
- 如申請專利範圍第9項所述的方法，包括基於該BVC結果確定至少一個製程視窗變化和/或至少一個TS未對準。
- 如申請專利範圍第10項所述的方法，其中，該OVL偏移的該測量是基於該至少一個製程視窗變化，該方法包括通過以下方式改變該BL或GND結構的該寬度：調整第一BL或GND結構，以使該第一BL或GND結構剛開始接觸相鄰閘極接觸；以及改變該序列BL或GND結構的該寬度直至該一個或多個列上的最後BL或GND結構不再能被後續印刷。
- 如申請專利範圍第10項所述的方法，其中，該OVL偏移的該測量是基於該至少一個TS未對準，該方法包括通過以下方式改變該寬度：以第一BL或GND結構的第一寬度開始；以及改變該序列BL或GND結構的該寬度直至該一個或多個列上的最後BL或GND結構不再能被後續印刷。
- 如申請專利範圍第9項所述的方法，包括通過以下方式確定沿+X或-X方向的該OVL偏移的該測量：斷開該n節點上的該一個或多個列的第一列的第一組SC結構與第二列的第二組SC結構於改變該第一及第二列上的序列BL及GND結構的該寬度之前。
- 如申請專利範圍第8項所述的方法，包括：通過以下方式確定沿X方向的該OVL偏移的該測量：在該一個或多個列上分別相對一個或多個相鄰閘極結構改變該n節點的該一個或多個列上的序列BL及GND結構的位置；以及通過以下方式確定沿Y方向的該OVL偏移的該測量：在該n節點上的一個或多個相鄰列上分別相對一個或多個Vdd結構改變該n節點的該一個或多個列上的一個或多個GND結構的位置。
- 如申請專利範圍第14項所述的方法，包括通過以下方式確定沿X或Y方向的該OVL偏移的該測量：基於該改變監控該BVC結果的階次。
- 如申請專利範圍第14項所述的方法，包括通過以下方式分別確定沿+X或-X或+Y或-Y方向的該OVL偏移的該測量：確定對應該BVC結果的該一個或多個列的哪個列佔優勢。
- 如申請專利範圍第8項所述的方法，包括通過以下方式確定沿Y方向的該OVL偏移的該階次：改變該n節點的該一個或多個列上的序列GND結構的高度。
- 如申請專利範圍第17項所述的方法，其中，該序列GND結構的最大高度受沿該Y方向的GND至Vdd間距限制。
- 如申請專利範圍第17項所述的方法，包括通過以下方式確定沿該Y方向的該OVL偏移的該測量：基於該改變而監控該BVC結果的階次。
- 如申請專利範圍第17項所述的方法，包括通過以下方式確定沿+Y或-Y方向的該OVL偏移的該測量：確定對應該BVC結果的該一個或多個列的哪個列佔優勢。
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