TWI407689B - 信號處理裝置、等化裝置及其方法 - Google Patents
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Description
本發明係關於一種濾波裝置，特別是一種信號處理裝置、等化裝置及其方法。
一般而言，一通訊系統包含有一傳送器、一接收器、以及一通訊通道。該傳送器發出一第一信號至該通訊通道，該第一信號沿著通訊通道傳播後，形成一第二信號。該接收器接收該第二信號，並試著處理該第二信號以獲得原先包含於第一信號中之資訊。若該通訊通道不會造成波散(dispersion)，則第二信號實質上會近似於第一信號，於此情形下，第一信號與第二信號間的差異僅涉及一延遲(delay)與一比例係數(scaling factor)，此二者對接收器而言均相當容易處理，接收器可利用已知之各種時序同步以及自動增益控制之技術來處理前述延遲與比例係數之問題。然而，事實上該通訊通道通常會造成波散，因此第二信號也通常是第一信號的失真版(distorted version)(亦即不僅涉及前述延遲與比例係數而已)。一個由有限脈衝響應(finite impulse response；簡稱FIR)濾波器所構成之前饋等化器，即是一個用來等化(equalizing)上述第二信號失真的裝置。大多數的前饋等化器係不連續時間式之電路，於其中的一取樣裝置會將所接收之信號轉換成一不連續時間信號。特別是，對一高速通訊系統而言，不連續時間式前饋等化器非常難以實現，此乃因難以實現一高速的取樣裝置所導致。於這些應用中，連續時間式前饋等化器是一個較好的替代選擇。到目前為止，高速連續時間式前饋等化器之實現係仰賴LC電路，相關內容可參考以下文件：「An 80mW 40Gb/s 7-Tap T/2-Spaced FFE in 65nm CMOS」(刊載於2009年IEEE國際固態電路會議之技術論文文摘之第52冊、第364~365頁，係由Momtaz及Green所撰寫)，以及該文件所引用之參考文件。儘管LC電路可提供較佳的效能，然而LC電路相當昂貴，故本技術領域係需要一連續時間式之前饋式等化器來解決上述
的問題。
因此，本發明目的之一在於提出一種信號處理之裝置以及一種提供等化之裝置及方法，以解決上述先前技術之問題。
因此，本發明目的之一在於提出一種信號處理之裝置以及一種提供等化之裝置及方法，該方法與裝置可適用於一通訊系統中。此外，對於高速通訊也可適用。
依據本發明之一實施例，一用來提供連續時間式的信號處理之裝置包含：一第一從屬單元與一第二從屬單元。該第一從屬單元自一在前電路接收一第一類比信號。該第二從屬單元自一在後電路接收一第二類比信號。前述第一從屬單元利用一回授迴路與一前饋路徑之結合，來延遲該第一類比信號，進而輸出一第三類比信號至該在後電路。前述第二從屬單元利用另一回授迴路與另一前饋路徑之結合，依據一權重係數，來對該第一及第二類比信號執行一權重加總，進而輸出一第四類比信號至該在前前電路。
依據本發明之一實施例，一用來提供連續時間式之等化(equalization)之裝置包含：複數個處理單元。該些處理單元係以一串接佈局之方式來組成，每該處理單元包含一第一從屬單元以及一第二從屬單元，用來依據一權重係數，自一在前電路以及一在後電路分別接收一第一類比信號以及一第二類比信號，以及分別輸出一第三類比信號以及一第四類比信號至該在後電路以及該在前電路；其中每該第一從屬單元以及每該第二從屬單元包含一回授迴路以及一前饋路徑。
依據本發明之一實施例，一用來提供連續時間式之等化(equalization)之方法包含：自一在前電路處，接收一第一類比信號；自一在後電路處，接收一第二類比信號；利用一回授迴路以及一前饋路徑之結合，來延遲該第一類比信號，藉以產生一第三類比信號；傳送該第三類比信號至該在後電路；利用另一回授迴路以及另一前饋路徑之結合，依據一權重係數，對該第一類比信號以及該第二類比信號執行加總，藉以產生一第四類比信號；以及傳送該第四類比信號至該在前電路。
藉由閱讀以下本發明之實施例說明以及參照各圖式，本技術領域具有通常知識者可更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明主張美國申請案(申請案號：12/421,647)之國際優先權，該暫時申請案之申請日為2009年04月10日。且該申請案之內容為本案所引用參考。
請參酌本案圖式以閱讀底下的詳細說明，其中本案圖式係以舉例說明的方式，來介紹本發明各種不同的實施例，並供瞭解如何實現本發明。本發明實施例提供了充足的內容，以供本技術領域且有通常知識者來實施本案所揭露之實施例，或實施依本案所揭露之內容所衍生之實施例。須注意的是，該些實施例彼此間並不互斥，且部分實施例可與其它一或多個實施例作適當結合，以形成新的實施例，亦即本發明之實施並不侷限於以下所揭露之實施例。
請參照圖1，其係本發明之一連續時間式有限脈衝響應(finite impulse response；簡稱FIR)濾波器100之功能方塊圖。該濾波器100包含：複數個FIR單元111~115，其係以串接佈局(cascade topology)方式所組成；以及一選用終端單元(optional termination cell)120。每該FIR單元執行以下動作：由其在前電路處，接收一第一類比信號；由其在後電路處，接收一第二類比信號；輸出一第三類比信號至其在後電路；以及輸出一第四類比信號至其在前電路，舉例而言，FIR單元112執行以下動作：自FIR單元111處(即在前電路處)接收x 1
(即第一類比信號)；自FIR單元113處(即在後電路處)接收y 2
(即第二類比信號)；輸出x 2
(即第三類比信號)至FIR單元113(即在後電路)；以及輸出y 1
(即第四類比信號)至FIR單元111(即在前電路)。進一步而言，每該FIR單元依據各自的一權重係數產生各自的第四類比信號，舉例而言，每FIR單元111~115之運作係分別依據一權重係數W0
~W 4
。當使用選用終端單元120時，該選用終端單元120依據一權重係數(W 5
)，由其在前電路(即FIR單元115)接收一類比輸入信號(x 5
)，並輸出一類比輸出信號(y 5
)至其在後電路。而當不使用該選用終端單元120時，該類比輸入信號(x 5
)經由一虛擬負載，呈現浮接(floating)或終止(terminated)之狀態，此時該類比輸出信號(y 5
)係無效的(null)(亦即為零)。於一較佳實施例中，所有的FIR單元111~115實質上均為相同或相似的電路(但FIR單元111~115運作所依據之權重係數分別為W 0
、W 1
、W 2
、W 3
、W 4
，且W 0
、W 1
、W 2
、W 3
、W 4
不相同或是相同)，然此僅為一較佳實施例，並非對本發明之限制。
圖2顯示一FIR單元200之功能方塊圖，該FIR單元200係可用來實施圖1之FIR單元112。請注意，FIR單元200同樣地可用來實施圖1中其它的FIR單元(即FIR單元111、113~115)，差別僅在於各別的FIR單元接收及輸出各自的信號。前述FIR單元200執行下列動作：自其在前電路處接收x 1
(即第一類比信號)；自其在後電路處接收y 2
(即第二類比信號)；輸出x 2
(即第三類比信號)至其在後電路；以及輸出y 1
(即第四類比信號)至其在前電路。FIR單元200包含一延遲單元210以及一加總單元220。延遲單元210使用一第一加總放大器211以及一第二加總放大器212之結合，來接收該第一類比信號x 1
以及輸出該第三類比信號x 2
，其中第一及第二加總放大器211、212組成之佈局係涉及一第一回授迴路以及一第一前饋路徑。前述第一加總放大器211對第一類比信號x 1
與第三類比信號x 2
執行一第一權重加總(weighted sum)，藉以產生一第一中間信號u
。前述第二加總放大器212則對第一類比信號x 1
與第一中間信號u
執行一第二權重加總，藉以產生該第三類比信號x 2
。第一回授迴路係用來將第一加總放大器211之輸出(即u
)，作為提供予第二加總放大器212之一輸入；以及用來回授第二加總放大器212之輸出(即x 2
)，以作提供予第一加總放大器211之輸入。第一前饋路徑則係用來將第一類比信號x 1
作為一輸入信號，直接提供予第二加總放大器212，藉此有效地形成一快速路徑，以繞過(bypass)該第一加總放大器211。加總單元220經由一第二回授迴路、一第二前饋路徑與一第三前饋路徑之佈局，利用一第三加總放大器213與一第四加總放大器214之結合，接收該第一類比信號x 1
以及該第二類比信號y 2
，並輸出該第四類比信號y 1
。該第三加總放大器213對第一類比信號x 1
、第二類比信號y 2
以及第四類比信號y 1
，執行一第三權重加總，藉以產生一第二中間信號v
。第四加總放大器214則對第一類比信號x 1
、第二類比信號y 2
以及該第二中間信號v
，執行一第四權重加總，藉以產生該第四類比信號y 1
。第二回授迴路係用來將第三加總放大器213之輸出(即v
)，作為提供予第四加總放大器214之一輸入；以及用來回授第四加總放大器214之輸出(即y 1
)，以作提供予第三加總放大器213之輸入。第二前饋路徑則係用來將第一類比信號x 1
作為一輸入信號，直接提供予第四加總放大器214，藉此有效地形成一快速路徑，以繞過該第三加總放大器213。第三前饋路徑則係用來將第二類比信號y 2
作為一輸入信號，直接提供予第四加總放大器214，藉此有效地形成一快速路徑，以繞過該第三加總放大器213。
前述第一加總放大器211所執行之權重加總函數(weighted-sum function)可以下列數學式(1)表示之：
U
(s
)=(a 1
‧X 1
(s
)+a 2
‧X 2
(s
))‧G 1
(s
) ……(1)
其中X 1
(s
)、X 2
(s
)以及U
(s
)分別代表x 1
、x 2
與u
之拉普拉斯轉換(Laplace transform)，a 1
與a 2
則分別代表該二加總輸入值x 1
、x 2
之權重，至於G 1
(s
)則係第一加總放大器211之頻率響應。另外，第二加總放大器212所執行之權重加總函數則可以下列數學式(2)來表示之：
X 2
(s
)=(a 3
‧X 1
(s
)+a 4
‧U
(s
))‧G 2
(s
) ……(2)
其中a 3
與a 4
分別代表該二加總輸入值x 1
與u
之權重，G 2
(s
)則係第二加總放大器212之頻率響應。將前述數學式(1)、數學式(2)結合，可得如下所示之數學式(3)：
X 2
(s
)=X 1
(s
)‧[a 3
‧G 2
(s
)+a 1
‧a 4
‧G 1
(s
)‧G 2
(s
)]/[1-a 2
‧a 4
‧G 1
(s
)‧G 2
(s
)] (3)
前述第三加總放大器213所執行之權重加總函數可以下列數學式(4)表示之：
V
(s
)=(a 5
‧X 1
(s
)+a 6
‧Y 2
(s
)+a 7
‧Y 1
(s
))‧G 3
(s
)……(4)
其中Y 1
(s
)、Y 2
(s
)以及V
(s
)分別代表y 1
、y 2
與v
之拉普拉斯轉換，a 5
、a 6
與a 7
則分別代表該二加總輸入值x 1
、y 2
、y 1
之權重，至於G 3
(s
)則係第三加總放大器213之頻率響應。再者，第四加總放大器214所執行之權重加總函數則可以下列數學式(5)來表示之：
Y 1
(s
)=(a 8
‧X 1
(s
)+a 9
‧Y 2
(s
)+a 10
‧V
(s
))‧G 4
(s
)……(5)
其中a 8
、a 9
與a 10
分別代表該二加總輸入值x 1
、y 2
與v
之權重，G 4
(s
)則係第四加總放大器214之頻率響應。將前述數學式(4)、數學式(5)結合，可得如下所示之數學式(6)：
Y 1
(s
)=X 1
(s
)[a 8
‧G 4
(s
)+a 5
‧a 10
‧G 3
(s
)‧G 4
(s
)]/[1-a 7
‧a 10
‧G 3
(s
)‧G 4
(s
)]+Y 2
(s
)[a 9
‧G 4
(s
)+a 6
‧a 10
‧G3
(s
)‧G 4
(s
)]/[1-a 7
‧a 10
‧G 3
(s
)‧G 4
(s
)] (6)
如上所述，延遲單元210與加總單元220之運作均利用了一回授迴路與一前饋路徑之結合。回授迴路之作用表現在轉換函式的分母項(即數學式(3)之[1-a 2
×a 4
×G l
(s
)×G 2
(s
)]以及數學式(6)之[1-a 7
×a 10
×G 3
(s
)×G 4
(s
)])。前饋路徑之作用則表現在轉換函式的分子項(即數學式(3)之a 3
×G 2
(s
)以及數學式(6)之a 8
×G 4
(s
)與a 9
×G 4
(s
))。如一般控制理論所認知，回授係一種擴展(extending)系統可操作頻寬(operational bandwidth)的有效方法。前饋路徑則藉由繞過特定功能方塊，以減少響應時間的方式，來協助加快系統速度。因此，前述延遲單元210與加總單元220均可運作得非常快，進而使得FIR單元200可達到高速運作。當然，若前述延遲單元210與加總單元220無須於高速運作的情形下，則前饋路徑可視情形決定是否使用。
如一般所認知的，加總放大器有各種不同的實施範例。故，於此本說明書僅各以一個實施範例進行說明。
圖3顯示前述延遲單元200中的第一加總放大器211之範例電路300。於本實施例中，使用了一差動電路之佈局，其中信號係以一正端信號(以下標「+」來表示)以及一負端信號(以下標「-」來表示)來實現。舉例來說，前述信號x 1
係以正端信號x 1+
與負端信號x 1-
來表示，且信號x 1
則係等於該正端信號x 1+
與該負端信號x 1-
間之差異。該電路300包含：一第一差動對，其包含二個MOS(例如是：NMOS(n通道金氧半導體))電晶體M1+
與M1-
；一第二差動對，其包含二個MOS(例如是：NMOS)電晶體M2+
與M2-
；一第一電流源I1
；一第二電流源I2
；以及一電阻對R1+
及R1-
。透過本案揭露可知，VSS
係指一第一虛擬定電位電路(fixed-potential circuit)節點，通常係指接地點；VDD
係指一第二虛擬定電位電路節點，通常係指電源供應點。另外，前述第一差動對M1+
、M1-
係由第一電流源I1
所偏壓，並用來接收以及放大前述輸入信號x 1
，進而提供一放大輸出至前述電阻對R1+
、R1-
，其中該電阻對R1+
、R1-
係作為負載之用。又，前述第二差動對M2+
、M2-
係由第二電流源I2
所偏壓，並用來接收以及放大前述輸出信號x 2
，進而提供一放大輸出至電阻對R1+
、R1-
。再者，既然該電阻對R1+
、R1-
係第一差動對M1+
、M1-
與第二差動對M2+
、M2-
之共同負載，此二差動對之放大輸出會被加總起來，再產生前述中間信號u
。於本例中，參照前述數學式(1)，係數a 1
為一正值，該正值係由該第一差動對M1+
、M1-
的尺寸(size)以及第一電流源I1
的強度(magnitude)所決定；係數a 2
則為一負值，該負值由該第二差動對M2+
、M2-
的尺寸以及第二電流源I2
的強度(或稱為“大小”)來決定。
圖4顯示前述延遲單元210中的第二加總放大器212之範例電路400。本實施例亦使用一差動電路之佈局。該電路400包含：一第一差動對，其包含二個MOS(例如是：NMOS)電晶體M3+
與M3-
；一第二差動對，其包含二個MOS(例如是：NMOS)電晶體M4+
與M4-
；一第一電流源I3
；一第二電流源I4
；以及一電阻對R2+
及R2-
。上述第一差動對M3+
、M3-
係由第一電流源I3
所偏壓，並用來接收以及放大前述輸入信號x 1
，進而提供一放大輸出至前述電阻對R2+
、R2-
，其中該電阻對R2+
、R2-
係作為負載之用。又，前述第二差動對M4+
、M4-
係由第二電流源I4
所偏壓，並用來接收以及放大前述中間信號u
，進而提供一放大輸出至電阻對R2+
、R2-
。再者，既然該電阻對R2+
、R2-
係第一差動對M3+
、M3-
與第二差動對M4+
、M4-
的共同負載，此二差動對之放大輸出也會被加總起來，再產生該輸出信號x 2
。於本例中，參照前述數學式(2)，係數a 3
為一正值，該正值係由該第一差動對M3+
、M3-
的尺寸以及第一電流源I3
的強度來決定；至於係數a 4
則為一負值，該負值由該第二差動對M4+
、M4-
的尺寸以及第二電流源I4
的強度來決定。
圖5顯示前述加總單元220中的第三加總放大器213之範例電路500。本實施例亦使用一差動電路之佈局，其中信號係以一正端信號(以下標「+」來表示)以及一負端信號(以下標「-」來表示)來實現。電路500包含：一第一差動對，其包含二個MOS(例如是：NMOS)電晶體M5+
與M5-
；一第二差動對，其包含二個NMOS電晶體M6+
與M6-
；一第三差動對，其包含二個MOS(例如是：NMOS)電晶體M7+
與M7-
；一第一電流源I5
，其係由權重係數W 1
所控制；一第二電流源I6
；一第三電流源I7
；以及一電阻對R3+
及R3-
。上述第一差動對M5+
、M5-
係由第一電流源I5
所偏壓，並用來接收以及放大前述信號x 1
，進而提供一放大輸出至該電阻對R3+
、R3-
，其中該電阻對R3+
、R3-
係作為負載之用。此外，前述第二差動對M6+
、M6-
係由第二電流源I6
所偏壓，並用來接收以及放大前述信號y 2
，進而提供一放大輸出至電阻對R3+
、R3-
。又，前述第三差動對M7+
、M7-
係由第三電流源I7
所偏壓，並用來接收以及放大前述信號y 1
，進而提供一放大輸出至電阻對R3+
、R3-
。而既然該電阻對R3+
、R3-
係第一差動對M5+
、M5-
、第二差動對M6+
、M6-
以及第三差動對M7+
、M7-
的共同負載，此三差動對之放大輸出也會被加總起來，並用以產生前述中間信號v
。於本例中，參照前述數學式(4)，係數a 5
為一正值，該正值係由該第一差動對M5+
、M5-
的尺寸以及第一電流源I5
的強度來決定；係數a 6
為一正值，其係由該第二差動對M6+
、M6-
的尺寸以及第二電流源I6
的強度來決定；至於係數a 7
則為一負值，該負值由該第三差動對M7+
、M7-
的尺寸以及第三電流源I7
的強度來決定。於一實施例中，三個電流源I5
、I6
及I7
均由一MOS(例如是：NMOS)電晶體來實作。其中該NMOS電晶體之源極係連接至VSS
，汲極連接至各個電流源所分別對應之差動對，閘極則連接至各個電流源所分別對應之控制電壓，上述電流源I6
及I7
所對應之控制電壓於本實施例中係為定值，但電流源I5
所對應之控制電壓則由權重係數W 1
所控制，故為可變動的。若係數a 5
需為負值，只需藉由將第一差動對M5+
、M5-
之輸出極性(polarity)加以反轉(reverse)即可，其中該反轉係經由互換第一差動對M5+
、M5-
與電阻對R3+
、R3-
間之連接關係。
圖6顯示前述加總單元220中的第四加總放大器214之範例電路600。本實施例同樣使用一差動電路之佈局，其中信號係以一正端信號(以下標「+」來表示)以及一負端信號(以下標「-」來表示)來實現。電路600包含：一第一差動對，其包含二個MOS(例如是：NMOS)電晶體M8+
與M8-
；一第二差動對，其包含二個MOS(例如是：NMOS)電晶體M9+
與M9-
；一第三差動對，其包含二個MOS(例如是：NMOS)電晶體M10+
與M10-
；一第一電流源I8
，其係由權重係數W 1
所控制；一第二電流源I9
；一第三電流源I10
；以及一電阻對R4+
及R4-
。上述第一差動對M8+
、M8-
係由第一電流源I8
所偏壓，並用來接收以及放大前述輸入信號x 1
，進而提供一放大輸出至該電阻對R4+
、R4-
，其中該電阻對R4+
、R4-
係作為負載之用。此外，前述第二差動對M9+
、M9-
係由第二電流源I9
所偏壓，並用來接收以及放大前述信號y 2
，進而提供一放大輸出至電阻對R4+
、R4-
。又，前述第三差動對M10+
、M10-
係由第三電流源I10
所偏壓，並用來接收以及放大前述信號v
，進而提供一放大輸出至電阻對R4+
、R4-
。既然電阻對R4+
、R4-
係第一差動對M8+
、M8-
、第二差動對M9+
、M9-
以及第三差動對M10+
、M10-
的共同負載，此三差動對之放大輸出也會被加總起來，並用以產生前述信號y 1
。於本例中，參照前述數學式(5)，係數a 8
為一正值，該正值係由該第一差動對M8+
、M8-
的尺寸以及第一電流源I8
的強度來決定；係數a 9
為一正值，其係由該第二差動對M9+
、M9-
的尺寸以及第二電流源I9
的強度來決定；至於係數a 10
亦為一負值，該負值由該第三差動對M10+
、M10-
的尺寸以及第三電流源I10
的強度來決定。於一實施例中，三個電流源I8
、I9
及I10
均由一MOS(例如是：NMOS)電晶體來實作。其中該NMOS電晶體之源極係連接至VSS
，汲極連接至各個電流源所分別對應之差動對，閘極則連接至各個電流源所分別對應之控制電壓，上述電流源I9
及I10
所對應之控制電壓於本實施例中係為定值，但電流源I8
所對應之控制電壓則由權重係數W 1
所控制，故為可變動的。若上述的係數需為負值，只需藉由將相關應的差動對M+
、M之輸出極性(polarity)加以反轉(reverse)即可。例如：若係數a 10
需為負值，只需藉由將第一差動對M8+
、M8-
之輸出極性(polarity)加以反轉(reverse)即可，其中該反轉係藉由互換第一差動對M10+
、M10-
與電阻對R4+
、R4-
間之連接關係。
圖7顯示圖1之選用終端單元120的範例電路700。該電路700包含：一差動對M11+
與M11-
；一電阻對R5+
與R5-
；以及一電流源I11
，其係由權重係數W 5
所控制；前述差動對M11+
、M11-
係由電流源I11
所偏壓，並用來接收以及放大信號x 5
，進而提供一放大輸出至該電阻對R5+
、R5-
，以產生信號y5
。差動對M11+
、M11-
接收電流源I11
所提供之偏壓電流。於一實施例中，電流源I11
包含一MOS(例如是：NMOS)電晶體。該NMOS電晶體之源極係連接至VSS
，閘極連接至由該權重係數W 5
所決定之可變動的控制電壓，汲極則連接至該差動對M11+
、M11-
。
以上所述者，僅係本發明之較佳實施例而已，當不能以上述內容限定本發明實施之範圍，例如：可以PMOS電晶體或是其他種類電晶體取代NMOS電晶體。即大凡依本發明申請專利範圍及發明說明內容所作之等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
100．．．連續時間式有限脈衝響應濾波器
111~115．．．FIR單元
120．．．選用終端單元
200．．．FIR單元
210．．．延遲單元
211．．．第一加總放大器
212．．．第二加總放大器
213．．．第三加總放大器
214．．．第四加總放大器
220．．．加總單元
300．．．第一加總放大器211之範例電路
400．．．第二加總放大器212之範例電路
500．．．第三加總放大器213之範例電路
600．．．第四加總放大器214之範例電路
700．．．選用終端單元120之範例電路
圖1係依據本發明所繪製之包含複數個FIR單元之連續時間式FIR濾波器的功能方塊圖。
圖2係依據本發明所繪製之FIR單元的功能方塊圖。
圖3係顯示關於圖2之FIR單元的一第一加總放大器的簡要圖式。
圖4係顯示關於圖2之FIR單元的一第二加總放大器的簡要圖式。
圖5係顯示關於圖2之FIR單元的一第三加總放大器的簡要圖式。
圖6係顯示關於圖2之FIR單元的一第四加總放大器的簡要圖式。
圖7係顯示關於圖1之濾波器的一終止單元的簡要圖式。
100‧‧‧連續時間式有限脈衝響應濾波器
111~115‧‧‧有限脈衝響應(FIR)單元
120‧‧‧選用終端單元
Claims (17)
- 一種信號處理裝置，包含：一第一從屬單元，係自一在前電路處接收一第一類比信號，並藉由延遲該第一類比信號，以輸出一第三類比信號至一在後電路，該第一從屬單元係利用一第一回授迴路以及一第一前饋路徑之結合，來延遲該第一類比信號；以及一第二從屬單元，係自一在後電路處接收一第二類比信號，並依據一權重係數來對該第一類比信號以及該第二類比信號執行加總，藉以輸出一第四類比信號至該在前電路，該第二從屬單元係利用一第二回授迴路以及一第二前饋路徑之結合以執行加總。
- 如申請專利範圍第1項所述之信號處理裝置，其中該第一從屬單元進一步包含：一第一加總放大器，用來對該第一類比信號以及該第三類比信號執行一第一權重加總，藉以產生一中間信號；以及一第二加總放大器，用來對該第一類比信號以及該中間信號執行一第二權重加總。
- 如申請專利範圍第2項所述之信號處理裝置，其中該第一加總放大器包含二個差動對，該二個差動對共用一共同負載。
- 如申請專利範圍第2項所述之信號處理裝置，其中該第二加總放大器包含二個差動對，該二個差動對共用一共同負載。
- 如申請專利範圍第1項所述之信號處理裝置，其中該第二從屬單元進一步包含：一第一加總放大器，用來依據該權重係數，對該第一類比信號、該第二類比信號以及該第四類比信號執行一第一權重加總，藉以產生一中間信號；以及一第二加總放大器，用來依據該權重係數，對該第一類比信號、該第二類比信號以及該中間信號執行一第二權重加總，藉以產生該第四類比信號。
- 如申請專利範圍第5項所述之信號處理裝置，其中該第一加總放大器包含三個差動對，該三個差動對共用一共同負載。
- 如申請專利範圍第5項所述之信號處理裝置，其中該第二加總放大器包含三個差動對，該三個差動對共用一共同負載。
- 一種提供等化的方法，包含以下步驟：自一在前電路處，接收一第一類比信號；自一在後電路處，接收一第二類比信號；利用一第一回授迴路以及一第一前饋路徑之結合，來延遲該第一類比信號，藉以產生一第三類比信號；傳送該第三類比信號至該在後電路；利用一第二回授迴路以及一第二前饋路徑之結合，依據一權重係數，對該第一類比信號以及該第二類比信號執行加總，藉以產生一第四類比信號；以及傳送該第四類比信號至該在前電路。
- 如申請專利範圍第8項所述之提供等化的方法，其中該延遲該第一類比信號之步驟進一步包含：對該第一類比信號以及該第三類比信號執行一第一權重加總，以產生一中間信號；以及對該第一類比信號以及該中間信號執行一第二權重加總，以產生該第三類比信號。
- 如申請專利範圍第8項所述之提供等化的方法，其中該依據該權重係數對該第一類比信號以及該第二類比信號執行加總之步驟進一步包含：依據該權重係數，對該第一類比信號、該第二類比信號以及該第四類比信號執行一第一權重加總，藉以產生一中間信號；以及依據該權重係數，對該第一類比信號、該第二類比信號以及該中間信號執行一第二權重加總，藉以產生該第四類比信號。
- 一種等化裝置，該等化裝置包含有：複數個處理單元，該複數個處理單元係以一串接佈局之方式來組成；其中，每該處理單元包含：一第一從屬單元以及一第二從屬單元，用來依據一權重係數，自一在前電路以及一在後電路分別接收一第一類比信號以及一第二類比信號，並分別輸出一第三類比信號以及一第四類比信號至該在後電路以及該在前電路；其中每該第一從屬單元以及每該第二從屬單元包含一回授迴路以及一前饋路徑。
- 如申請專利範圍第11項所述之裝置，其中該第一從屬單元進一步包含：一第一加總放大器，用來對該第一類比信號以及該第三類比信號執行一第一權重加總，藉以產生一中間信號；以及一第二加總放大器，用來對該第一類比信號以及該中間信號執行一第二權重加總。
- 如申請專利範圍第11項所述之裝置，其中該第二從屬單元進一步包含：一第一加總放大器，用來依據該權重係數，對該第一類比信號、該第二類比信號以及該第四類比信號執行一第一權重加總，藉以產生一中間信號；以及一第二加總放大器，用來依據該權重係數，對該第一類比信號、該第二類比信號以及該中間信號執行一第二權重加總，藉以產生該第四類比信號。
- 如申請專利範圍第12項所述之裝置，其中該第一加總放大器包含二個差動對，該二個差動對共用一共同負載。
- 如申請專利範圍第12項所述之裝置，其中該第二加總放大器包含二個差動對，該二個差動對共用一共同負載。
- 如申請專利範圍第13項所述之裝置，其中該第一加總放大器包含三個差動對，該三個差動對共用一共同負載。
- 如申請專利範圍第13項所述之裝置，其中該第二加總放大器包含三個差動對，該三個差動對共用一共同負載。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/421,647 US8255449B2 (en) | 2009-04-10 | 2009-04-10 | High-speed continuous-time fir filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201128940A TW201128940A (en) | 2011-08-16 |
| TWI407689B true TWI407689B (zh) | 2013-09-01 |
Family
ID=42935192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW098144681A TWI407689B (zh) | 2009-04-10 | 2009-12-24 | 信號處理裝置、等化裝置及其方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8255449B2 (zh) |
| CN (1) | CN101860345B (zh) |
| TW (1) | TWI407689B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112012000519B4 (de) * | 2011-01-21 | 2021-12-02 | Mediatek Singapore Pte. Ltd. | Zeitkontinuierlicher überabgetasteter Wandler mit passivem Filter |
| US9100233B2 (en) | 2013-12-04 | 2015-08-04 | Realtek Semiconductor Corp. | Binary signal detection based on non-uniform ADC |
| US9160575B1 (en) * | 2014-09-24 | 2015-10-13 | Realtek Semiconductor Corporation | Discrete-time linear equalizer and method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5159565A (en) * | 1990-03-28 | 1992-10-27 | Alcatel N.V. | Method for the determination of fir filter coefficients in equalizers |
| US6308106B1 (en) * | 1998-11-30 | 2001-10-23 | Mts Systems Corporation | Feed-forward controller with delayed command input |
-
2009
- 2009-04-10 US US12/421,647 patent/US8255449B2/en active Active
- 2009-12-24 TW TW098144681A patent/TWI407689B/zh active
- 2009-12-25 CN CN200910262168.9A patent/CN101860345B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5159565A (en) * | 1990-03-28 | 1992-10-27 | Alcatel N.V. | Method for the determination of fir filter coefficients in equalizers |
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Also Published As
| Publication number | Publication date |
|---|---|
| US8255449B2 (en) | 2012-08-28 |
| CN101860345A (zh) | 2010-10-13 |
| US20100262640A1 (en) | 2010-10-14 |
| TW201128940A (en) | 2011-08-16 |
| CN101860345B (zh) | 2014-05-14 |
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