CN101860345B - 连续时间式有限脉冲响应滤波器 - Google Patents

Abstract

本发明揭示了一种连续时间式有限脉冲响应滤波器，其包含：多个处理单元，该处理单元是以串接布局的方式来组成。每一处理单元自一在前电路与一在后电路处分别接收一第一信号与一第二信号，再分别输出一第二信号与一第四信号至该在后电路与该在前电路。每一处理单元进一步包含一延迟单元以及一加总单元。每一延迟单元与每一加总单元执行一信号处理，且该高速信号处理的执行是利用一回授回路与一前馈路径的结合。

Description

连续时间式有限脉冲响应滤波器

技术领域

本发明涉及一种滤波装置，特别是涉及一种包含有限脉冲响应(finiteimpulse response)滤波器的方法与装置。

背景技术

一般而言，一通讯系统包含有一传送器、一接收器、以及一通讯信道。该传送器发出一第一信号至该通讯信道，该第一信号沿着通讯信道传播后，形成一第二信号。该接收器接收该第二信号，并试着处理该第二信号以获得原先包含于第一信号中的信息。若该通讯信道不会造成波散(dispersion)，则第二信号实质上会近似于第一信号，于此情形下，第一信号与第二信号间的差异仅涉及一延迟(delay)与一比例系数(scaling factor)，此二者对接收器而言均相当容易处理，接收器可利用已知的各种时序同步以及自动增益控制的技术来处理前述延迟与比例系数的问题。然而，事实上该通讯信道通常会造成波散，因此第二信号也通常是第一信号的失真版(distortedversion)(亦即不仅涉及前述延迟与比例系数而已)。一个由有限脉冲响应(finite impulse response；简称FIR)滤波器所构成的前馈均衡器，即是一个用来均衡(equalizing)上述第二信号失真的装置。大多数的前馈均衡器是不连续时间式的电路，于其中的一取样装置会将所接收的信号转换成一不连续时间信号。特别是，对一高速通讯系统而言，不连续时间式前馈均衡器非常难以实现，这是因为难以实现一高速的取样装置所导致。于这些应用中，连续时间式前馈均衡器是一个较好的替代选择。到目前为止，高速连续时间式前馈均衡器的实现是仰赖LC电路，相关内容可参考以下文件：「An 80mW 40Gb/s 7-Tap T/2-Spaced FFE in 65nm CMOS」(刊载于2009年IEEE国际固态电路会议的技术论文文摘的第52册、第364～365页，是由Momtaz及Green所撰写)，以及该文件所引用的参考文件。尽管LC电路可提供较佳的效能，然而LC电路相当昂贵，故本技术领域需要一连续时间式的前馈式均衡器来解决上述的问题。

发明内容

因此，本发明目的之一在于提出一种信号处理的装置以及一种提供均衡的装置及方法，以解决上述现有技术的问题。

因此，本发明目的之一在于提出一种信号处理的装置以及一种提供均衡的装置及方法，该方法与装置可适用于一通讯系统中。此外，对于高速通讯也可适用。

依据本发明的一实施例，一用来提供连续时间式的信号处理的装置包含：一第一从属单元与一第二从属单元。该第一从属单元自一在前电路接收一第一模拟信号。该第二从属单元自一在后电路接收一第二模拟信号。前述第一从属单元利用一回授回路与一前馈路径的结合，来延属该第一模拟信号，进而输出一第三模拟信号至该在后电路。前述第二从属单元利用另一回授回路与另一前馈路径的结合，依据一权重系数，来对该第一及第二模拟信号执行一权重加总，进而输出一第四模拟信号至该在前电路。

依据本发明的一实施例，一用来提供连续时间式的均衡(equalization)的装置包含：多个处理单元。这些处理单元是以一串接布局的方式来组成，每该处理单元包含一第一从属单元以及一第二从属单元，用来依据一权重系数，自一在前电路以及一在后电路分别接收一第一模拟信号以及一第二模拟信号，以及分别输出一第三模拟信号以及一第四模拟信号至该在后电路以及该在前电路；其中每该第一从属单元以及每该第二从属单元包含一回授回路以及一前馈路径。

依据本发明的一实施例，一用来提供连续时间式的均衡(equalization)的方法包含：自一在前电路处，接收一第一模拟信号；自一在后电路处，接收一第二模拟信号；利用一回授回路以及一前馈路径的结合，来延迟该第一模拟信号，藉以产生一第三模拟信号；传送该第三模拟信号至该在后电路；利用另一回授回路以及另一前馈路径的结合，依据一权重系数，对该第一模拟信号以及该第二模拟信号执行加总，藉以产生一第四模拟信号；以及传送该第四模拟信号至该在前电路。

藉由阅读以下本发明的实施例说明以及参照各附图，本领域的技术人员可更容易了解本发明的目的、技术内容、特点及其所达到的功效。

附图说明

图1是依据本发明所绘制的包含多个FIR单元的连续时间式FIR滤波器的功能方块图。

图2是依据本发明所绘制的FIR单元的功能方块图。

图3是显示关于图2的FIR单元的一第一加总放大器的简要示图。

图4是显示关于图2的FIR单元的一第二加总放大器的简要示图。

图5是显示关于图2的FIR单元的一第三加总放大器的简要示图。

图6是显示关于图2的FIR单元的一第四加总放大器的简要示图。

图7是显示关于图1的滤波器的一终止单元的简要示图。

附图符号说明

100        连续时间式有限脉冲响应滤波器

111～115   FIR单元

120        选用终端单元

200        FIR单元

210        延迟单元

211        第一加总放大器

212        第二加总放大器

213        第三加总放大器

214        第四加总放大器

220        加总单元

300        第一加总放大器211的范例电路

400        第二加总放大器212的范例电路

500        第三加总放大器213的范例电路

600        第四加总放大器214的范例电路

700        选用终端单元120的范例电路

具体实施方式

本发明主张美国申请案(申请案号：12/421,647)的国际优先权，该暂时申请案的申请日为2009年04月10日。且该申请案的内容为本案所引用参考。

请参酌本发明的附图以阅读下面的详细说明，其中本发明的附图是以举例说明的方式，来介绍本发明各种不同的实施例，并供了解如何实现本发明。本发明实施例提供了充足的内容，以供本领域的技术人员来实施本案所揭示的实施例，或实施依本发明所揭示的内容所衍生的实施例。须注意的是，该些实施例彼此间并不互斥，且部分实施例可与其它一个或多个实施例作适当结合，以形成新的实施例，亦即本发明的实施并不局限于以下所揭示的实施例。

请参照图1，其是本发明的一连续时间式有限脉冲响应(finite impulseresponse；简称FIR)滤波器100的功能方块图。该滤波器100包含：多个FIR单元111～115，其是以串接布局(cascade topology)方式所组成；以及一选用终端单元(optional termination cell)120。每该FIR单元执行以下动作：由其在前电路处，接收一第一模拟信号；由其在后电路处，接收一第二模拟信号；输出一第三模拟信号至其在后电路；以及输出一第四模拟信号至其在前电路，举例而言，FIR单元112执行以下动作：自FIR单元111处(即在前电路处)接收x₁(即第一模拟信号)；自FIR单元113处(即在后电路处)接收y₂(即第二模拟信号)；输出x₂(即第三模拟信号)至FIR单元113(即在后电路)；以及输出y₁(即第四模拟信号)至FIR单元111(即在前电路)。进一步而言，每该FIR单元依据各自的一权重系数产生各自的第四模拟信号，举例而言，每FIR单元111～115的运作是分别依据一权重系数W₀～W₄。当使用选用终端单元120时，该选用终端单元120依据一权重系数(W₅)，由其在前电路(即FIR单元115)接收一模拟输入信号(x₅)，并输出一模拟输出信号(y₅)至其在后电路。而当不使用该选用终端单元120时，该模拟输入信号(x₅)经由一虚拟负载，呈现浮接(floating)或终止(terminated)的状态，此时该模拟输出信号(y₅)是无效的(null)(亦即为零)。于一较佳实施例中，所有的FIR单元111～115实质上均为相同或相似的电路(但FIR单元111～115运作所依据的权重系数分别为W₀、W₁、W₂、W₃、W₄，且W₀、W₁、W₂、W₃、W₄不相同或是相同)，然此仅为一较佳实施例，并非对本发明的限制。

图2显示一FIR单元200的功能方块图，该FIR单元200是可用来实施图1的FIR单元112。请注意，FIR单元200同样地可用来实施图1中其它的FIR单元(即FIR单元111、113～115)，差别仅在于各别的FIR单元接收及输出各自的信号。前述FIR单元200执行下列动作：自其在前电路处接收x₁(即第一模拟信号)；自其在后电路处接收y₂(即第二模拟信号)；输出x₂(即第三模拟信号)至其在后电路；以及输出y₁(即第四模拟信号)至其在前电路。FIR单元200包含一延迟单元210以及一加总单元220。延迟单元210使用一第一加总放大器211以及一第二加总放大器212的结合，来接收该第一模拟信号x₁以及输出该第三模拟信号x₂，其中第一及第二加总放大器211、212组成的布局涉及一第一回授回路以及一第一前馈路径。前述第一加总放大器211对第一模拟信号x₁与第三模拟信号x₂执行一第一权重加总(weighted sum)，藉以产生一第一中间信号u。前述第二加总放大器212则对第一模拟信号x₁与第一中间信号u执行一第二权重加总，藉以产生该第三模拟信号x₂。第一回授回路用来将第一加总放大器211的输出(即u)，作为提供予第二加总放大器212的一输入；以及用来回授第二加总放大器212的输出(即x₂)，以作提供予第一加总放大器211的输入。第一前馈路径则用来将第一模拟信号x₁作为一输入信号，直接提供予第二加总放大器212，藉此有效地形成一快速路径，以绕过(bypass)该第一加总放大器211。加总单元220经由一第二回授回路、一第二前馈路径与一第三前馈路径的布局，利用一第三加总放大器213与一第四加总放大器214的结合，接收该第一模拟信号x₁以及该第二模拟信号y₂，并输出该第四模拟信号y₁。该第三加总放大器213对第一模拟信号x₁、第二模拟信号y₂以及第四模拟信号y₁，执行一第三权重加总，藉以产生一第二中间信号v。第四加总放大器214则对第一模拟信号x₁、第二模拟信号y₂以及该第二中间信号v，执行一第四权重加总，藉以产生该第四模拟信号y₁。第二回授回路用来将第三加总放大器213的输出(即v)，作为提供予第四加总放大器214的一输入；以及用来回授第四加总放大器214的输出(即y₁)，以作提供予第三加总放大器213的输入。第二前馈路径则是用来将第一模拟信号x₁作为一输入信号，直接提供予第四加总放大器214，藉此有效地形成一快速路径，以绕过该第三加总放大器213。第三前馈路径则是用来将第二模拟信号y₂作为一输入信号，直接提供予第四加总放大器214，藉此有效地形成一快速路径，以绕过该第三加总放大器213。

前述第一加总放大器211所执行的权重加总函数(weighted-sumfunction)可以下列数学式(1)表示：

U(s)＝(a₁·X₁(s)+a₂·X₂(s))·G₁(s)......(1)

其中X₁(s)、X₂(s)以及U(s)分别代表x₁、x₂与u的拉普拉斯转换(Laplacetransform)，a₁与a₂则分别代表该二加总输入值x₁、x₂的权重，至于G₁(s)则是第一加总放大器211的频率响应。另外，第二加总放大器212所执行的权重加总函数则可以下列数学式(2)来表示：

X₂(s)＝(a₃·X₁(s)+a₄·U(s))·G₂(s)......(2)

其中a₃与a₄分别代表该二加总输入值x₁与u的权重，G₂(s)则是第二加总放大器212的频率响应。将前述数学式(1)、数学式(2)结合，可得如下所示的数学式(3)：

X₂(s)＝X₁(s)·[a₃·G₂(s)+a₁·a₄·G₁(s)·G₂(s)]/[1-a₂·a₄·G₁(s)·G₂(s)].......(3)

前述第三加总放大器213所执行的权重加总函数可以下列数学式(4)表示：

V(s)＝(a₅·X₁(s)+a₆·Y₂(s)+a₇·Y₁(s))·G₃(s)......(4)

其中Y₁(s)、Y₂(s)以及V(s)分别代表y₁、y₂与v的拉普拉斯转换，a₅、a₆与a₇则分别代表该二加总输入值x₁、y₂、y₁的权重，至于G₃(s)则是第三加总放大器213的频率响应。再者，第四加总放大器214所执行的权重加总函数则可以下列数学式(5)来表示：

Y₁(s)＝(a₈·X₁(s)+a₉·Y₂(s)+a₁₀·V(s))·G₄(s)......(5)

其中a₈、a₉与a₁₀分别代表该二加总输入值x₁、y₂与v的权重，G₄(s)则是第四加总放大器214的频率响应。将前述数学式(4)、数学式(5)结合，可得如下所示的数学式(6)：

Y₁(s)＝X₁(s)[a₈·G₄(s)+a₅·a₁₀·G₃(s)·G₄(s)]/[1-a₇·a₁₀·G₃(s)·G₄(s)]

+Y₂(s)[a₉·G₄(s)+a₆·a₁₀·G₃(s)·G₄(s)]/[1-a₇·a₁₀·G₃(s)·G₄(s)](6)

如上所述，延迟单元210与加总单元220的运作均利用了一回授回路与一前馈路径的结合。回授回路的作用表现在转换函式的分母项(即数学式(3)的[1-a₂×a₄×G₁(s)×G₂(s)]以及数学式(6)的[1-a₇×a₁₀×G₃(s)×G₄(s)])。前馈路径的作用则表现在转换函式的分子项(即数学式(3)的a₃×G₂(s)以及数学式(6)的a₈×G₄(s)与a₉×G₄(s))。如一般控制理论所认知，回授是一种扩展(extending)系统可操作频宽(operational bandwidth)的有效方法。前馈路径则藉由绕过特定功能方块，以减少响应时间的方式，来协助加快系统速度。因此，前述延迟单元210与加总单元220均可运作得非常快，进而使得FIR单元200可达到高速运作。当然，若前述延迟单元210与加总单元220无须于高速运作的情形下，则前馈路径可视情形决定是否使用。

如一般所认知的，加总放大器有各种不同的实施范例。故，于此本说明书仅各以一个实施范例进行说明。

图3显示前述延迟单元200中的第一加总放大器211的范例电路300。于本实施例中，使用了一差动电路的布局，其中信号是以一正端信号(以下标「+」来表示)以及一负端信号(以下标「-」来表示)来实现。举例来说，前述信号x₁是以正端信号x₁₊与负端信号x_1-来表示，且信号x₁则是等于该正端信号x₁₊与该负端信号x_1-间的差异。该电路300包含：一第一差动对，其包含二个MOS(例如是：NMOS(n通道金氧半导体))晶体管M₁₊与M_1-；一第二差动对，其包含二个MOS(例如是：NMOS)晶体管M₂₊与M_2-；一第一电流源I₁；一第二电流源I₂；以及一电阻对R₁₊及R_1-。通过本发明揭示可知，V_SS是指一第一虚拟定电位电路(fixed-potential circuit)节点，通常是指接地点；V_DD是指一第二虚拟定电位电路节点，通常是指电源供应点。另外，前述第一差动对M₁₊、M_1-是由第一电流源I₁所偏压，并用来接收以及放大前述输入信号x₁，进而提供一放大输出至前述电阻对R₁₊、R_1-，其中该电阻对R₁₊、R_1-作为负载之用。另外，前述第二差动对M₂₊、M_2-是由第二电流源I₂所偏压，并用来接收以及放大前述输出信号x₂，进而提供一放大输出至电阻对R₁₊、R_1-。再者，既然该电阻对R₁₊、R_1-是第一差动对M₁₊、M_1-与第二差动对M₂₊、M_2-的共同负载，此二差动对的放大输出会被加总起来，再产生前述中间信号u。于本例中，参照前述数学式(1)，系数a₁为一正值，该正值是由该第一差动对M₁₊、M_1-的尺寸(size)以及第一电流源I₁的强度(magnitude)所决定；系数a₂则为一负值，该负值由该第二差动对M₂₊、M_2-的尺寸以及第二电流源I₂的强度(或称为“大小”)来决定。

图4显示前述延迟单元210中的第二加总放大器212的范例电路400。本实施例亦使用一差动电路的布局。该电路400包含：一第一差动对，其包含二个MOS(例如是：NMOS)晶体管M₃₊与M_3-；一第二差动对，其包含二个MOS(例如是：NMOS)晶体管M₄₊与M_4-；一第一电流源I₃；一第二电流源I₄；以及一电阻对R₂₊及R_2-。上述第一差动对M₃₊、M_3-是由第一电流源I₃所偏压，并用来接收以及放大前述输入信号x₁，进而提供一放大输出至前述电阻对R₂₊、R_2-，其中该电阻对R₂₊、R_2-作为负载之用。另外，前述第二差动对M₄₊、M_4-是由第二电流源I₄所偏压，并用来接收以及放大前述中间信号u，进而提供一放大输出至电阻对R₂₊、R_2-。再者，既然该电阻对R₂₊、R_2-是第一差动对M₃₊、M_3-与第二差动对M₄₊、M_4-的共同负载，此二差动对的放大输出也会被加总起来，再产生该输出信号x₂。于本例中，参照前述数学式(2)，系数a₃为一正值，该正值是由该第一差动对M₃₊、M_3-的尺寸以及第一电流源I₃的强度来决定；至于系数a₄则为一负值，该负值由该第二差动对M₄₊、M_4-的尺寸以及第二电流源I₄的强度来决定。

图5显示前述加总单元220中的第三加总放大器213的范例电路500。本实施例亦使用一差动电路的布局，其中信号是以一正端信号(以下标「+」来表示)以及一负端信号(以下标「-」来表示)来实现。电路500包含：一第一差动对，其包含二个MOS(例如是：NMOS)晶体管M₅₊与M_5-；一第二差动对，其包含二个NMOS晶体管M₆₊与M_6-；一第三差动对，其包含二个MOS(例如是：NMOS)晶体管M₇₊与M_7-；一第一电流源I₅，其是由权重系数W₁所控制；一第二电流源I₆；一第三电流源I₇；以及一电阻对R₃₊及R_3-。上述第一差动对M₅₊、M_5-是由第一电流源I₅所偏压，并用来接收以及放大前述信号x₁，进而提供一放大输出至该电阻对R₃₊、R_3-，其中该电阻对R₃₊、R_3-作为负载之用。此外，前述第二差动对M₆₊、M_6-是由第二电流源I₆所偏压，并用来接收以及放大前述信号y₂，进而提供一放大输出至电阻对R₃₊、R_3-。另外，前述第三差动对M₇₊、M_7-是由第三电流源I₇所偏压，并用来接收以及放大前述信号y₁，进而提供一放大输出至电阻对R₃₊、R_3-。而既然该电阻对R₃₊、R_3-是第一差动对M₅₊、M_5-、第二差动对M₆₊、M_6-以及第三差动对M₇₊、M_7-的共同负载，此三差动对的放大输出也会被加总起来，并用以产生前述中间信号v。于本例中，参照前述数学式(4)，系数a₅为一正值，该正值是由该第一差动对M₅₊、M_5-的尺寸以及第一电流源I₅的强度来决定；系数a₆为一正值，其是由该第二差动对M₆₊、M_6-的尺寸以及第二电流源I₆的强度来决定；至于系数a₇则为一负值，该负值由该第三差动对M₇₊、M_7-的尺寸以及第三电流源I₇的强度来决定。于一实施例中，三个电流源I₅、I₆及I₇均由一MOS(例如是：NMOS)晶体管来实作。其中该NMOS晶体管的源极连接至V_SS，漏极连接至各个电流源所分别对应的差动对，栅极则连接至各个电流源所分别对应的控制电压，上述电流源I₆及I₇所对应的控制电压于本实施例中为定值，但电流源I₅所对应的控制电压则由权重系数W₁所控制，故为可变动的。若系数a₅需为负值，只需藉由将第一差动对M₅₊、M_5-的输出极性(polarity)加以反转(reverse)即可，其中该反转是经由互换第一差动对M₅₊、M_5-与电阻对R₃₊、R_3-间的连接关系。

图6显示前述加总单元220中的第四加总放大器214的范例电路600。本实施例同样使用一差动电路的布局，其中信号以一正端信号(以下标「+」来表示)以及一负端信号(以下标「-」来表示)来实现。电路600包含：一第一差动对，其包含二个MOS(例如是：NMOS)晶体管M₈₊与M_8-；一第二差动对，其包含二个MOS(例如是：NMOS)晶体管M₉₊与M_9-；一第三差动对，其包含二个MOS(例如是：NMOS)晶体管M₁₀₊与M_10-；一第一电流源I₈，其是由权重系数W₁所控制；一第二电流源I₉；一第三电流源I₁₀；以及一电阻对R₄₊及R_4-。上述第一差动对M₈₊、M_8-是由第一电流源I₈所偏压，并用来接收以及放大前述输入信号x₁，进而提供一放大输出至该电阻对R₄₊、R_4-，其中该电阻对R₄₊、R_4-作为负载之用。此外，前述第二差动对M₉₊、M_9-是由第二电流源I₉所偏压，并用来接收以及放大前述信号y₂，进而提供一放大输出至电阻对R₄₊、R_4-。另外，前述第三差动对M₁₀₊、M_10-是由第三电流源I₁₀所偏压，并用来接收以及放大前述信号v，进而提供一放大输出至电阻对R₄₊、R_4-。既然电阻对R₄₊、R_4-是第一差动对M₈₊、M_8-、第二差动对M₉₊、M_9-以及第三差动对M₁₀₊、M_10-的共同负载，此三差动对的放大输出也会被加总起来，并用以产生前述信号y₁。于本例中，参照前述数学式(5)，系数a₈为一正值，该正值是由该第一差动对M₈₊、M_8-的尺寸以及第一电流源I₈的强度来决定；系数a₉为一正值，其是由该第二差动对M₉₊、M_9-的尺寸以及第二电流源I₉的强度来决定；至于系数a₁₀亦为一负值，该负值由该第三差动对M₁₀₊、M_10-的尺寸以及第三电流源I₁₀的强度来决定。于一实施例中，三个电流源I₈、I₉及I₁₀均由一MOS(例如是：NMOS)晶体管来实作。其中该NMOS晶体管的源极连接至V_SS，漏极连接至各个电流源所分别对应的差动对，栅极则连接至各个电流源所分别对应的控制电压，上述电流源I₉及I₁₀所对应的控制电压于本实施例中为定值，但电流源I₈所对应的控制电压则由权重系数W₁所控制，故为可变动的。若上述的系数需为负值，只需藉由将相关应的差动对M₊、M_-的输出极性(polarity)加以反转(reverse)即可。例如：若系数a₁₀需为负值，只需藉由将第一差动对M₈₊、M_8-的输出极性(polarity)加以反转(reverse)即可，其中该反转是藉由互换第一差动对M₁₀₊、M_10-与电阻对R₄₊、R_4-间的连接关系。

图7显示图1的选用终端单元120的范例电路700。该电路700包含：一差动对M₁₁₊与M_11-；一电阻对R₅₊与R_5-；以及一电流源I₁₁，其是由权重系数W₅所控制；前述差动对M₁₁₊、M_11-是由电流源I₁₁所偏压，并用来接收以及放大信号x₅，进而提供一放大输出至该电阻对R₅₊、R_5-，以产生信号y₅。差动对M₁₁₊、M_11-接收电流源I₁₁所提供的偏压电流。于一实施例中，电流源I₁₁包含一MOS(例如是：NMOS)晶体管。该NMOS晶体管的源极连接至V_SS，栅极连接至由该权重系数W₅所决定的可变动的控制电压，漏极则连接至该差动对M₁₁₊、M_11-。

以上所述者，仅是本发明的较佳实施例而已，而不能以上述内容限定本发明实施的范围，例如：可以PMOS晶体管或是其它种类晶体管取代NMOS晶体管。即凡依本发明的权利要求及发明说明内容所作的等效变化与修饰，皆仍属本发明专利涵盖的范围内。

Claims (11)

1.一种信号处理装置，包含： 

一第一从属单元，自一在前电路处接收一第一模拟信号，并藉由延迟该第一模拟信号，以输出一第三模拟信号至一在后电路，该第一从属单元利用一第一回授回路以及一第一前馈路径的结合，来延迟该第一模拟信号；以及 

一第二从属单元，自一在后电路处接收一第二模拟信号，并依据一权重系数来对该第一模拟信号以及该第二模拟信号执行加总，藉以输出一第四模拟信号至该在前电路，该第二从属单元利用一第二回授回路以及一第二前馈路径的结合以执行加总， 

其中该第一从属单元进一步包含： 

一第一加总放大器，用来对该第一模拟信号以及该第三模拟信号执行一第一权重加总，藉以产生一第一中间信号；以及 

一第二加总放大器，用来对该第一模拟信号以及该第一中间信号执行一第二权重加总，藉以产生该第三模拟信号， 

其中，第一加总放大器的输出的该第一中间信号作为提供予第二加总放大器的一输入、以及第二加总放大器的输出的该第三模拟信号作为提供予第一加总放大器的输入而构成第一回授回路，以及第一前馈路径将该第一模拟信号作为一输入信号直接提供予第二加总放大器， 

其中该第二从属单元进一步包含： 

一第三加总放大器，用来依据该权重系数，对该第一模拟信号、该第二模拟信号以及该第四模拟信号执行一第一权重加总，藉以产生一第二中间信号；以及 

一第四加总放大器，用来依据该权重系数，对该第一模拟信号、该第二模拟信号以及该第二中间信号执行一第二权重加总，藉以产生该第四模拟信号， 

其中，第三加总放大器的输出的该第二中间信号作为提供予第四加总放大器的一输入、以及第四加总放大器的输出的该第四模拟信号作为提供予第三加总放大器的输入而构成第二回授回路，以及第二前馈路径将第一模拟信号作为一输入信号直接提供予第四加总放大器。 

2.如权利要求1所述的信号处理装置，其中该第一加总放大器包含二个差动对，该二个差动对共享一共同负载。 

3.如权利要求1所述的信号处理装置，其中该第二加总放大器包含二个差动对，该二个差动对共享一共同负载。 

4.如权利要求1所述的信号处理装置，其中该第三加总放大器包含三个差动对，该三个差动对共享一共同负载。 

5.如权利要求1所述的信号处理装置，其中该第四加总放大器包含三个差动对，该三个差动对共享一共同负载。 

6.一种提供均衡的方法，包含以下步骤： 

自一在前电路处，接收一第一模拟信号； 

自一在后电路处，接收一第二模拟信号； 

利用一第一回授回路以及一第一前馈路径的结合，来延迟该第一模拟信号，藉以产生一第三模拟信号； 

传送该第三模拟信号至该在后电路； 

利用一第二回授回路以及一第二前馈路径的结合，依据一权重系数，对该第一模拟信号以及该第二模拟信号执行加总，藉以产生一第四模拟信号；以及 

传送该第四模拟信号至该在前电路， 

其中该延迟该第一模拟信号的步骤进一步包含： 

利用一第一加总放大器对该第一模拟信号以及该第三模拟信号执行一第一权重加总，以产生一第一中间信号；以及 

利用一第二加总放大器对该第一模拟信号以及该第一中间信号执行一第二杈重加总，以产生该第三模拟信号， 

其中，第一加总放大器的输出的该第一中间信号作为提供予第二加总放大器的一输入、以及第二加总放大器的输出的该第三模拟信号作为提供予第一加总放大器的输入而构成第一回授回路，以及第一前馈路径将该第一模拟信号作为一输入信号直接提供予第二加总放大器， 

其中该依据该权重系数对该第一模拟信号以及该第二模拟信号执行加总的步骤进一步包含： 

利用一第三加总放大器依据该权重系数，对该第一模拟信号、该第二模拟信号以及该第四模拟信号执行一第一权重加总，藉以产生一第二中间 信号；以及 

利用一第四加总放大器依据该权重系数，对该第一模拟信号、该第二模拟信号以及该第二中间信号执行一第二权重加总，藉以产生该第四模拟信号， 

其中，第三加总放大器的输出的该第二中间信号作为提供予第四加总放大器的一输入、以及第四加总放大器的输出的该第四模拟信号作为提供予第三加总放大器的输入构成第二回授回路，以及第二前馈路径将第一模拟信号作为一输入信号直接提供予第四加总放大器。 

7.一种均衡装置，该均衡装置包含有： 

多个处理单元，该多个处理单元系以一串接布局的方式来组成； 

其中，每该处理单元包含： 

一第一从属单元以及一第二从属单元，用来依据一权重系数，自一在前电路以及一在后电路分别接收一第一模拟信号以及一第二模拟信号，并分别输出一第三模拟信号以及一第四模拟信号至该在后电路以及该在前电路； 

其中每该第一从属单元包括一第一回授回路以及一第一前馈路径以及每该第二从属单元包含一第二回授回路以及一第二前馈路径， 

其中该第一从属单元进一步包含： 

一第一加总放大器，用来对该第一模拟信号以及该第三模拟信号执行一第一权重加总，藉以产生一第一中间信号；以及 

一第二加总放大器，用来对该第一模拟信号以及该第一中间信号执行一第二权重加总， 

其中，第一加总放大器的输出的该第一中间信号作为提供予第二加总放大器的一输入、以及第二加总放大器的输出的该第三模拟信号作为提供予第一加总放大器的输入而构成第一回授回路，以及第一前馈路径将该第一模拟信号作为一输入信号直接提供予第二加总放大器， 

其中该第二从属单元进一步包含： 

一第三加总放大器，用来依据该权重系数，对该第一模拟信号、该第二模拟信号以及该第四模拟信号执行一第一权重加总，藉以产生一第二中间信号；以及 

一第四加总放大器，用来依据该权重系数，对该第一模拟信号、该第 二模拟信号以及该第二中间信号执行一第二权重加总，藉以产生该第四模拟信号， 

其中，第三加总放大器的输出的该第二中间信号作为提供予第四加总放大器的一输入、以及第四加总放大器的输出的该第四模拟信号作为提供予第三加总放大器的输入而构成第二回授回路，以及第二前馈路径将第一模拟信号作为一输入信号直接提供予第四加总放大器。 

8.如权利要求7所述的装置，其中该第一加总放大器包含二个差动对，该二个差动对共享一共同负载。 

9.如权利要求7所述的装置，其中该第二加总放大器包含二个差动对，该二个差动对共享一共同负载。 

10.如权利要求9所述的装置，其中该第三加总放大器包含三个差动对，该三个差动对共享一共同负载。 

11.如权利要求9所述的装置，其中该第四加总放大器包含三个差动对，该三个差动对共享一共同负载。 

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