TWI396482B - 線路基板製程及線路基板結構 - Google Patents
線路基板製程及線路基板結構 Download PDFInfo
- Publication number
- TWI396482B TWI396482B TW099125377A TW99125377A TWI396482B TW I396482 B TWI396482 B TW I396482B TW 099125377 A TW099125377 A TW 099125377A TW 99125377 A TW99125377 A TW 99125377A TW I396482 B TWI396482 B TW I396482B
- Authority
- TW
- Taiwan
- Prior art keywords
- dielectric
- dielectric layer
- layer
- circuit substrate
- opening
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 98
- 238000000034 method Methods 0.000 title claims description 54
- 238000007747 plating Methods 0.000 claims abstract description 82
- 239000000463 material Substances 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000003989 dielectric material Substances 0.000 claims description 14
- 238000000576 coating method Methods 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 10
- 229910000420 cerium oxide Inorganic materials 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 238000004377 microelectronic Methods 0.000 claims description 9
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims description 9
- 239000011521 glass Substances 0.000 claims description 7
- 229910052709 silver Inorganic materials 0.000 claims description 7
- 239000004332 silver Substances 0.000 claims description 7
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 239000000919 ceramic Substances 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 230000008020 evaporation Effects 0.000 claims description 4
- 238000001704 evaporation Methods 0.000 claims description 4
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 4
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 4
- KRKNYBCHXYNGOX-UHFFFAOYSA-K Citrate Chemical compound [O-]C(=O)CC(O)(CC([O-])=O)C([O-])=O KRKNYBCHXYNGOX-UHFFFAOYSA-K 0.000 claims description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 239000011800 void material Substances 0.000 description 8
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 6
- 229910052797 bismuth Inorganic materials 0.000 description 3
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- XNGIFLGASWRNHJ-UHFFFAOYSA-L phthalate(2-) Chemical compound [O-]C(=O)C1=CC=CC=C1C([O-])=O XNGIFLGASWRNHJ-UHFFFAOYSA-L 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 241000699670 Mus sp. Species 0.000 description 1
- 229910004283 SiO 4 Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 239000002131 composite material Chemical group 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/58—Optical field-shaping elements
- H01L33/60—Reflective elements
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Led Device Packages (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Description
本發明是有關於一種線路基板結構及線路基板製程，且特別是有關於一種主動面具有金屬鍍層的線路基板結構及其製程。本發明的結構及方法，適用於已具微形電子元件之半導體基板、無其他微形電子元件之半導體基板。同時可延伸應用於具線路之陶瓷基板及具線路之金屬基板上的反射層製作之上。
隨著半導體技術的進步，發光二極體(light-emitting diode,LED)所能達到的功率越來越大，且所發出的光之強度越來越高。此外，發光二極體更具有省電、使用壽命長、環保、啟動快速、體積小...等優點。因此，發光二極體也被廣泛地應用於照明設備、交通號誌、顯示器、光學滑鼠...等產品，且更有逐漸取代傳統螢光燈管的趨勢。
在發光二極體封裝結構中，包含了發光二極體單元及控制單元，其中控制單元上具有接墊，用以與發光二極進進行電性連接。為了使發光二極體單元發出的光線能夠有效地被反射以提升發光效率，可在發光二極體封裝結構內配置反射層，使發光二極體單元發出的光線能夠有效地藉由反射層被反射以提升發光效率。
舉例來說，所述反射層以銀的效果最好，銀可被電鍍、蒸鍍(evaporation)、或真空濺鍍(sputtering)佈於控制單元上。電鍍銀並非半導體標準製程，在半導體基板上量產會有現實困難，但當藉由蒸鍍或真空濺鍍將反射層鍍於控制單元時，各接墊可能會與反射層接觸而電性導通於其它接墊，造成非預期的電性連接，如此會影響發光二極體單元的正常運作。因此，在將半導體元件與反射層整合於單一晶片中時，如何避免蒸鍍或真空濺鍍於控制單元的反射層與接墊有所接觸，為發光二極體封裝結構在製作上的重要議題。
本發明提供一種線路基板製程，其製作出的線路基板結構可避免各接墊透過鍍層的導通而與其它接墊產生非預期的電性連接。
本發明提供一種及線路基板結構，可避免各接墊透過鍍層的導通而與其它接墊產生非預期的電性連接。
本發明提出一種線路基板製程。首先，提供基材及介電疊層，其中基材具有接墊，介電疊層配置於基材上而覆蓋接墊，介電疊層包括第一介電層、第二介電層及位於第一介電層及第二介電層之間的第三介電層，第三介電層的蝕刻速率大於第一介電層及第二介電層的蝕刻速率。接著，形成開口於介電疊層，其中開口對位於接墊。對介電疊層進行溼蝕刻製程，以移除第三介電層圍繞開口的部分，而形成空隙於第一介電層圍繞開口的部分與第二介電層圍繞開口的部分之間。對介電疊層及接墊進行鍍膜製程，以分別形成第一鍍層及第二鍍層於介電疊層及接墊，其中空隙隔離第一鍍層及第二鍍層。
在本發明之一實施例中，上述之介電疊層的材質包括氧化矽(SiO4
)或氮化矽(Si3
N4
)。
在本發明之一實施例中，上述之第一介電層及第二介電層的材質包括以矽酸四乙酯(Tetraethylorthosilicate，TEOS)反應生成的氧化矽，第三介電層的材質包括硼磷矽玻璃(Borophosphosilicate Glass，BPSG)。
在本發明之一實施例中，上述之對介電疊層進行溼蝕刻製程的方法為藉由氟化氫(HF)水溶液對介電疊層進行溼蝕刻。
在本發明之一實施例中，上述之線路基板製程更包括在進行鍍膜製程之前，移除部分介電疊層以暴露接墊。
在本發明之一實施例中，上述之移除部分介電疊層的方法包括電漿蝕刻。
在本發明之一實施例中，上述之鍍膜製程為蒸鍍(evaporation)或濺鍍(sputtering)。
在本發明之一實施例中，上述之線路基板製程更包括形成圖案化凹槽於介電疊層。增加介電疊層的厚度以覆蓋圖案化凹槽，其中在藉由溼蝕刻製程移除第三介電層圍繞開口的部分之後，圖案化凹槽在空隙處形成鋸齒狀結構。
在本發明之一實施例中，上述之線路基板製程更包括形成介電材料填充於圖案化凹槽，其中介電材料的蝕刻速率大於第一介電層及第二介電層的蝕刻速率。在藉由溼蝕刻製程移除第三介電層圍繞開口的部分的同時，藉由溼蝕刻製程移除介電材料，以使介電疊層在空隙處具有鋸齒狀結構。
本發明提出一種線路基板結構，包括基材、介電疊層、第一鍍層及第二鍍層。基材具有接墊。介電疊層配置於基材上且具有暴露接墊的開口，其中介電疊層包括第一介電層、第二介電層及位於第一介電層及第二介電層之間的第三介電層，第一介電層圍繞開口的部分與第二介電層圍繞開口的部分之間具有空隙。第一鍍層配置於介電疊層。第二鍍層配置於接墊，其中空隙隔離第一鍍層與第二鍍層。
在本發明之一實施例中，上述之介電疊層的材質包括氧化矽或氮化矽。
在本發明之一實施例中，上述之第一介電層及第二介電層的材質包括矽酸四乙酯反應生成的氧化矽，第三介電層的材質包括硼磷矽玻璃。
在本發明之一實施例中，上述之第一鍍層及第二鍍層的材質包括銀(Ag)。
在本發明之一實施例中，上述之介電疊層在空隙處具有鋸齒狀結構。
基於上述，在本發明的線路基板結構中，第一介電層圍繞開口的部分與第二介電層圍繞開口的部分之間具有空隙。藉此，當對介電疊層及接墊進行鍍膜製程時，可藉由所述空隙的隔離，而於介電疊層及接墊分別形成彼此不接觸的第一鍍層及第二鍍層，避免各接墊透過鍍層的導通而與其它接墊產生非預期的電性連接，以確保線路基板結構正常運作。
本發明的結構及方法，適用於已具微形電子元件之半導體基板、無其他微形電子元件之半導體基板。同時可延伸應用於具線路之陶瓷基板及具線路之金屬基板上的反射層製作之上。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明的結構及方法，適用於已具微形電子元件之半導體基板、無其他微形電子元件之半導體基板。同時可延伸應用於具線路之陶瓷基板及具線路之金屬基板上的反射層製作之上。圖1A至圖1E的實施例以半導體基板製程為例加以說明。
圖1A至圖1E為本發明一實施例之線路基板製程的流程圖。請參考圖1A，首先，提供基材110及介電疊層120，其中基材110具有接墊112，介電疊層120配置於基材110上而覆蓋接墊112。介電疊層120包括第一介電層122、第二介電層124及位於第一介電層122及第二介電層124之間的第三介電層126。在本實施例中，例如是藉由化學氣相沈積(chemical vapor deposition，CVD)法，依序沉積第二介電層124、第三介電層126及第一介電層122於基材110上。
在本實施例中，介電疊層120的材質包括氧化矽。詳細而言，第一介電層122及第二介電層124的材質例如為矽酸四乙酯在真空電漿中反應生成的氧化矽，第三介電層126的材質例如為掺雜硼磷之矽玻璃，以使第三介電層126的蝕刻速率大於第一介電層122及第二介電層124的蝕刻速率。然本發明不以此為限，在其它實施例中，介電疊層120的材質亦可為氮化矽或氧化矽與氮化矽堆疊而成的複合結構，且可在第一介電層122、第二介電層124及第三介電層126掺雜適當種類之物質，以使第三介電層126的蝕刻速率大於第一介電層122及第二介電層124的蝕刻速率。
接著，請參考圖1B，形成開口120a於介電疊層120，其中開口120a對位於接墊112。形成開口120a的方法例如為光罩製程。詳細而言，可先在介電疊層120上形成圖案化光罩，接著移除介電疊層120被圖案化光罩暴露的部分以形成開口120a。
請參考圖1C，對介電疊層120進行溼蝕刻製程，以移除第三介電層126圍繞開口120a的部分，而形成空隙G於第一介電層122圍繞開口120a的部分與第二介電層124圍繞開口120a的部分之間。詳細而言，例如是以氟化氫水溶液作為蝕刻液來對介電疊層120進行溼蝕刻製程，由於第三介電層126的蝕刻速率大於第一介電層122及第二介電層124的蝕刻速率，因此第三介電層126受到蝕刻的程度會大於第一介電層122及第二介電層124受到蝕刻的程度，而可形成如圖1C所示的空隙G。
請參考圖1D，移除部分介電疊層120以暴露接墊112，其中移除部分介電疊層120的方法例如為電漿蝕刻。請參考圖1E，對介電疊層120及接墊112進行鍍膜製程，以分別形成第一鍍層120b及第二鍍層112a於介電疊層120及接墊112，而完成線路基板結構100的製作。所述鍍膜製程例如為蒸鍍或濺鍍。
由於第一介電層122圍繞開口120a的部分與第二介電層124圍繞開口120a的部分之間具有空隙G，因此當進行鍍膜製程以形成第一鍍層120b及第二鍍層112a時，形成於介電疊層120的第一鍍層120b及形成於接墊112的第二鍍層112a會藉由空隙G的隔離而彼此不相連。
圖1E所示的線路基板結構100包括基材110、介電疊層120、第一鍍層120b及第二鍍層112a。基材110具有接墊112。介電疊層120配置於基材110上且具有暴露接墊112的開口120，其中介電疊層120包括第一介電層122、第二介電層124及位於第一介電層122及第二介電層124之間的第三介電層126。第一介電層122圍繞開口120的部分與第二介電層124圍繞開口120的部分之間具有空隙G。第一鍍層120b配置於介電疊層120。第二鍍層112a配置於接墊112，其中空隙G隔離第一鍍層120b與第二鍍層112a，而可避免接墊112透過第一鍍層120b與第二鍍層112a的導通而與其它接墊產生非預期的電性連接，確保線路基板結構正常運作。
在本實施例的線路基板結構100中，第一介電層122及第二介電層124的材質例如為矽酸四乙酯在真空電漿中反應生成的氧化矽，而第三介電層126的材質例如為掺雜硼磷之矽玻璃或其他種類氧化矽。此外，第一鍍層120b及第二鍍層112a的材質例如為銀。舉例來說，線路基板結構100可為發光二極體封裝結構中之基板，第一鍍層120b及第二鍍層112a為發光二極體封裝結構內的反射層，用以反射發光二極體單元發出的光線。
圖2A至圖2E為本發明另一實施例之線路基板製程的流程圖。圖3為圖2A之介電疊層的俯視圖。請參考圖2A及圖3，在形成圖1B所示結構之後，可形成圖案化凹槽120c於介電疊層120。接著，請參考圖2B，移除部分介電疊層120以暴露接墊112，並形成介電材料130填充於圖案化凹槽120c，其中介電材料130的蝕刻速率大於第一介電層122及第二介電層124的蝕刻速率。介電材料130的材質例如與第三介電層126的材質相同，舉例而言，介電材料130與第三介電層126的材質例如皆為掺雜硼磷之矽玻璃。
請參考圖2C，增加介電疊層120的厚度以覆蓋介電材料130。詳細而言，增加介電疊層120的厚度的方法例如為在第一介電層122上配置一層與第一介電層122具有相同材質的介電層。請參考圖2D，藉由溼蝕刻製程同時移除部分第三介電層126及介電材料130，以使介電疊層120在空隙G處具有鋸齒狀結構。藉此，當如圖2E所示以鍍膜製程分別於介電疊層120及接墊112形成第一鍍層120b及第二鍍層112a時，可進一步避免第一鍍層120b及第二鍍層112a沿空隙G內壁延伸而彼此接觸。
此外，當凹槽120c很小時，也可不填介電材料130，而直接增加介電疊層120的厚度，並保留空隙G在原凹槽120c的位置。如此，在空隙G形成的過程中，也可在空隙G處具有鋸齒狀結構。
圖2E所示的線路基板結構100’包括基材110、介電疊層120、第一鍍層120b及第二鍍層112a。基材110具有接墊112。介電疊層120配置於基材110上且具有暴露接墊112的開口120，其中介電疊層120包括第一介電層122、第二介電層124及位於第一介電層122及第二介電層124之間的第三介電層126。第一介電層122圍繞開口120的部分與第二介電層124圍繞開口120的部分之間具有空隙G，且介電疊層120在空隙G處具有鋸齒狀結構。第一鍍層120b配置於介電疊層120。第二鍍層112a配置於接墊112，其中空隙G及所述鋸齒狀結構隔離第一鍍層120b與第二鍍層112a，而可避免接墊112透過第一鍍層120b與第二鍍層112a的導通而與其它接墊產生非預期的電性連接，確保線路基板結構正常運作。
在本實施例的線路基板結構100’中，第一介電層122及第二介電層124的材質例如為在真空電漿中反應生成的氧化矽或氮化矽，而第三介電層126的材質例如為掺雜硼磷之矽玻璃或其他種類氧化矽。此外，第一鍍層120b及第二鍍層112a的材質例如為銀。舉例來說，線路基板結構100可應用於發光二極體封裝結構，第一鍍層120b及第二鍍層112a為發光二極體封裝結構內的反射層，用以反射發光二極體單元發出的光線。
綜上所述，在本發明的線路基板結構中，第一介電層圍繞開口的部分與第二介電層圍繞開口的部分之間具有空隙。藉此，當對介電疊層及接墊進行鍍膜製程時，可藉由所述空隙的隔離，而於介電疊層及接墊分別形成彼此不接觸的第一鍍層及第二鍍層，避免各接墊透過鍍層的導通而與其它接墊產生非預期的電性連接，以確保線路基板結構正常運作。此外，介電疊層在空隙處可為鋸齒狀結構，以進一步避免介電疊層上的鍍層沿空隙內壁導通於接墊。
本發明的結構及方法，適用於已具微形電子元件之半導體基板、無其他微形電子元件之半導體基板。同時可延伸應用於具線路之陶瓷基板及具線路之金屬基板上的反射層製作之上。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、100’．．．線路基板結構
110．．．基材
112．．．接墊
112a．．．第二鍍層
120．．．介電疊層
120a．．．開口
120b．．．第一鍍層
120c．．．圖案化凹槽
122．．．第一介電層
124．．．第二介電層
126．．．第三介電層
130．．．介電材料
G．．．空隙
圖1A至圖1E為本發明一實施例之線路基板製程的流程圖。
圖2A至圖2E為本發明另一實施例之線路基板製程的流程圖。
圖3為圖2A之介電疊層的俯視圖。
100．．．線路基板結構
110．．．基材
112．．．接墊
112a．．．第二鍍層
120．．．介電疊層
120a．．．開口
120b．．．第一鍍層
122．．．第一介電層
124．．．第二介電層
126．．．第三介電層
G．．．空隙
Claims (16)
- 一種線路基板製程，包括：提供一基材及一介電疊層，其中該基材具有一接墊，該介電疊層配置於該基材上而覆蓋該接墊，該介電疊層包括一第一介電層、一第二介電層及位於該第一介電層及該第二介電層之間的一第三介電層，該第三介電層的蝕刻速率大於該第一介電層及該第二介電層的蝕刻速率；形成一開口於該介電疊層，其中該開口對位於該接墊；對該介電疊層進行一溼蝕刻製程，以移除該第三介電層圍繞該開口的部分，而形成一空隙於該第一介電層圍繞該開口的部分與該第二介電層圍繞該開口的部分之間；以及對該介電疊層及該接墊進行一鍍膜製程，以分別形成一第一鍍層及一第二鍍層於該介電疊層及該接墊，其中該空隙隔離該第一鍍層及該第二鍍層。
- 如申請專利範圍第1項所述之線路基板製程，其中該介電疊層的材質包括氧化矽或氮化矽。
- 如申請專利範圍第1項所述之線路基板製程，其中該第一介電層及該第二介電層的材質包括矽酸四乙酯在真空電漿中反應生成的氧化矽，該第三介電層的材質包括硼磷矽玻璃。
- 如申請專利範圍第1項所述之線路基板製程，其中對該介電疊層進行該溼蝕刻製程的方法為藉由氟化氫水溶 液對該介電疊層進行溼蝕刻。
- 如申請專利範圍第1項所述之線路基板製程，更包括：在進行該鍍膜製程之前，移除部分該介電疊層以暴露該接墊。
- 如申請專利範圍第5項所述之線路基板製程，其中移除部分該介電疊層的方法包括電漿蝕刻。
- 如申請專利範圍第1項所述之線路基板製程，其中該鍍膜製程為蒸鍍或濺鍍。
- 如申請專利範圍第1項所述之線路基板製程，更包括：形成一圖案化凹槽於該介電疊層；以及增加該介電疊層的厚度以覆蓋該圖案化凹槽，其中在藉由該溼蝕刻製程移除該第三介電層圍繞該開口的部分之後，該圖案化凹槽在該空隙處形成鋸齒狀結構。
- 如申請專利範圍第8項所述之線路基板製程，更包括：形成一介電材料填充於該圖案化凹槽，其中該介電材料的蝕刻速率大於該第一介電層及該第二介電層的蝕刻速率；以及在藉由該溼蝕刻製程移除該第三介電層圍繞該開口的部分的同時，藉由該溼蝕刻製程移除該介電材料，以使該介電疊層在該空隙處具有鋸齒狀結構。
- 一種線路基板結構，包括： 一基材，具有一接墊；一介電疊層，配置於該基材上且具有暴露該接墊的一開口，其中該介電疊層包括一第一介電層、一第二介電層及位於該第一介電層及該第二介電層之間的一第三介電層，該第一介電層圍繞該開口的部分與該第二介電層圍繞該開口的部分之間具有一空隙；一第一鍍層，配置於該介電疊層；以及一第二鍍層，配置於該接墊，其中該空隙隔離該第一鍍層與該第二鍍層。
- 如申請專利範圍第10項所述之線路基板結構，其中該介電疊層的材質包括氧化矽或氮化矽。
- 如申請專利範圍第10項所述之線路基板結構，其中該第一介電層及該第二介電層的材質包括矽酸四乙酯在真空電漿中反應生成的氧化矽，該第三介電層的材質包括硼磷矽玻璃。
- 如申請專利範圍第10項所述之線路基板結構，其中該第一鍍層及該第二鍍層的材質包括銀。
- 如申請專利範圍第10項所述之線路基板結構，其中該介電疊層在該空隙處具有鋸齒狀結構。
- 如申請專利範圍第10項所述之線路基板結構，其中該線路基板為具有微形電子元件之半導體基板、具有金層導線之半導體基板、具有線路之陶瓷基板或具有線路之金屬基板。
- 一種半導體製程，包括： 提供一半導體基材及一介電疊層，其中該半導體基材具有一接墊，該介電疊層配置於該半導體基材上而覆蓋該接墊，該介電疊層包括一第一介電層、一第二介電層及位於該第一介電層及該第二介電層之間的一第三介電層，該第三介電層的蝕刻速率大於該第一介電層及該第二介電層的蝕刻速率；形成一開口於該介電疊層，其中該開口對位於該接墊；對該介電疊層進行一溼蝕刻製程，以移除該第三介電層圍繞該開口的部分，而形成一空隙於該第一介電層圍繞該開口的部分與該第二介電層圍繞該開口的部分之間；以及對該介電疊層及該接墊進行一鍍膜製程，以分別形成一第一鍍層及一第二鍍層於該介電疊層及該接墊，其中該空隙隔離該第一鍍層及該第二鍍層。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW099125377A TWI396482B (zh) | 2010-07-30 | 2010-07-30 | 線路基板製程及線路基板結構 |
| US13/190,501 US8431454B2 (en) | 2010-07-30 | 2011-07-26 | Fabricating process of circuit substrate and circuit substrate structure |
| US13/854,965 US8692266B2 (en) | 2010-07-30 | 2013-04-02 | Circuit substrate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW099125377A TWI396482B (zh) | 2010-07-30 | 2010-07-30 | 線路基板製程及線路基板結構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201206273A TW201206273A (en) | 2012-02-01 |
| TWI396482B true TWI396482B (zh) | 2013-05-11 |
Family
ID=45525881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW099125377A TWI396482B (zh) | 2010-07-30 | 2010-07-30 | 線路基板製程及線路基板結構 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8431454B2 (zh) |
| TW (1) | TWI396482B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10977539B1 (en) * | 2019-12-20 | 2021-04-13 | Capital One Services, Llc | Systems and methods for use of capacitive member to prevent chip fraud |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200518118A (en) * | 2000-06-21 | 2005-06-01 | Dainippon Printing Co Ltd | Laminate and use thereof |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436188A (en) * | 1994-04-26 | 1995-07-25 | Industrial Technology Research Institute | Dram cell process having elk horn shaped capacitor |
| KR960009074A (ko) * | 1994-08-29 | 1996-03-22 | 모리시다 요이치 | 반도체 장치 및 그 제조방법 |
| JP2001030485A (ja) * | 1999-07-26 | 2001-02-06 | Ricoh Co Ltd | インクジェットヘッド |
| AU1347501A (en) * | 1999-10-26 | 2001-05-08 | Stellar Display Corporation | Method of fabricating a field emission device with a lateral thin-film edge emitter |
| US6815333B2 (en) * | 2002-04-02 | 2004-11-09 | Dow Global Technologies Inc. | Tri-layer masking architecture for patterning dual damascene interconnects |
| US6905943B2 (en) * | 2003-11-06 | 2005-06-14 | Texas Instruments Incorporated | Forming a trench to define one or more isolation regions in a semiconductor structure |
| US20050104158A1 (en) * | 2003-11-19 | 2005-05-19 | Scintera Networks, Inc. | Compact, high q inductor for integrated circuit |
| US7282391B1 (en) * | 2006-03-21 | 2007-10-16 | International Business Machines Corporation | Method for precision assembly of integrated circuit chip packages |
| KR100874942B1 (ko) * | 2006-07-03 | 2008-12-19 | 삼성전자주식회사 | 마스크 롬 및 그 제조 방법 |
| US20080122032A1 (en) * | 2006-08-16 | 2008-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices with MIM-type decoupling capacitors and fabrication method thereof |
| KR101067207B1 (ko) * | 2009-04-16 | 2011-09-22 | 삼성전기주식회사 | 트렌치 기판 및 그 제조방법 |
| US8008143B2 (en) * | 2009-12-30 | 2011-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to form a semiconductor device having gate dielectric layers of varying thicknesses |
| US8298904B2 (en) * | 2011-01-18 | 2012-10-30 | International Business Machines Corporation | Compact thermally controlled thin film resistors utilizing substrate contacts and methods of manufacture |
-
2010
- 2010-07-30 TW TW099125377A patent/TWI396482B/zh not_active IP Right Cessation
-
2011
- 2011-07-26 US US13/190,501 patent/US8431454B2/en not_active Expired - Fee Related
-
2013
- 2013-04-02 US US13/854,965 patent/US8692266B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200518118A (en) * | 2000-06-21 | 2005-06-01 | Dainippon Printing Co Ltd | Laminate and use thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US8431454B2 (en) | 2013-04-30 |
| TW201206273A (en) | 2012-02-01 |
| US20120025346A1 (en) | 2012-02-02 |
| US8692266B2 (en) | 2014-04-08 |
| US20130214422A1 (en) | 2013-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2176895B1 (en) | Light emitting device package | |
| US7719099B2 (en) | Package structure for solid-state lighting devices and method of fabricating the same | |
| US7982237B2 (en) | Light emitting device package including a semiconductor substrate having at least one surface | |
| EP1835550B1 (en) | Package structure for solid-state lighting devices and method of fabricating the same | |
| CN100580963C (zh) | 具有氧化铟锡层的发光二极管及其制造方法 | |
| CN102163659B (zh) | 发光二极管封装、高反射型硅次基板及其制造方法 | |
| JP2012142410A (ja) | 発光素子ユニットおよびその製造方法、発光素子パッケージならびに照明装置 | |
| TWI415308B (zh) | 用於增加發光效率及散熱效果之晶圓級發光二極體封裝結構及其製作方法 | |
| CN102593275A (zh) | 制作发光二极管封装结构的方法以及发光二极管元件 | |
| TWI478403B (zh) | 用於光電裝置之矽基底基座 | |
| TW201318221A (zh) | 發光二極體之矽支架及其製造方法 | |
| US10278285B2 (en) | Electric component assembly | |
| JP2007208136A (ja) | 発光装置 | |
| US8358054B2 (en) | Light emitting device package | |
| JP7112596B2 (ja) | 半導体発光デバイス | |
| JP6279702B2 (ja) | 発光素子パッケージおよび照明装置 | |
| TWI396482B (zh) | 線路基板製程及線路基板結構 | |
| JP2010040937A (ja) | 半導体発光素子、発光装置、照明装置及び表示装置 | |
| KR20130119643A (ko) | 전기적으로 절연 고립된 방열 브리지를 가진 방열기판의 구조 및 그 제조 방법 | |
| CN102458042B (zh) | 线路基板制程、线路基板及半导体制程 | |
| TW201310588A (zh) | 散熱基板之結構及其製程 | |
| JP2015159311A (ja) | 半導体装置 | |
| CN117153955A (zh) | 发光二极管及其电极的制备方法 | |
| TW201637235A (zh) | 高壓發光二極體裝置及其製備方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |