CN102458042B - 线路基板制程、线路基板及半导体制程 - Google Patents

Abstract

本发明提供一种线路基板制程、线路基板及半导体制程。首先，提供具有接垫的基材及介电叠层。介电叠层配置于基材上而覆盖接垫。介电叠层包括第一介电层、第二介电层及位于第一与第二介电层之间的第三介电层。第三介电层的蚀刻速率大于第一介电层及第二介电层的蚀刻速率。接着，形成对位于接垫的开口于介电叠层。湿蚀刻介电叠层，以移除第三介电层围绕开口的部分，而形成空隙于第一介电层围绕开口的部分与第二介电层围绕开口的部分之间。进行镀膜制程以分别形成被空隙隔离的第一镀层及第二镀层于介电叠层及接垫。

Description

线路基板制程、线路基板及半导体制程

技术领域

本发明涉及一种线路基板制程、线路基板及半导体制程，尤其涉及一种主动面具有金属镀层的线路基板及其制程。本发明的结构及方法，适用于已具微形电子元件的半导体基板、无其他微形电子元件的半导体基板。同时可延伸应用于具有线路的陶瓷基板及具有线路的金属基板上的反射层制作上。

背景技术

随着半导体技术的进步，发光二极管（light-emitting diode,LED）所能达到的功率越来越大，且所发出的光的强度越来越高。此外，发光二极管还具有省电、使用寿命长、环保、启动快速、体积小等优点。因此，发光二极管也被广泛地应用于照明设备、交通信号灯、显示器、光学鼠标等产品，且还有逐渐取代传统萤光灯管的趋势。

在发光二极管封装结构中，包含了发光二极管单元及控制单元，其中控制单元上具有接垫，用以与发光二极管进行电性连接。为了使发光二极管单元发出的光线能够有效地被反射以提升发光效率，可在发光二极管封装结构内配置反射层，使发光二极管单元发出的光线能够有效地通过反射层被反射以提升发光效率。

举例来说，所述反射层以银的效果最好，银可被电镀、蒸镀(evaporation)、或真空溅镀(sputtering)布于控制单元上。电镀银并非半导体标准制程，在半导体基板上量产会有现实困难，但当通过蒸镀或真空溅镀将反射层镀于控制单元上时，各接垫可能会与反射层接触而电性导通于其它接垫，造成非预期的电性连接，如此会影响发光二极管单元的正常运作。因此，在将半导体元件与反射层整合于单一芯片中时，如何避免蒸镀或真空溅镀于控制单元的反射层与接垫有所接触，为发光二极管封装结构在制作上的重要议题。

发明内容

本发明提供一种线路基板制程，其制作出的线路基板可避免各接垫通过镀层的导通而与其它接垫产生非预期的电性连接。

本发明提供一种线路基板，可避免各接垫通过镀层的导通而与其它接垫产生非预期的电性连接。

本发明提供一种半导体制程，可应用上述的线路基板来制作其它兼容的半导体电路组件，以避免半导体电路组件上的各接垫通过镀层的导通而与其它接垫产生非预期的电性连接。

本发明提出一种线路基板制程。首先，提供基材及介电叠层，其中基材具有接垫，介电叠层配置于基材上而覆盖接垫，介电叠层包括第一介电层、第二介电层及位于第一介电层及第二介电层之间的第三介电层，第三介电层的蚀刻速率大于第一介电层及第二介电层的蚀刻速率。接着，形成开口于介电叠层，其中开口对位于接垫。对介电叠层进行湿蚀刻制程，以移除第三介电层围绕开口的部分，而形成空隙于第一介电层围绕开口的部分与第二介电层围绕开口的部分之间。对介电叠层及接垫进行镀膜制程，以分别形成第一镀层及第二镀层于介电叠层及接垫，其中空隙隔离第一镀层及第二镀层。

在本发明的一实施例中，上述的介电叠层的材质包括氧化硅(SiO₄)或氮化硅(Si₃N₄)。

在本发明的一实施例中，上述的第一介电层及第二介电层的材质包括以硅酸四乙酯(Tetraethylorthosilicate，TEOS)反应生成的氧化硅，第三介电层的材质包括硼磷硅玻璃(Borophosphosilicate Glass，BPSG)。

在本发明的一实施例中，上述的对介电叠层进行湿蚀刻制程的方法为通过含氟化氢(HF)的水溶液对介电叠层进行湿蚀刻。

在本发明的一实施例中，上述的线路基板制程还包括在进行镀膜制程之前，移除部分介电叠层以暴露接垫。

在本发明的一实施例中，上述的移除部分介电叠层的方法包括等离子体蚀刻。

在本发明的一实施例中，上述的镀膜制程为蒸镀(evaporation)或溅镀(sputtering)。

在本发明的一实施例中，上述的线路基板制程还包括形成图案化凹槽于介电叠层。增加介电叠层的厚度以覆盖图案化凹槽，其中在通过湿蚀刻制程移除第三介电层围绕开口的部分之后，图案化凹槽在空隙处形成锯齿状结构。

在本发明的一实施例中，上述的线路基板制程还包括形成介电材料填充于图案化凹槽，其中介电材料的蚀刻速率大于第一介电层及第二介电层的蚀刻速率。在通过湿蚀刻制程移除第三介电层围绕开口的部分的同时，通过湿蚀刻制程移除介电材料，以使介电叠层在空隙处具有锯齿状结构。

本发明提出一种线路基板，包括基材、介电叠层、第一镀层及第二镀层。基材具有接垫。介电叠层配置于基材上且具有暴露接垫的开口，其中介电叠层包括第一介电层、第二介电层及位于第一介电层及第二介电层之间的第三介电层，第一介电层围绕开口的部分与第二介电层围绕开口的部分之间具有空隙。第一镀层配置于介电叠层。第二镀层配置于接垫，其中空隙隔离第一镀层与第二镀层。

在本发明的一实施例中，上述的介电叠层的材质包括氧化硅或氮化硅。

在本发明的一实施例中，上述的第一介电层及第二介电层的材质包括硅酸四乙酯反应生成的氧化硅，第三介电层的材质包括硼磷硅玻璃。

在本发明的一实施例中，上述的第一镀层及第二镀层的材质包含银(Ag)。

在本发明的一实施例中，上述的介电叠层在空隙处具有锯齿状结构。

本发明提供一种半导体制程，包括：提供一半导体基材及一介电叠层，其中半导体基材具有一接垫，介电叠层配置于半导体基材上而覆盖接垫，介电叠层包括一第一介电层、一第二介电层及位于第一介电层及第二介电层之间的一第三介电层，第三介电层的蚀刻速率大于第一介电层及第二介电层的蚀刻速率；形成一开口于介电叠层，其中开口对位于接垫；对介电叠层进行一湿蚀刻制程，以移除第三介电层围绕开口的部分，而形成一空隙于第一介电层围绕开口的部分与第二介电层围绕开口的部分之间；以及，对介电叠层及接垫进行一镀膜制程，以分别形成一第一镀层及一第二镀层于介电叠层及接垫，其中空隙隔离第一镀层及第二镀层。

基于上述，在本发明的线路基板中，第一介电层围绕开口的部分与第二介电层围绕开口的部分之间具有空隙。因此，当对介电叠层及接垫进行镀膜制程时，可通过所述空隙的隔离，而于介电叠层及接垫分别形成彼此不接触的第一镀层及第二镀层，避免各接垫通过镀层的导通而与其它接垫产生非预期的电性连接，以确保线路基板正常运作。

本发明的结构及方法，适用于已具微形电子元件的半导体基板、无其他微形电子元件的半导体基板。同时可延伸应用于具有线路的陶瓷基板及具有线路的金属基板上的反射层制作上。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1E为本发明一实施例的线路基板制程的流程图。

图2A至图2E为本发明另一实施例的线路基板制程的流程图。

图3为图2A的介电叠层的俯视图。

主要附图标记说明：

100、100’：线路基板；  110：基材；

112：接垫；             112a：第二镀层；

120：介电叠层；         120a：开口；

120b：第一镀层；        120c：图案化凹槽；

122：第一介电层；        124：第二介电层；

126：第三介电层；        130：介电材料；

G：空隙。

具体实施方式

本发明的结构及方法，适用于已具微形电子元件的半导体基板、无其他微形电子元件的半导体基板。同时可延伸应用于具有线路的陶瓷基板及具有线路的金属基板上的反射层制作上。图1A至图1E的实施例以线路基板制程为例加以说明。

图1A至图1E为本发明一实施例的线路基板制程的流程图。请参考图1A，首先，提供基材110及介电叠层120，其中基材110具有接垫112，介电叠层120配置于基材110上而覆盖接垫112。介电叠层120包括第一介电层122、第二介电层124及位于第一介电层122及第二介电层124之间的第三介电层126。在本实施例中，例如是通过化学气相沉积(chemical vapor deposition，CVD)法，依序沉积第二介电层124、第三介电层126及第一介电层122于基材110上。

在本实施例中，介电叠层120的材质包括氧化硅。详细而言，第一介电层122及第二介电层124的材质例如为硅酸四乙酯在真空等离子体中反应生成的氧化硅，第三介电层126的材质例如为掺杂硼磷的硅玻璃，以使第三介电层126的蚀刻速率大于第一介电层122及第二介电层124的蚀刻速率。然本发明不以此为限，在其它实施例中，介电叠层120的材质也可为氮化硅或氧化硅与氮化硅堆叠而成的复合结构，且可在第一介电层122、第二介电层124及第三介电层126掺杂适当种类的物质，以使第三介电层126的蚀刻速率大于第一介电层122及第二介电层124的蚀刻速率。

接着，请参考图1B，形成开口120a于介电叠层120，其中开口120a对位于接垫112。形成开口120a的方法例如为掩模制程。详细而言，可先在介电叠层120上形成图案化掩模，接着移除介电叠层120被图案化掩模暴露的部分以形成开口120a。

请参考图1C，对介电叠层120进行湿蚀刻制程，以移除第三介电层126围绕开口120a的部分，而形成空隙G于第一介电层122围绕开口120a的部分与第二介电层124围绕开口120a的部分之间。详细而言，例如是以含氟化氢的水溶液作为蚀刻液来对介电叠层120进行湿蚀刻制程，由于第三介电层126的蚀刻速率大于第一介电层122及第二介电层124的蚀刻速率，因此第三介电层126受到蚀刻的程度会大于第一介电层122及第二介电层124受到蚀刻的程度，而可形成如图1C所示的空隙G。当然，依据实际制程的需求，此处采用的水溶液还可能包含除了氟化氢以外的其它组份。

请参考图1D，移除部分介电叠层120以暴露接垫112，其中移除部分介电叠层120的方法例如为等离子体蚀刻。请参考图1E，对介电叠层120及接垫112进行镀膜制程，以分别形成第一镀层120b及第二镀层112a于介电叠层120及接垫112，而完成线路基板100的制作。所述镀膜制程例如为蒸镀或溅镀。

由于第一介电层122围绕开口120a的部分与第二介电层124围绕开口120a的部分之间具有空隙G，因此当进行镀膜制程以形成第一镀层120b及第二镀层112a时，形成于介电叠层120的第一镀层120b及形成于接垫112的第二镀层112a会通过空隙G的隔离而彼此不相连。

图1E所示的线路基板100包括基材110、介电叠层120、第一镀层120b及第二镀层112a。基材110具有接垫112。介电叠层120配置于基材110上且具有暴露接垫112的开口120a，其中介电叠层120包括第一介电层122、第二介电层124及位于第一介电层122及第二介电层124之间的第三介电层126。第一介电层122围绕开口120a的部分与第二介电层124围绕开口120a的部分之间具有空隙G。第一镀层120b配置于介电叠层120。第二镀层112a配置于接垫112，其中空隙G隔离第一镀层120b与第二镀层112a，而可避免接垫112通过第一镀层120b与第二镀层112a的导通而与其它接垫产生非预期的电性连接，确保线路基板正常运作。

在本实施例的线路基板100中，第一介电层122及第二介电层124的材质例如为硅酸四乙酯在真空等离子体中反应生成的氧化硅，而第三介电层126的材质例如为掺杂硼磷的硅玻璃或其他种类氧化硅。此外，第一镀层120b及第二镀层112a的材质包含银，例如是银或含有银的合金。举例来说，线路基板100可为发光二极管封装结构中的基板，第一镀层120b及第二镀层112a为发光二极管封装结构内的反射层，用以反射发光二极管单元发出的光线。

图2A至图2E为本发明另一实施例的线路基板制程的流程图。图3为图2A的介电叠层的俯视图。请参考图2A及图3，在形成图1B所示结构之后，可形成图案化凹槽120c于介电叠层120。接着，请参考图2B，移除部分介电叠层120以暴露接垫112，并形成介电材料130填充于图案化凹槽120c，其中介电材料130的蚀刻速率大于第一介电层122及第二介电层124的蚀刻速率。介电材料130的材质例如与第三介电层126的材质相同，举例而言，介电材料130与第三介电层126的材质例如皆为掺杂硼磷的硅玻璃。

请参考图2C，增加介电叠层120的厚度以覆盖介电材料130。详细而言，增加介电叠层120的厚度的方法例如为在第一介电层122上配置一层与第一介电层122具有相同材质的介电层。请参考图2D，通过湿蚀刻制程同时移除部分第三介电层126及介电材料130，以使介电叠层120在空隙G处具有锯齿状结构。因此，当如图2E所示以镀膜制程分别于介电叠层120及接垫112形成第一镀层120b及第二镀层112a时，可进一步避免第一镀层120b及第二镀层112a沿空隙G内壁延伸而彼此接触。

此外，当图案化凹槽120c很小时，也可不填介电材料130，而直接增加介电叠层120的厚度，并保留空隙G在原图案化凹槽120c的位置。如此，在空隙G形成的过程中，也可在空隙G处具有锯齿状结构。

图2E所示的线路基板100’包括基材110、介电叠层120、第一镀层120b及第二镀层112a。基材110具有接垫112。介电叠层120配置于基材110上且具有暴露接垫112的开口120a，其中介电叠层120包括第一介电层122、第二介电层124及位于第一介电层122及第二介电层124之间的第三介电层126。第一介电层122围绕开口120a的部分与第二介电层124围绕开口120a的部分之间具有空隙G，且介电叠层120在空隙G处具有锯齿状结构。第一镀层120b配置于介电叠层120。第二镀层112a配置于接垫112，其中空隙G及所述锯齿状结构隔离第一镀层120b与第二镀层112a，而可避免接垫112通过第一镀层120b与第二镀层112a的导通而与其它接垫产生非预期的电性连接，确保线路基板正常运作。

在本实施例的线路基板100’中，第一介电层122及第二介电层124的材质例如为在真空等离子体中反应生成的氧化硅或氮化硅，而第三介电层126的材质例如为掺杂硼磷的硅玻璃或其他种类氧化硅。此外，第一镀层120b及第二镀层112a的材质包含银，例如是银或含有银的合金。举例来说，线路基板100可应用于发光二极管封装结构，第一镀层120b及第二镀层112a为发光二极管封装结构内的反射层，用以反射发光二极管单元发出的光线。

综上所述，在本发明的线路基板中，第一介电层围绕开口的部分与第二介电层围绕开口的部分之间具有空隙。因此，当对介电叠层及接垫进行镀膜制程时，可通过所述空隙的隔离，而于介电叠层及接垫分别形成彼此不接触的第一镀层及第二镀层，避免各接垫通过镀层的导通而与其它接垫产生非预期的电性连接，以确保线路基板正常运作。此外，介电叠层在空隙处可为锯齿状结构，以进一步避免介电叠层上的镀层沿空隙内壁导通于接垫。

虽然上述实施例都是以线路基板为例来说明本发明的技术方案，但实际上本发明的技术方案还可适用于已具微形电子元件的半导体基板、无其他微形电子元件的半导体基板。同时可延伸应用于具有线路的陶瓷基板及具有线路的金属基板上的反射层制作上。换言之，上述提出的线路基板制程还可被应用于其它的半导体制程，用来制作其它兼容的半导体电路组件，以避免半导体电路组件上的各接垫通过镀层的导通而与其它接垫产生非预期的电性连接。

虽然本发明已以实施例揭示如上，但其并非用以限定本发明，任何所属技术领域技术人员，在不脱离本发明的精神和范围内，当可作任意改动或等同替换，故本发明的保护范围当以本申请权利要求所界定的范围为准。

Claims (15)

1.一种线路基板制程，包括：

提供一基材及一介电叠层，其中该基材具有一接垫，该介电叠层配置于该基材上而覆盖该接垫，该介电叠层包括一第一介电层、一第二介电层及位于该第一介电层及该第二介电层之间的一第三介电层，该第三介电层的蚀刻速率大于该第一介电层及该第二介电层的蚀刻速率；

形成一开口于该介电叠层，其中该开口对位于该接垫；

对该介电叠层进行一湿蚀刻制程，以移除该第三介电层围绕该开口的部分，而形成一空隙于该第一介电层围绕该开口的部分与该第二介电层围绕该开口的部分之间；

对该介电叠层及该接垫进行一镀膜制程，以分别形成一第一镀层及一第二镀层于该介电叠层及该接垫，其中该空隙隔离该第一镀层及该第二镀层；以及

在进行该镀膜制程之前，移除部分该介电叠层以暴露该接垫。

2.根据权利要求1所述的线路基板制程，其中该介电叠层的材质包括氧化硅或氮化硅。

3.根据权利要求1所述的线路基板制程，其中该第一介电层及该第二介电层的材质包括硅酸四乙酯在真空等离子体中反应生成的氧化硅，该第三介电层的材质包括硼磷硅玻璃。

4.根据权利要求1所述的线路基板制程，其中对该介电叠层进行该湿蚀刻制程的方法为通过含氟化氢的水溶液对该介电叠层进行湿蚀刻。

5.根据权利要求1所述的线路基板制程，其中移除部分该介电叠层的方法包括等离子体蚀刻。

6.根据权利要求1所述的线路基板制程，其中该镀膜制程为蒸镀或溅镀。

7.根据权利要求1所述的线路基板制程，还包括：

形成一图案化凹槽于该介电叠层；

以及

增加该介电叠层的厚度以覆盖该图案化凹槽，其中在通过该湿蚀刻制程移除该第三介电层围绕该开口的部分之后，该图案化凹槽在该空隙处形成锯齿状结构。

8.根据权利要求7所述的线路基板制程，该锯齿状结构的形成方法，还包括：

形成一介电材料填充于该图案化凹槽，其中该介电材料的蚀刻速率大于该第一介电层及该第二介电层的蚀刻速率；

以及

在通过该湿蚀刻制程移除该第三介电层围绕该开口的部分的同时，通过该湿蚀刻制程移除该介电材料，以使该介电叠层在该空隙处具有锯齿状结构。

9.一种线路基板，包括：

一基材，具有一接垫；

一介电叠层，配置于该基材上且具有暴露该接垫的一开口，其中该介电叠层包括一第一介电层、一第二介电层及位于该第一介电层及该第二介电层之间的一第三介电层，该第一介电层围绕该开口的部分与该第二介电层围绕该开口的部分之间具有一空隙；

一第一镀层，配置于该介电叠层；

以及

一第二镀层，配置于该接垫，其中该空隙隔离该第一镀层与该第二镀层。

10.根据权利要求9所述的线路基板，其中该介电叠层的材质包括氧化硅或氮化硅。

11.根据权利要求9所述的线路基板，其中该第一介电层及该第二介电层的材质包括硅酸四乙酯在真空等离子体中反应生成的氧化硅，该第三介电层的材质包括硼磷硅玻璃。

12.根据权利要求9所述的线路基板，其中该第一镀层及该第二镀层的材质包含银。

13.根据权利要求9所述的线路基板，其中该介电叠层在该空隙处具有锯齿状结构。

14.根据权利要求9所述的线路基板，其中该线路基板为具有微形电子元件的半导体基板、具有金层导线的半导体基板、具有线路的陶瓷基板或具有线路的金属基板。

15.一种半导体制程，包括：

提供一半导体基材及一介电叠层，其中该半导体基材具有一接垫，该介电叠层配置于该半导体基材上而覆盖该接垫，该介电叠层包括一第一介电层、一第二介电层及位于该第一介电层及该第二介电层之间的一第三介电层，该第三介电层的蚀刻速率大于该第一介电层及该第二介电层的蚀刻速率；

形成一开口于该介电叠层，其中该开口对位于该接垫；

对该介电叠层进行一湿蚀刻制程，以移除该第三介电层围绕该开口的部分，而形成一空隙于该第一介电层围绕该开口的部分与该第二介电层围绕该开口的部分之间；

对该介电叠层及该接垫进行一镀膜制程，以分别形成一第一镀层及一第二镀层于该介电叠层及该接垫，其中该空隙隔离该第一镀层及该第二镀层；以及

在进行该镀膜制程之前，移除部分该介电叠层以暴露该接垫。

Images