TWI395099B - 降低行動裝置中記憶體漏電之方法及裝置 - Google Patents

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Description

降低行動裝置中記憶體漏電之方法及裝置
本發明大體而言係關於電子電路且更具體言之，係關於降低電子電路中記憶體洩漏之方法及裝置。
在過去的十年中，包括無線電話及個人數位助理在內的行動裝置之普及已顯著增長。對行動裝置的許多使用者而言，功率損耗為極其重要之因素，此係由於該等裝置以相對小的電池運作。因為在短暫間隔後不方便再充電或更換電池，所以需要最大化此等系統中的電池壽命。
一種降低功率損耗之方法涉及使各種組件於其未使用時處於低功率狀態。在某些情況下，處理裝置(例如通用處理器或數位訊號處理器(DSP))在將其內部資料儲存至非揮發性記憶體或帶電記憶體之後，可以處於低功率狀態或完全斷電。然而高速隨機存取記憶體(RAM)無法完全關閉且仍保持其資料；為了降低功率且保持資料，可使其處於"資料保持模式"。在資料保持模式下，記憶體中之資料保持完整，但RAM無法被訪問。在典型的資料保持模式下，降低記憶體之供給電壓Vcc 以降低漏電。
許多處理裝置(例如DSP)具有內部RAM。當更新DSP結構以利用具有資料保持模式之內部RAM記憶體時，基於相關處理核心之運作，已經開發出若干種方法來判斷使記憶體處於資料保持模式下之時間時期。現有的解決方案限制在藉由複雜之外部硬體或藉由複雜之軟體來最佳化功率損 耗。該等解決方案大幅增加研發成本且使DSP之最終設計複雜化。
因此，已出現了用於降低使用資料保持模式之記憶體中的漏電的簡化之方法及裝置的需要。
在本發明中，處理系統包括：一處理器(20)，其具有一用於產生一指示處理器是否處於閒置模式的閒置模式訊號之閒置模式節點；及一記憶體(22)，其具有一用於接收一資料保持模式訊號之資料保持節點。該記憶體包括用於響應資料保持模式訊號而使該記憶體處於低功率狀態之電路。該閒置模式訊號驅動該資料保持節點使得當該處理器處於閒置模式時，該記憶體處於低功率狀態。
本發明提供優於先前技術之顯著優勢。首先，可支援功率保持模式而無需在處理器中進行任何代碼修改。特別在行動電話技術中，因為軟體調整之工作比在ASIC中增加閘極之工作更多，所以支援傳統軟體係至關重要。第二，省電可歸因於記憶體之保持模式之最佳化；一旦處理器處於閒置模式，記憶體即處於功率保持模式。
在本發明之第二實施例中，記憶體可響應若干種閒置模式中所選定之一者而處於資料保持模式。因此，記憶體之喚醒等待時間為可調的。
參看圖示中之圖1-3可最佳地理解本發明，所使用之相同數字代表各圖示中之相同元件。
圖1a說明具有處理核心10及相關內部記憶體12的先前技術處理系統8之簡化方塊圖。邏輯14控制記憶體12之資料保持模式。處理核心10以普通方式藉由資料及位址匯流排13耦接至記憶體12。邏輯14監測處理核心10之動作。當探測到長的閒置時期後，邏輯14向RAM 12之保持節點提供一訊號，此導致RAM 12進入低電壓狀態，其中保留記憶體之內容。在此低電壓狀態中，無法將資料寫入RAM 12亦無法自RAM 12中讀取資料。可使用軟體或硬體來建構邏輯12。
圖1b說明與RAM 12之保持控制訊號一同展示活動及非活動時期之時序圖。如圖示，邏輯14等待直至處理核心活動已停止足夠的時間後才使RAM 12處於資料保持狀態(在所說明之實施例中，當將RAM資料保持節點拉至低位準時，進入保持狀態)。
判斷進入資料保持狀態之時間的方法可簡單或複雜。一簡單之方法將自最近之處理核心活動以來，在預定的時段期滿之後進入保持模式。一種更複雜之方法將基於先前活動的範圍，由最近處理核心活動而改變時間。
無論如何，使DSP之處理核心10適用於使用具有保持節點之記憶體需要對DSP進行再次程式化。此可顯著地增加設計成本。
在圖2a及圖2b中所示之實施例中，具有處理核心20之DSP 18被組態為操作記憶體20之保持節點而無需任何額外程式碼或硬體且其具有優於先前技術之改良的省電功能。如圖2a中所示，處理核心20藉由使用資料及位址匯流排24以普 通方式耦接至RAM 22。處理核心20之閒置模式節點直接耦合至記憶體22之資料保持模式節點。
因此，如圖2b所示，一旦閒置模式節點處(DSP閒置模式)之低活動訊號被拉至低位準，RAM之資料保持節點即會被拉至低位準。若給定設計需要，則可將反轉器置於處理核心閒置模式節點與資料保持模式節點之間，使得當處理核心20處於閒置模式時，RAM 22處於資料保持模式。
對於DSP處理器之TEXAS INSTRUMENTS TMS320C54x系列而言，當無工作執行時，工作排程器啟動閒置模式。工作排程器執行C54x之若干"閒置模式"指令中之一者。有三種閒置模式係由IDLE1、IDLE2及IDLE3指令予以啟動。在此等模式下，TMS320C54x裝置進入睡眠狀態且耗費比正常運作時少得多的能量。IDLE1指令係用於關閉處理核心20(即，停止處理核心之時脈週期)。IDLE2指令係用於關閉處理核心10及晶片上周邊電路(未圖示)。IDLE3指令係用於完全關閉DSP 18。此指令停止PLL電路及處理核心20及周邊電路。
各閒置模式指令均產生應置於處理核心中之兩節點上的兩位元閒置模式碼。出於說明之目的，該等碼用於IDLE1指令為"01"、用於IDLE2指令為"10"及用於IDLE1指令為"11"。在圖2c中所示解碼器28之一實施例中，任何或所有閒置模式指令可導致一活動閒置模式訊號。兩位元閒置模式碼選擇"0"或"1"以被傳送至RAM資料保持引腳。
工作排程器基於待執行之預期工作及所允許之最大喚醒 時間來選擇正確的閒置模式指令，如由圖2c中之"處理負載"訊號所示。該處理負載訊號判斷何種閒置模式將導致DSP閒置模式被拉至低位準(活動)且使記憶體22處於資料保持模式。例如，若處理負載訊號為"11"，則三種閒置模式中之任何一種將導致DSP閒置模式設定為"0"。若處理負載訊號為"10"，則僅有IDLE2及IDLE3指令將DSP閒置模式設定為"0"。若處理負載訊號為"01"，則僅有IDLE3指令將DSP閒置模式設定為零。
由於喚醒RAM會造成存取RAM之前有短延時，可組態解碼邏輯28以基於處理負載來最佳化資料保持模式。此可用於行動電話應用中，例如，當執行語音通信處理時設定最快喚醒模式(處理模式等於"01")，而當電話處於傳呼(paging)模式時可使用最大省電模式(處理模式等於"11")。
本發明之該態樣提供了可響應若干種閒置模式中之選定的一者，而使記憶體處於資料保持模式下之優點。當選定所有閒置模式時可達到最大省電，而當僅選定最深閒置模式時，藉由使RAM處於資料保持模式下可達到更快響應。
一旦工作排程器自閒置模式下喚醒處理核心，記憶體即會返回正常運作。
因此，對照圖1b及圖2b易瞭解，使用圖2a之實施例極大增加了其中RAM 10處於保持模式下的時間。另外，建立對保持模式之支援而無需修改現有軟體。
處於閒置模式下之額外時間應大幅降低了記憶體22之漏電，特別在使用更小的幾何結構之電路中的漏電。在行動 電話應用中(例如GSM DRX5電話)，DSP非活動狀態接近99.9%。通常，僅有的處理為當電話等待時之網路資訊之定期處理。對於處於等待模式下之GSM電話而言，DSP每5毫秒喚醒一次以判斷是否存在來自網路之待啟動的呼叫。若存在，則電話喚醒(若使用者正使用袖珍鍵台或其它介面電話亦喚醒)。然而，若無呼叫，則處理完成後DSP返回睡眠狀態，此僅占5毫秒週期之一小部分，在此應用中，本發明允許RAM進入資料保持模式且DSP大幅降低了記憶體漏電。
圖2中展示之實施例允許RAM 22在處理核心20之幾乎所有休止時期內處於資料保持模式。因此，行動電話之電池壽命極大的增加。
圖3說明使用本發明之行動電話之方塊圖。輸入/輸出裝置32(例如袖珍鍵台、麥克風及揚聲器)耦接至類比基頻電路34。類比基頻電路包括處理核心20或其它具有閒置模式輸出訊號節點(IM)之處理器及具有資料保持輸入訊號節點(DR)之RAM 22。處理核心20之閒置模式輸出訊號節點耦接至RAM 22之資料保持輸入訊號節點且該等兩個裝置由資料及位址匯流排24耦合。類比基頻電路34可包括其它硬體，例如音訊解碼器。類比基頻電路耦接至射頻(RF)電路36。輸入/輸出裝置32、類比基頻電路34及RF電路36由電源管理電路38供電。
在運作中，每次當閒置模式輸出訊號節點活動時，類比基頻電路34之RAM 22處於資料保持模式。因此，可大幅降 低裝置之功率損耗而無需修改處理核心20中之任何代碼。
雖然已結合DSP描述了其應用，但其亦可連同其它類型之處理器一同使用。此外，RAM可為包括動態隨機存取記憶體及靜態隨機存取記憶體之任何類型的記憶體。
儘管本發明之具體實施方式已針對特定的例示性實施例，但熟習此項技術者將領會該等實施例之多種修飾及替代實施例。本發明包含屬於申請專利範圍之範疇的任何修飾或替代實施例。
8‧‧‧先前技術處理系統
10‧‧‧處理核心
12‧‧‧記憶體
13‧‧‧資料及位址匯流排
14‧‧‧邏輯
18‧‧‧DSP
20‧‧‧處理核心
22‧‧‧記憶體
24‧‧‧資料及位址匯流排
28‧‧‧解碼器
32‧‧‧輸入/輸出裝置34類比基頻電路
36‧‧‧射頻(RF)電路
38‧‧‧電源管理電路
圖1a說明使用處理器及記憶體以降低經過具有資料保持模式之RAM之功率損耗的先前技術處理系統之方塊圖；圖1b說明展示在圖1a之先前技術電路中之資料保持模式之起始時序圖；圖2a說明使用具增強之功率損耗降低的處理器及記憶體的處理系統之方塊圖；圖2b說明展示在圖2a之先前技術電路中的資料保持模式之起始時序圖；圖2c說明用於多位元閒置模式碼之解碼器；圖3說明使用圖2a之處理系統的行動電話之方塊圖。
18‧‧‧DSP
20‧‧‧處理核心
22‧‧‧記憶體
24‧‧‧資料及位址匯流排

Claims (12)

  1. 一種處理系統，其包含：一處理器，其具有一用於產生一指示該處理器是否處於一閒置模式及指示複數個閒置模式狀態之閒置模式訊號之閒置模式節點，其中該閒置模式訊號指示那一個閒置模式狀態係有效的；一記憶體，其具有一用於接收一資料保持模式訊號之資料保持節點，及具有用於響應該資料保持模式訊號而使該記憶體處於一低功率狀態之電路，其中該處理器係一數位訊號處理器之一處理核心，以及該等閒置模式狀態之一者中的一指令係用以關閉該處理核心，以及該等閒置模狀之另外一者中的一指令係用於關閉該數位訊號處理器；其中該閒置模式訊號驅動該資料保持節點；以及其中該處理器包含用於響應被選擇之閒置模式狀態而驅動該記憶體於該低功率狀態之解碼邏輯。
  2. 如請求項1之處理系統，其中該記憶體係該數位訊號處理器之一內部記憶體。
  3. 如請求項1之處理系統，其中該記憶體係一靜態隨機存取記憶體。
  4. 如請求項1之處理系統，其中該記憶體係一動態隨機存取記憶體。
  5. 如請求項1之處理系統，其中該處理器及該記憶體進一步經位址匯流排及資料匯流排而耦合。
  6. 一種行動通訊裝置，其包含：一處理器，其具有一用於產生一指示該處理器是否處於一閒置模式之閒置模式訊號及指示複數個閒置模式狀態的閒置模式節點，其中該閒置模式訊號指示那一個閒置模式狀態係有效的；一記憶體，其具有一用於接收一資料保持模式訊號之資料保持節點，及用於響應該資料保持模式訊號而使該記憶體處於一低功率狀態之電路，其中該處理器係一數位訊號處理器之一處理核心，以及該等閒置模式狀態之一者中的一指令係用以關閉該處理核心，以及該等閒置模狀之另外一者中的一指令係用於關閉該數位訊號處理器；其中該閒置模式訊號驅動該資料保持節點，使得當該處理器處於閒置模式時，該記憶體處於該低功率狀態；以及其中該處理器包含用於響應被選擇之閒置模式狀態而驅動該記憶體於該低功率狀態之解碼邏輯。
  7. 如請求項6之行動通訊裝置，其進一步包含耦合至該處理器及該記憶體之射頻電路。
  8. 如請求項6之行動通訊裝置，其進一步包含耦合至該處理器及該記憶體之輸入裝置。
  9. 如請求項6之行動通訊裝置，其中該記憶體係該數位訊號處理器之一內部記憶體。
  10. 如請求項6之行動通訊裝置，其中該記憶體係一靜態隨機存取記憶體。
  11. 如請求項6之行動通訊裝置，其中該記憶體係一動態隨機存取記憶體。
  12. 如請求項6之行動通訊裝置，其中該處理器及該記憶體進一步經位址匯流排及資料匯流排而耦合。
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