TWI392067B - 具有至少一具有可選擇的複數個輸出入功能之接合墊的積體電路裝置 - Google Patents

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TWI392067B
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Description

具有至少一具有可選擇的複數個輸出入功能之接合墊的積體電路裝置
本揭示內容係關於具有多用途輸出入墊之半導體積體電路，且更明確言之，係關於具有具類比輸入與晶體振盪器介面相容性之多用途輸出入墊的半導體積體電路。
積體電路裝置上之多功能墊允許使用較少積體電路封裝外部連接(例如，接針、表面黏著連接、球等)，以便在一電子系統中靈活地利用積體電路。低接針數積體電路封裝可用以節省成本與印刷電路板空間，及提供更多使用者可選擇的功能。目前技術之積體電路多功能墊共享可選擇的類比與數位功能，或可選擇的數位與振盪器功能，不過並非此等功能中的所有功能皆係相同積體電路多功能墊可選擇的。
需要將通常用於振盪器及/或數位輸出入(I/O)功能之積體電路封裝外部連接還原為亦可以可選擇地用作類比輸入(例如類比至數位轉換器(ADC)輸入)及類比輸出(例如數位至類比轉換器(DAC)輸出)。因此，類比、數位及振盪器功能可以可選擇地共享相同積體電路封裝外部連接。小接針數積體電路封裝透過使用連接至積體電路封裝外部連接之多功能積體電路墊可最佳化接針(外部連接)功能。
依據此揭示內容之一特定範例性具體實施例，一種具有至少一具有可選擇的複數個耦合至此之輸出入功能之接合墊的積體電路裝置可包含：至少一接合墊；一數位緩衝器，其具有一致能輸入及一耦合至該至少一接合墊之輸出；一數位接收器，其具有一耦合至該至少一接合墊之輸入；一振盪器，其具有一耦合至該至少一接合墊之輸入；一類比至數位電路，其具有一類比輸入；及一第一類比開關，其係耦合在該類比至數位電路之類比輸入與該至少一接合墊之間；其中該數位緩衝器之該致能輸入分別致能及停用其輸出，且該第一類比開關分別使該類比至數位電路之該類比輸入與該至少一接合墊耦合及解耦合。
依據此揭示內容之另一特定範例性具體實施例，一種具有複數個具有可選擇的複數個耦合至此之輸出入功能之接合墊的積體電路裝置可包含：複數個接合墊；複數個數位緩衝器，該複數個數位緩衝器各具有一致能輸入及一耦合至該複數個接合墊中之一個別接合墊的輸出；複數個數位接收器，該複數個數位接收器各具有一耦合至該複數個接合墊中之該個別接合墊的輸入；複數個振盪器，該複數個振盪器各具有一耦合至該複數個接合墊中之該個別接合墊的輸入；複數個類比至數位電路；及複數個第一類比開關，該複數個第一類比開關各耦合在該複數個類比至數位電路中之一個別類比至數位電路之類比輸入與該複數個接合墊中之該個別接合墊之間；其中該複數個數位緩衝器中的各數位緩衝器之致能輸入致能及停用其輸出，且該複數個第一類比開關使該複數個類比至數位電路中之個別類比至數位電路之類比輸入與該複數個接合墊中之個別接合墊耦合及解耦合。
現在參考圖式來概略解說特定範例性具體實施例的細節。圖式中相同的元件會以相同數字來表示，而類似元件則會以相同數字加上一不同的小寫字母下標來表示。
參考圖1，其說明依據此揭示內容之一特定範例性具體實施例的一具有至少一具有可選擇的複數個輸出入功能之接合墊的積體電路裝置之概略性局部電路圖。一積體電路裝置(一般採用數字102表示)可包含至少一接合墊104，其可用以連接至一積體電路封裝200(圖2)上的一外部連接。該積體電路裝置102可為一微處理器、一微控制器、一應用特定積體電路(ASIC)、一數位信號處理器(DSP)、一可程式化邏輯陣列(PLA)等。可選擇的該複數個輸出入功能可為一振盪器輸入、一類比輸入、一類比輸出、一數位輸入及一數位輸出。
一數位輸出緩衝器(例如驅動器)106可耦合至節點104且係採用一輸出緩衝器致能126進行控制。透過輸出緩衝器致能126加以致能時，數位輸出緩衝器106將基於數位輸出資料128將節點104驅動為邏輯"1"及"0"。當驅動一頻率決定晶體240(圖2)或任何其他類型之頻率決定電路(例如電阻器－電容器(RC)、電感器－電容器(LC)、壓電型共振器等)時，數位輸出緩衝器106亦可用作一振盪器輸出。當未藉由輸出緩衝器致能126加以致能時，可將數位輸出緩衝器106置於一高阻抗狀態中。當將節點104用於其他用途(例如類比輸入或振盪器輸入)時，此可有效地使數位輸出緩衝器106與節點104解耦合。將數位輸出緩衝器106組態為一"開路集極"(開路汲極)輸出時，可使用一上拉結構114。可使用一啟用信號線124來致能及停用上拉結構114。
一數位接收器108之一輸入可耦合至節點104(視需要透過一突波限制電阻器116)且當在節點104處使用該等功能中的另一功能時無須停用，因為數位接收器108之輸入可為一高阻抗且具有一低電容值。數位接收器108之輸出可驅動一數位輸入資料線134(其可耦合至積體電路裝置102內部之其他邏輯電路(未顯示))。數位接收器108可為一用於來自節點104之數位輸入資料的史密特觸發輸入緩衝器。將節點104組態為一具有數位接收器108之數位輸入時，亦可利用上拉結構114來維持一高"1"邏輯位準(實質上處於VDD)。
主要靜電放電(ESD)結構110與112可用於抑制發生在節點104上之高電壓瞬變以便保護積體電路裝置102中之低耐受電壓電路。突波限制電阻器116與一次要ESD結構118組合可用於進一步保護更敏感內部邏輯，例如，至積體電路裝置102中之個別類比與振盪器電路(未顯示)的類比輸入132與振盪器輸入130。
類比開關120可分別使一類比電路(未顯示)(例如，運算放大器、比較器、類比至數位轉換器(ADC)等)之類比輸入132與接合墊104耦合及解耦合。類比開關可將額外負載電容122之大約1.2 pF添加至晶體振盪器輸入130。不過，一操作於高速(HS)模式中之晶體振盪器的典型外部負載電容可從大約25 pF至大約35 pF，因此，額外類比開關電容(大約1.2 pF)負載對晶體振盪器電路有微不足道的影響，例如1.2 pF係小於振盪器之外部負載電容之公差的5%。耦合至節點104之振盪器輸入130及一耦合至另一節點(未顯示)之數位輸出可用於一下文中更全面加以說明之振盪器電路中。
一類比開關142可分別使一數位至類比轉換器(DAC)140之一類比輸出與接合墊104耦合及解耦合。類比開關142可將額外負載電容的一微量電容添加至接合墊104。
現在參考圖2，其說明依據此揭示內容之一特定範例性具體實施例的一具有圖1所示接合墊之積體電路裝置(其係封閉於一積體電路封裝中且該積體電路封裝係耦合至一用於振盪器之頻率決定晶體)的概略性平面圖。該積體電路裝置102可封閉於一積體電路封裝200中。至少一接合墊104可採用一連接270(例如，接合線、內部引線框架等)而耦合至外部封裝連接244、242及246等(例如，接針、焊球、表面黏著連接等)。一晶體240可耦合至外部封裝連接244與242且可用以決定一振盪器頻率。外部封裝連接244及/或242可用於選自由以下者所組成之群組的任何組合中：一類比輸入(ANI)、一類比輸出(ANO)、一類比比較器輸入(CMP)、一振盪器輸入(OSCI)、一振盪器輸出(OSCO)、一時脈輸入(CLKI)、一時脈輸出(CLKO)、一數位輸入(DI)及一數位輸出(DO)。數位輸入(DI)與數位輸出(DO)可同時用作一數位輸出入節點。類比輸入(ANI)與類比輸出(ANO)可同時用作一類比輸出入節點。
雖然已經參考此揭示內容之範例性具體實施例來描述、說明、以及定義該揭示內容之具體實施例，但是，此類參考並不暗示限制該揭示內容，且亦不暗指任何此類限制。熟習相關技術的人士可對所揭示之標的的形式與功能進行大量修改、變更、以及等效變化，且同樣具有此揭示內容的優點。此揭示內容所示與所述的具體實施例僅係範例，並未詳盡涵蓋該揭示內容的範疇。
102．．．積體電路裝置
104．．．接合墊/節點
106．．．數位輸出緩衝器
108．．．數位接收器
110、112．．．主要靜電放電結構
114．．．上拉結構
116．．．突波限制電阻器
118．．．次要靜電放電結構
120．．．類比開關
122．．．額外負載電容
124．．．啟用信號線
126．．．輸出緩衝器致能
128．．．數位輸出資料
130．．．振盪器輸入
132．．．類比輸入
134．．．數位輸入資料線
140．．．數位至類比轉換器
142．．．類比開關
200．．．積體電路封裝
240．．．頻率決定晶體
242、244、246．．．外部封裝連接
270．．．連接
結合附圖參考以上說明，便可更完整瞭解本揭示內容，其中：圖1說明依據此揭示內容之一特定範例性具體實施例的一具有至少一具有可選擇的複數個輸出入功能之接合墊的積體電路裝置之概略性局部電路圖；及圖2說明依據此揭示內容之一特定範例性具體實施例的一具有圖1所示接合墊之積體電路裝置(其係封閉於一積體電路封裝中且該積體電路封裝係耦合至一用於振盪器之頻率決定晶體)的概略性平面圖。
雖然本揭示內容容許有各種修改與替代形式，不過，圖式中顯示且本文中詳細說明其特定範例性具體實施例。然而，應瞭解的係，本文中特定範例性具體實施例之說明並非意欲將該揭示內容限制為本文揭示的特殊形式，相反地，此揭示內容涵蓋隨附申請專利範圍所定義之所有修改例與等效例。
102．．．積體電路裝置
104．．．接合墊/節點
106．．．數位輸出緩衝器
108．．．數位接收器
110、112．．．主要靜電放電結構
114．．．上拉結構
116．．．突波限制電阻器
118．．．次要靜電放電結構
120．．．類比開關
122．．．額外負載電容
124．．．啟用信號線
126．．．輸出緩衝器致能
128．．．數位輸出資料
130．．．振盪器輸入
132．．．類比輸入
134．．．數位輸入資料線
140．．．數位至類比轉換器
142．．．類比開關

Claims (15)

  1. 一種具有至少一具有可選擇的複數個耦合至此之輸出入功能之接合墊的積體電路裝置，其包含：至少一接合墊；一數位緩衝器，其具有一致能輸入及一耦合至該至少一接合墊之輸出；一數位接收器，其具有一耦合至該至少一接合墊之輸入；一振盪器，其可操作以驅動一外部頻率判定元件，該振盪器具有一輸出，其可操作以耦合至該該數位緩衝器之一輸入，俾使該數位緩衝器驅動一振盪器輸出信號至該接合墊以驅動與該接合墊耦合之該外部頻率判定元件；一類比至數位電路，其具有一類比輸入；及一第一類比開關，其係耦合在該類比至數位電路之該類比輸入與該至少一接合墊之間；其中該數位緩衝器之該致能輸入分別致能及停用其輸出，且該第一類比開關分別使該類比至數位電路之該類比輸入與該至少一接合墊耦合及解耦合。
  2. 如請求項1之積體電路裝置，其進一步包含：一數位至類比轉換器，其具有一類比輸出；及一第二類比開關，其係耦合在該數位至類比轉換器之該類比輸出與該至少一接合墊之間，其中該第二類比開關分別使該數位至類比轉換器之該類比輸出與該至少一 接合墊耦合及解耦合。
  3. 如請求項1之積體電路裝置，其中該類比至數位電路係一類比至數位轉換器。
  4. 如請求項1之積體電路裝置，其中該類比至數位電路係一比較器。
  5. 如請求項4之積體電路裝置，其中該比較器具有耦合至該至少一接合墊之一接合墊的一第一類比輸入及耦合至該至少一接合墊之另一接合墊的一第二類比輸入。
  6. 如請求項1之積體電路裝置，其進一步包含一耦合至該至少一接合墊的靜電放電(ESD)保護電路。
  7. 如請求項1之積體電路裝置，其進一步包含一耦合至該至少一接合墊的主動上拉電路，該主動上拉電路具有一致能與停用控制輸入。
  8. 如請求項1之積體電路裝置，其中該積體電路裝置係選自由以下者所組成之群組：微處理器、微控制器、數位信號處理器(DSP)、可程式化邏輯陣列(PLA)及應用特定積體電路(ASIC)。
  9. 如請求項1之積體電路裝置，其進一步包含：一積體電路封裝，其封閉該積體電路裝置；及一積體電路封裝外部連接，其係耦合至該至少一接合墊。
  10. 如請求項1-9任一者之積體電路裝置，進一步包含一第二接合墊，其中該振盪器包含一耦合至該第二接合墊之輸入。
  11. 如請求項10之積體電路裝置，包含：一第二數位緩衝器，其具有一致能輸入及一耦合至該第二接合墊之輸出；一第二數位接收器，其具有一耦合至該第二接合墊之輸入；一第二類比至數位電路，其具有一類比輸入；及一第三類比開關，其耦合於該第二類比至數位電路之該類比輸入與該第二接合墊之間；其中該第二數位緩衝器之該致能輸入致能與停用該輸出，且該第三類比開關耦合該第二類比至數位電路之該類比輸入至該第二接合墊及自該第二接合墊解耦該第二類比至數位電路之該類比輸入。
  12. 如請求項11之積體電路裝置，包含：一第二數位至類比轉換器，其具有一類比輸出；及一第四類比開關，其為合於該第二數位至類比轉換器之該類比輸出與該第二接合墊之間，其中該第四類比開關分別地耦合該第二數位至類比轉換器之該類比輸出至該第二接合墊及自該第二接合墊解耦該第二數位至類比轉換器之該類比輸出。
  13. 如請求項10之積體電路裝置，包含：複數個第二接合墊；複數個第二數位緩衝器，該複數個第二數位緩衝器之每一者具有一致能輸入及一耦合至該複數個第二接合墊之個別之一的輸出； 複數個第二數位接收器，該複數個第二數位接收器之每一者具有一耦合至該複數個第二接合墊之個別之一的輸入；複數個振盪器，該複數個振盪器之每一者具有一耦合至該複數個第二接合墊之個別之一的輸入；複數個類比至數位電路，其每一者具有一類比輸入；及複數個第五類比開關，該複數個第五類比開關之每一者耦合於該複數個第二類比至數位電路之個別之一的該類比輸入與該複數個第二接合墊之個別之一之間；其中該複數個第二數位緩衝器之每一者之該致能輸入致能與停用該輸出，且該複數個第五類比開關耦合該複數個第二類比至數位電路之個別之一的該類比輸入至該複數個第二接合墊之個別之一及自該複數個第二接合墊之個別之一解耦該複數個第五類比至數位電路之個別之一的該類比輸入。
  14. 一種微控制器，其包含如請求項10之積體電路裝置，其中一連接至該第一接合墊之第一接針提供一可程式化功能，該可程式化功能選自一振盪器輸出功能及至少一類比輸入或輸出功能，且其中一連接至該第二接合墊之第二接針提供一可程式化功能，該可程式化功能選自一振盪器輸入功能及至少一類比輸入或輸出功能，及其中在一操作模式中，該微控制器係程式化以使用該第一接針做為一振盪器輸出接針且該第二接針作為一振盪器輸入 接針，以及該外部頻率判定元件，尤其一晶體，係連接於該等第一與第二接針之間。
  15. 如請求項14之微控制器，其中該數位緩衝器及該數位接收器係用以提供一數位輸入/輸出功能。
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