TWI387827B - 多域垂直配向型（ｍｖａ）畫素結構 - Google Patents

多域垂直配向型（ｍｖａ）畫素結構 Download PDF

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Description

多域垂直配向型(MVA)畫素結構
本發明是有關於一種畫素結構，且特別是有關於一種多域垂直配向型畫素結構。
具有空間利用效率佳、低消耗功率、無輻射等優越特性的液晶顯示器已逐漸成為市場主流。為了讓液晶顯示器有更好的顯示品質，目前市面上已發展出了各種廣視角的液晶顯示器，常見的例如有共平面切換式(in-plane switching,IPS)液晶顯示器、邊際場切換式(fringe field switching)液晶顯示器與多域垂直配向式(multi-domain vertical alignment,MVA)液晶顯示器等。
多域垂直配向式液晶顯示器能有廣視角的效果，但多域垂直配向型液晶顯示器的光穿透率(transmittance)會隨著視角改變而有所不同。意即，當使用者正視與側視顯示畫面時，多域垂直配向型液晶顯示器所顯示出的亮度會有所不同，進而導致顯示畫面有色偏與色飽和度不足等現象。
在使用者側視畫面時，常有色偏問題，其原因在於側視角與正視角的伽瑪曲線不一樣，如圖1所示。圖1顯示多域垂直配向型液晶顯示器的側視角與正視角的伽瑪曲線，其中橫軸代表灰階值而縱軸代表穿透率(T%)。
在目前解決色偏技術中，畫素中的子畫素會耦合至不同電壓，如此可改變液晶傾斜角，以改善色偏。下面簡介兩種習知技術。
第一種習知技術可參考美國公開專利號US 2004/0001167。圖2顯示此習知技術的畫素的等效電路。如圖2所示，此習知畫素包括：電晶體M21、儲存電容Cs21與液晶電容Clc21(此三個元件構成一個子畫素)；以及電晶體M22、儲存電容Cs22與液晶電容Clc22(此三個元件構成另一個子畫素)。此外，尚有寄生電容Cgd21與Cgd22存在於畫素內部。
在第一種習知技術中，此兩個子畫素的顯示電位差△Vlc(=V21-V22)如下公式(1)所表達：
其中，Cpix代表此畫素的所有電容值總和，Ccs代表儲存電容(Cs21或Cs22)的電容值，Vcsp代表施加至儲存電容的交流電壓。
在此習知技術中，藉由調整儲存電容的電容值Ccs與電壓Vcsp，可改變此顯示電位差。亦即，此二個子畫素各自有不同的畫素顯示電位，進而改善側視角的伽瑪曲線。所以，此種習知技術可有明顯改善效果，但對於Cs訊號(亦即施加至儲存電容的電壓，其值為Vcom±(+0.5)*Vcsp或Vcom±(-0.5)*Vcsp)的RC延遲的要求極高；在面板周邊設計時，亦需額外空間來配置Cs的導線，使得面板面積增加，影響佈局評估。
第二種習知技術可參考美國專利申請案公開號US 2005/0030439。在此習知技術中，兩個子畫素有不同的畫 素顯示電位，進而修正側視角下色偏的情形。圖3顯示第二種習知技術的畫素等效電路。如圖3所示，此習知畫素包括：電晶體M31、儲存電容Cs31與Cs32，耦合電容Ccp3，以及液晶電容Clc31與Clc32。
此二個子畫素的顯示電位的比例如公式(2)所示：
然而，由於耦合電容Ccp3的關係，造成兩個子畫素的顯示電位差△Vp不一致，所以兩個子畫素的共同電壓Vcom也會不一致。因此，造成電荷累積的情形發生，且缺少可排除殘留電荷的路徑，故在長時間顯示下，會有燒附(burn-in)現象產生。
故而，較好能有一種新的畫素結構，其能改善側視角下產生色偏的問題，更可減輕燒附現象，且無需特殊Cs訊號。
本發明的範例提供一種多域垂直配向型畫素結構，其可有效改善色偏的現象。
本發明的範例提供一種多域垂直配向型畫素結構，其可有效改善燒附現象。在本發明範例中，為避免燒附現象，在某一子畫素與共用配線(Vcs)間增加一個電晶體，以形成一條排除殘留電荷的路徑。此外，亦可調整各電晶體的寄生電容(Cgd與Cgs)的大小，讓各個子畫素間的顯示電位差 (△Vp)儘量趨近於零。如此一來，兩個子畫素間的Vcom位準會更加接近，電荷累積的情況也會變的十分輕微。如此可改善燒附現象。
本發明範例提供一種多域垂直配向型畫素結構，包括：一基板；多條掃描線，配置於該基板上；多條資料線，配置於該基板上；多條共用配線，配置於該基板上；以及多個畫素單元，配置於該基板上。各畫素單元包括：一第一畫素電極；一第二畫素電極；一第三畫素電極；以及一多汲極主動元件。此多汲極主動元件至少包括一閘極、一圖案化源極、一第一汲極、一第二汲極與一第三汲極。該閘極電性連接至對應的該掃描線。該圖案化源極電性連接至對應的該資料線。該第一汲極電性連接至該第一畫素電極。該第二汲極電性連接至該第二畫素電極。該第三汲極電性連接至該第三畫素電極，而該第三畫素電極更電性連接至該共用配線。其中，該閘極、該圖案化源極與該第一汲極構成一第一主動元件。該閘極、該圖案化源極與該第二汲極構成一第二主動元件。該閘極、該圖案化源極與該第三汲極構成一第三主動元件。該第一畫素電極與該第二畫素電極間的一顯示電位差有關於該第二主動元件與該第三主動元件的元件尺寸特徵。如此可以改善色偏現象。該第三主動元件可當成殘餘電荷的排除路徑。
本發明的另一範例提供一種多域垂直配向型畫素結構，各畫素包括兩個子畫素。子畫素之一具有：一第一主動元件，具有：一控制端，耦接至一掃描線；一第一端， 耦接至一資料線；以及一第二端；一第一液晶電容，耦接於該第一主動元件的該第二端與一共同電極之間；以及一第一儲存電容，耦接於該第一主動元件的該第二端與一共用配線之間。另一子畫素具有：一第二主動元件，具有：一控制端，耦接至該掃描線；一第一端，耦接至該資料線；以及一第二端；一第三主動元件，具有：一控制端，耦接至該掃描線；一第一端，耦接至該第二主動元件的該第二端；以及一第二端，耦接至該共用配線；一第二液晶電容，耦接於該第二主動元件的該第二端與該共同電極之間；以及一第二儲存電容，耦接於該第二主動元件的該第二端與該共用配線之間。該第一子畫素與該第二子畫素間的一顯示電位差有關於該第二主動元件與該第三主動元件的元件尺寸特徵。該第三主動元件可當成殘餘電荷的排除路徑。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下。
在本發明實施例中，為避免燒附現象，在某一子畫素與共用配線(Vcs)間增加一個電晶體，以創造出一條可排除殘留電荷的路徑。此外，亦可調整各電晶體的寄生電容(Cgd與Cgs)的大小，讓各個子畫素間的顯示電位差(△Vp)的值儘量趨近於零。如此一來，兩個子畫素間的Vcom位準會更加接近，電荷累積的情況也會變的十分輕微，因而改善燒付的現象。另外，藉由調整TFT的通道W/L比與利用電阻分壓的概念，將畫素分割成兩個以上子畫素，令各個 子畫素有不同的顯示電壓位準，改善側視角下的色偏情形。
圖4顯示根據本發明實施例的多域垂直配向型畫素的等效電路圖。如圖4所示，此畫素包括2個子畫素。一個子畫素包括：電晶體M41，液晶電容Clc41與儲存電容Cs41；另一個子畫素包括：電晶體M42與43，液晶電容Clc42與儲存電容Cs42。
電晶體M41具有：閘極，耦接至掃描線Vg；源極，耦接至資料線Vs；以及汲極。
液晶電容Clc41的一端耦接至電晶體M41的汲極，其另一端耦接至共同電位(或可稱為共同電極，common electrode)Vcom。
儲存電容Cs41的一端耦接至電晶體M41的汲極，其另一端耦接至共用配線Vcs。
電晶體M42具有：閘極，耦接至掃描線Vg；源極，耦接至資料線Vs；以及汲極。
液晶電容Clc42的一端耦接至電晶體M42的汲極，其另一端耦接至共同電位Vcom。
儲存電容Cs42的一端耦接至電晶體M42的汲極，其另一端耦接至共用配線Vcs。
電晶體M43具有：閘極，耦接至掃描線Vg；源極，耦接至電晶體M42的汲極；以及汲極，耦接至共用配線Vcs。電晶體M43可當成殘餘電荷排放路徑。
在一般常用的TFT的電壓-電流公式(3)中：
其中，I代表流過此電晶體的電流，(W/L)代表此電晶體的通道寬度長度比，μ代表電子遷移率(mobility)，Ci代表閘極氧化層的單位面積電容值，Vg代表閘極電壓，Vs代表源極電壓，Vth代表臨界電壓，Vd代表汲極電壓。
將公式(3)整理如下：
其中，R代表此電晶體在直流下的電阻值。
對於電晶體M42(I42為流經電晶體M42的電流)：
對於電晶體M43(I43為流經電晶體M43的電流)：
根據公式(5)與(6)可得知，第二個子畫素的顯示電位V42可表示如下：
令，則公式(7)可整理如 下：
假設Vg=25V，Vth=2V，V42=10V，Vs=10V，Vcs=5V， ，代入公式(8)可得：
所以：
第一個子畫素的顯示電位V41=Vs-Vcs。所以，顯示電位V42與V41的比值為：
所以我們可藉由調整電晶體M42與M43的通道W/L比值，來調整各個子畫素的電位差。
圖5a與圖5b是本實施例的多域垂直配向型畫素結構(multi-domain Vertical alignment pixel structure)的上視圖。圖5b與圖5a的部份放大圖。請同時參考圖5a與圖 5b，此多域垂直配向型畫素結構500包括基板510、多條掃描線520、多條資料線530與多個畫素單元540。為了圖示簡明，圖5a與5b僅繪示出一條掃描線520、一條資料線530與一個畫素單元540。掃描線520與資料線530配置於基板510上。畫素單元540主要包括第一畫素電極541、第二畫素電極542、第三畫素電極544與三汲極主動元件543。此外，此多域垂直配向型畫素結構500更可以包括一共用配線(common line)Vcs，其配置於基板510上。實務上，共用配線Vcs會與一參考電壓源電性連接。
由圖5a與5b可知，第一畫素電極541與第二畫素電極542具有多個狹縫，因而可將對應於第一畫素電極541與第二畫素電極542的液晶(未繪示)劃分出多個領域(domain)。當然，所屬技術領域中具有通常知識者應知，第一畫素電極541與第二畫素電極542也可以藉由多個配向凸起物(alignment bump)來達成劃分領域的目的，在此並不加以侷限。
三汲極主動元件543的配置位置可視實際需要而隨第一畫素電極541與第二畫素電極542的面積比例而作適當調整。
三汲極主動元件543包括：閘極543a、圖案化源極543b、第一汲極543c、第二汲極543d、第三汲極543e以及半導體層543f。閘極543a配置於基板510上。一般而言，閘極543a會受閘絕緣層(未繪示)覆蓋。此外，半導體層543f配置於閘極543a上方的閘絕緣層上，而圖案化 源極543b、第一汲極543c、第二汲極543d與第三汲極543e則配置於半導體層543f上。
實務上，閘極543a電性連接至掃描線520，圖案化源極543b電性連接至資料線530。或者，閘極543a可以是掃描線520的一部分，而圖案化源極543b可以是資料線530向外延伸而成。閘極543a、圖案化源極543b與第一汲極543c可構成第一主動元件M41；閘極543a、圖案化源極543b與第二汲極543d可構成第二主動元件M42；以及閘極543a、圖案化源極543b與第三汲極543e可構成第三主動元件M43。
由圖5a與5b可知，第一主動元件M41的第一汲極543c可以藉由接觸窗開口C1而電性連接至第一畫素電極541；第二主動元件M42的第二汲極543d可以藉由接觸窗開口C2而電性連接至第二畫素電極542；以及第三主動元件M43的第三汲極543e可以藉由接觸窗開口C3而電性連接至第三畫素電極544。第三畫素電極544更可以藉由接觸窗開口C4而電性連接至共用配線Vcs。也就是說，透過接觸窗開口C3與C4，可使第三主動元件M43的第三汲極543e跳層連接至共用配線Vcs。
第二汲極543d可以藉由接觸窗開口C2而與第二畫素電極124電性連接。或者，第二主動元件M42的第二汲極543d可以延伸至基板510與第二畫素電極542之間，而與第二畫素電極542電容耦合，在此並不加以侷限。
在本實施例中，第一畫素電極541與第二畫素電極542 分別透過第一主動元件M41與第二主動元件M42的充電，可以具有不同的顯示電壓(如圖4的電壓V41與V42)。這可使對應至第一畫素電極541與第二畫素電極542的液晶分別受到不同電壓的驅動，以使分別對應第一畫素電極541與第二畫素電極542的液晶能具有相異程度的傾倒狀態。換言之，液晶能劃分出更多方向的領域。
舉例來說，如圖5a與5b所示，第一畫素電極541可以將液晶劃分出四種領域，而第二畫素電極542也可將液晶劃分出四種領域。由於第一畫素電極541與第二畫素電極542具有不同的電壓，第一畫素電極541所劃分出的四種領域內的液晶傾倒程度會不同於第二畫素電極542所劃分出四種領域內的液晶傾倒程度。換言之，在本實施例中，多域垂直配向型畫素結構500至少可以劃分出8種領域。如此一來，此多域垂直配向型畫素結構500可以有效改善色偏現象，進而提升顯示畫面品質。
第一畫素電極541、第二畫素電極542與第三畫素電極544的面積大小，可以視實際需要而作適當調整，在此並不加以侷限。圖5a與圖5b只是用於舉例說明，第一畫素電極541、第二畫素電極542與第三畫素電極544的面積比例並不受限於此。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範圍當視後附的申請專利範圍所界定者為 準。
M21、M22、M31、M41、M42、M43‧‧‧電晶體
Cs21、Cs22、Cs31、Cs32、Cs41、Cs42‧‧‧儲存電容
Clc21、Clc22、Clc31、Clc32、Clc41、Clc42‧‧‧液晶電容
Cgd21、Cgd22‧‧‧寄生電容
Ccp3‧‧‧耦合電容
500‧‧‧多域垂直配向型畫素結構
510‧‧‧基板
520‧‧‧掃描線
530‧‧‧資料線
540‧‧‧畫素單元
541‧‧‧第一畫素電極
542‧‧‧第二畫素電極
543‧‧‧三汲極主動元件
543a‧‧‧閘極
543b‧‧‧圖案化源極
543c‧‧‧第一汲極
543d‧‧‧第二汲極
543e‧‧‧第三汲極
543f‧‧‧半導體層
544‧‧‧第三畫素電極
C1、C2、C3、C4‧‧‧接觸窗開口
Vcs‧‧‧共用配線
圖1顯示多域垂直配向型液晶顯示器的側視角與正視角的伽瑪曲線。
圖2顯示第一種習知技術的畫素的等效電路。
圖3顯示第二種習知技術的畫素的等效電路。
圖4顯示根據本發明實施例的多域垂直配向型畫素的等效電路圖。
圖5a與圖5b是本實施例的多域垂直配向型畫素結構的上視圖。
500‧‧‧多域垂直配向型畫素結構
510‧‧‧基板
520‧‧‧掃描線
530‧‧‧資料線
540‧‧‧畫素單元
541‧‧‧第一畫素電極
542‧‧‧第二畫素電極
543‧‧‧三汲極主動元件
543a‧‧‧閘極
543b‧‧‧圖案化源極
543c‧‧‧第一汲極
543d‧‧‧第二汲極
543e‧‧‧第三汲極
543f‧‧‧半導體層
544‧‧‧第三畫素電極
C1、C2、C3、C4‧‧‧接觸窗開口
Vcs‧‧‧共用配線

Claims (12)

  1. 一種多域垂直配向型畫素結構，包括：一基板；多條掃描線，配置於該基板上；多條資料線，配置於該基板上；多條共用配線，配置於該基板上；以及多個畫素單元，配置於該基板上，每一畫素單元包括：一第一畫素電極；一第二畫素電極；一第三畫素電極；以及一多汲極主動元件，該多汲極主動元件至少包括一閘極、一圖案化源極、一第一汲極、一第二汲極與一第三汲極，該閘極電性連接至對應的該掃描線，該圖案化源極電性連接至對應的該資料線，該第一汲極電性連接至該第一畫素電極，該第二汲極電性連接至該第二畫素電極，該第三汲極電性連接至該第三畫素電極，該第三畫素電極電性連接至該共用配線，其中，該閘極、該圖案化源極與該第一汲極構成一第一主動元件；該閘極、該圖案化源極與該第二汲極構成一第二主動元件；以及該閘極、該圖案化源極與該第三汲極構成一第三主動元件，其中，該第一畫素電極與該第二畫素電極間的一顯示電位差有關於該第二主動元件與該第三主動元件的元件通道寬度長度比。
  2. 如申請專利範圍第1項所述的多域垂直配向型畫素結構，其中該第二汲極與該第二畫素電極電容耦合。
  3. 如申請專利範圍第1項所述的多域垂直配向型畫素結構，其中該圖案化源極、該第一汲極、該第二汲極與該第三汲極位於該閘極上方。
  4. 如申請專利範圍第1項所述的多域垂直配向型畫素結構，其中該第一畫素電極具有多個狹縫。
  5. 如申請專利範圍第1項所述的多域垂直配向型畫素結構，其中該第二畫素電極具有多個狹縫。
  6. 如申請專利範圍第1項所述的多域垂直配向型畫素結構，其中該第一主動元件包括一MOS電晶體。
  7. 如申請專利範圍第1項所述的多域垂直配向型畫素結構，其中該第二主動元件包括一MOS電晶體。
  8. 如申請專利範圍第1項所述的多域垂直配向型畫素結構，其中該第三主動元件包括一MOS電晶體。
  9. 一種多域垂直配向型畫素結構，包括：一第一子畫素，具有：一第一主動元件，具有：一控制端，耦接至一掃描線；一第一端，耦接至一資料線；以及一第二端；一第一液晶電容，耦接於該第一主動元件的該第二端與一共同電極之間；以及一第一儲存電容，耦接於該第一主動元件的該第二端與一共用配線之間；以及一第二子畫素，具有： 一第二主動元件，具有：一控制端，耦接至該掃描線；一第一端，耦接至該資料線；以及一第二端；一第三主動元件，具有：一控制端，耦接至該掃描線；一第一端，耦接至該第二主動元件的該第二端；以及一第二端，耦接至該共用配線；一第二液晶電容，耦接於該第二主動元件的該第二端與該共同電極之間；以及一第二儲存電容，耦接於該第二主動元件的該第二端與該共用配線之間，其中，該第一子畫素與該第二子畫素間的一顯示電位差有關於該第二主動元件與該第三主動元件的元件通道寬度長度比。
  10. 如申請專利範圍第9項所述的多域垂直配向型畫素結構，該第一主動元件包括一MOS電晶體。
  11. 如申請專利範圍第9項所述的多域垂直配向型畫素結構，該第二主動元件包括一MOS電晶體。
  12. 如申請專利範圍第9項所述的多域垂直配向型畫素結構，該第三主動元件包括一MOS電晶體。
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