KR102367320B1 - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 공통 전극과 화소 전극의 쇼트 불량을 방지할 수 있는 표시 장치 및 이의 제조방법을 제공한다. 본 발명의 표시 장치는 제1곡률 반경을 갖는 제1기판; 상기 제1기판과 대향하게 배치되고, 제2곡률 반경을 갖는 제2기판; 상기 제2기판 상에 배치된 공통 전극; 상기 공통 전극 상에 배치된 차광부; 및 상기 제1기판과 상기 제2기판 사이에 개재되는 액정층을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 공통 전극과 화소 전극의 쇼트 불량을 방지할 수 있는 표시 장치 및 이의 제조방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display, FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
최근에는 몰입감을 극대화할 수 있는 입체적인 화면에 대한 소비자의 요구에 따라 소정의 곡률 반경을 갖는 곡면 형태의 표시 장치에 대한 연구가 지속적으로 이루어지고 있다.
곡률반경(radius of curvature)이란 물체의 외형선에 가장 근접한 원호의 반지름을 나타내는 것으로, 곡률반경이 클수록 물체는 더 평탄한 외형을 갖고, 곡률반경이 작을수록 물체는 더 휘어진 외형을 갖는다.
본 발명은 공통 전극과 화소 전극의 쇼트 불량을 방지할 수 있는 표시 장치 및 이의 제조방법을 제안하고자 한다.
본 발명의 표시 장치는, 제1곡률 반경을 갖는 제1기판; 상기 제1기판과 대향하게 배치되고, 제2곡률 반경을 갖는 제2기판; 상기 제2기판 상에 배치된 공통 전극; 상기 공통 전극 상에 배치된 차광부; 및 상기 제1기판과 상기 제2기판 사이에 개재되는 액정층을 포함한다.
상기 공통 전극은 상기 제1기판과 대향하는 상기 제2기판의 일면에 직접 배치될 수 있다.
상기 제1곡률 반경은 상기 제2곡률 반경보다 클 수 있다.
본 발명의 표시 장치는 상기 공통 전극 및 상기 차광부 상에 배치되는 평탄화층을 더 포함할 수 있다.
본 발명의 표시 장치는 상기 제1기판 상에 배치된 게이트 라인; 상기 게이트 라인과 교차 배열된 데이터 라인; 적어도 일부가 상기 데이터 라인과 평행하게 배치된 스토리지 라인; 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터; 및 상기 박막 트랜지스터와 연결된 화소 전극을 더 포함할 수 있다.
본 발명의 표시 장치는 상기 박막 트랜지스터와 상기 화소 전극 사이에 배치된 컬러 필터를 더 포함할 수 있다.
본 발명의 표시 장치는 상기 컬러 필터와 상기 화소 전극 사이에 배치된 캡핑층을 더 포함할 수 있다.
상기 화소 전극은 서로 분리되어 있는 제1부화소 전극 및 제2부화소 전극을 포함하고, 상기 박막 트랜지스터는 상기 제1부화소 전극에 연결된 제1박막 트랜지스터, 상기 제2부화소 전극에 연결된 제2박막 트랜지스터, 및 상기 제1 또는 제2박막 트랜지스터에 연결된 제3박막 트랜지스터를 포함할 수 있다.
상기 제1 및 제2부화소 전극은 가로 줄기 전극, 세로 줄기 전극 및 상기 가로 줄기 전극과 상기 세로 줄기 전극으로부터 분기되어 연장된 복수의 가지 전극을 포함할 수 있다.
상기 가지 전극은 상기 가로 줄기 전극과 상기 세로 줄기 전극으로부터 좌상 방향으로 분기되어 연장된 제1가지 전극, 상기 가로 줄기 전극과 상기 세로 줄기 전극으로부터 우상 방향으로 분기되어 연장된 제2가지 전극, 상기 가로 줄기 전극과 상기 세로 줄기 전극으로부터 좌하 방향으로 분기되어 연장된 제3가지 전극 및 상기 가로 줄기 전극과 상기 세로 줄기 전극으로부터 우하 방향으로 분기되어 연장된 제4가지 전극을 포함할 수 있다.
상기 제1박막 트랜지스터는 상기 게이트 라인에 연결된 제1게이트 전극, 상기 데이터 라인에 연결된 제1소스 전극, 및 상기 제1부화소 전극에 연결된 제1드레인 전극을 포함하고, 상기 제2박막 트랜지스터는 상기 게이트 라인에 연결된 제2게이트 전극, 상기 데이터 라인에 연결된 제2소스 전극, 및 상기 제2부화소 전극에 연결된 제2드레인 전극을 포함하고, 상기 제3박막 트랜지스터는 상기 게이트 라인에 연결된 제3게이트 전극, 상기 제1 또는 제2드레인 전극에 연결된 제3소스 전극, 및 상기 스토리지 라인에 연결된 제3드레인 전극을 포함할 수 있다.
상기 제1 또는 제2드레인 전극에 인가된 전압 중 일부는 상기 제3소스 전극으로 전달될 수 있다.
상기 스토리지 라인에 인가되는 전압을 조절하여 상기 제1 또는 제2드레인 전극으로부터 상기 제3소스 전극으로 전달되는 전압을 조절할 수 있다.
상기 스토리지 라인은 상기 화소 전극과 일부 중첩될 수 있다.
본 발명의 표시 장치의 제조 방법은, 교차 배열되는 게이트 라인 및 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터, 및 상기 박막 트랜지스터와 연결된 화소 전극을 포함하는 제1기판을 형성하는 단계; 상기 제1기판과 대향하게 배치되는 제2기판 상에 공통 전극을 형성하는 단계; 상기 공통 전극 상에 차광부를 형성하는 단계; 상기 제1기판과 상기 제2기판 사이에 액정층을 주입하여 합착하는 단계; 및 상기 제1기판과 상기 제2기판이 각각 제1곡률 반경과 제2곡률 반경을 갖도록 가압하는 단계를 포함한다.
상기 공통 전극은 상기 제1기판과 대향하는 상기 제2기판의 일면에 직접 형성할 수 있다.
상기 차광부는 상기 게이트 라인, 상기 데이터 라인 및 상기 박막 트랜지스터와 중첩되게 상기 공통 전극 상에 형성할 수 있다.
상기 제1곡률 반경은 상기 제2곡률 반경보다 클 수 있다.
본 발명은 표시 장치에 외부 압력이 가해지는 경우 발생하는 공통 전극과 화소 전극의 쇼트 불량을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 표시 장치의 블록도이다.
도 2는 도 1의 표시 패널을 개략적으로 나타낸 사시도이다.
도 3은 도 2의 A영역에 배치된 한 화소에 대한 등가 회로도이다.
도 4는 도 2의 A영역에 배치된 한 화소에 대한 평면도이다.
도 5는 도 4의 I-I'선을 따라 잘라 도시한 단면도이다.
도 6은 도 4의 제1부화소 전극의 기본 구조를 도시한 평면도이다.
도 7은 본 발명의 표시 장치의 제조 방법을 순서대로 나타낸 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 표시 장치의 블록도이고, 도 2는 도 1의 표시 패널을 개략적으로 나타낸 사시도이다.
본 발명의 표시 장치는 복수의 화소(PX)를 갖는 표시 패널(10), 외부로부터 수신된 영상신호(DATA)와 제어신호(CS)를 처리하여 각종 신호로 출력하는 제어부(20), 게이트 신호를 게이트 라인(GL1~GLn)에 공급하는 게이트 드라이버(30), 데이터 전압을 데이터 라인(DL1~DLm)에 공급하는 데이터 드라이버(40), 및 스토리지 전압을 스토리지 라인(SL1~SLn)에 공급하는 스토리지 드라이버(50)를 포함한다.
표시 패널(10)은 행 방향으로 게이트 신호를 전달하는 복수의 게이트 라인(GL1~GLn), 열 방향으로 데이터 전압을 전달하는 복수의 데이터 라인(DL1~DLm), 열 방향으로 스토리지 전압을 전달하는 복수의 스토리지 라인(SL1~SLn) 및 게이트 라인과 데이터 라인이 교차하는 영역에 매트릭스 방식으로 배열된 복수의 화소(PX)를 포함한다.
표시 패널(10)은 제1기판(100), 제1기판(100)과 대향하게 배치되는 제2기판(200), 및 제1기판(100)과 제2기판(200) 사이에 개재된 액정층(300)을 포함한다.
제1기판(100)은 제1곡률 반경(R1)을 갖는 곡면 형태이며, 제2기판(200)은 제2곡률 반경(R2)을 갖는 곡면 형태이다. 제1곡률 반경(R1)은 제2곡률 반경(R2)보다 큰 것이 바람직하다. 다만, 이에 한정되지 않고 제1기판(100) 및 제2기판(200)은 곡률 반경을 갖지 않은 평판 형태일 수 있다.
제어부(20)는 외부로부터 수신된 영상신호(DATA)에 기초하여 보정 영상신호(DATA')를 데이터 드라이버(40)에 출력한다. 또한, 제어부(20)는 외부로부터 수신된 제어신호(CS)에 기초하여 게이트 제어신호(GCS)를 게이트 드라이버(30)에 제공하고, 데이터 제어신호(DCS)를 데이터 드라이버(40)에 제공하고, 스토리지 제어신호(SCS)를 스토리지 드라이버(50)에 제공한다. 예컨대, 제어신호(CS)는 수직동기신호(Vsync), 수평동기신호(Hsync), 클럭신호(CLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호일 수 있고, 영상 신호(DATA)는 화소(PX)에서 출력되는 광의 계조를 나타내는 디지털 신호일 수 있다.
게이트 드라이버(30)는 제어부(20)로부터 게이트 제어신호(GCS)를 제공받아 게이트 신호를 생성하고, 게이트 신호를 복수의 게이트 라인(GL1~GLn)에 각각에 연결된 화소(PX)에 제공한다. 게이트 신호가 순차적으로 화소(PX)에 인가됨에 따라 데이터 전압이 화소(PX)에 순차적으로 제공될 수 있다.
데이터 드라이버(40)는 제어부(20)로부터 데이터 제어신호(DCS) 및 보정 영상신호(DATA')를 수신하고, 데이터 제어신호(DCS)에 응답하여 보정 영상신호(DATA')에 대응하는 데이터 전압을 복수의 데이터 라인(DL1~DLm) 각각에 연결된 화소(PX)에 제공한다.
스토리지 드라이버(50)는 제어부(20)로부터 스토리지 제어신호(SCS)를 제공받아 스토리지 전압을 생성하고, 스토리지 전압을 복수의 스토리지 라인(SL1~SLn)에 제공한다.
도 3은 도 2의 A영역에 배치된 한 화소에 대한 등가 회로도이다.
화소(PX)는 제1부화소(PX1) 및 제1부화소(PX1)보다 낮은 휘도를 갖는 제2부화소(PX2)를 포함한다. 제1부화소(PX1)는 제1박막 트랜지스터(TR1)를 포함하고, 제2부화소(PX2)는 제2박막 트랜지스터(TR2) 및 제3박막 트랜지스터(TR3)를 포함한다.
제1박막 트랜지스터(TR1)의 제어 단자는 게이트 라인(GL)에 연결되며, 제1박막 트랜지스터(TR1)의 입력 단자는 데이터 라인(DL)에 연결되며, 제1박막 트랜지스터(TR1)의 출력 단자는 제1부화소 전극에 연결된다. 제1부화소 전극은 공통 전극('Vcom'으로 도시)과 제1액정 커패시터(Clca)를 형성한다.
제2박막 트랜지스터(TR2)의 제어 단자 및 입력 단자는 제1박막 트랜지스터(TR1)와 동일한 게이트 라인(GL) 및 데이터 라인(DL)과 각각 연결되며, 제2박막 트랜지스터(TR2)의 출력 단자는 제2부화소 전극에 연결된다. 제2부화소 전극은 공통 전극('Vcom'으로 도시)과 제2액정 커패시터(Clcb)를 형성한다.
제3박막 트랜지스터(TR3)의 제어 단자는 제1 및 제2박막 트랜지스터(TR1, TR2)와 동일한 게이트 라인(GL)에 연결되며, 제3박막 트랜지스터(TR3)의 입력 단자는 제2박막 트랜지스터(TR2)의 출력 단자에 연결되며, 제3박막 트랜지스터(TR3)의 출력 단자는 스토리지 라인('Vcst'로 도시)에 연결된다.
게이트 라인(GL)에 게이트 신호가 인가되면, 데이터 라인(GL)으로 전달된 데이터 전압이 제1박막 트랜지스터(TR1) 및 제2박막 트랜지스터(TR2)를 통하여 제1부화소 전극 및 제2부화소 전극으로 각각 인가된다.
제1박막 트랜지스터(TR1)를 통과한 데이터 전압은 전부 제1부화소 전극으로 인가되지만, 제2박막 트랜지스터(TR2)를 통과한 데이터 전압은 제3박막 트랜지스터(TR3)로 인하여 일부만 제2부화소 전극으로 인가된다. 따라서, 제1부화소(PX1)는 제2부화소(PX2)보다 높은 휘도를 갖는다.
보다 자세하게는, 게이트 라인(GL)에 게이트 신호가 인가되면, 제2박막 트랜지스터(TR2)의 입력 단자로 인가된 데이터 전압은 채널을 통과하여 제2박막 트랜지스터(TR2)의 출력 단자로 전달된다. 제2박막 트랜지스터(TR2)의 출력 단자로 전달된 데이터 전압 중 일부는 제2부화소 전극으로 인가되고 나머지 일부는 제3박막 트랜지스터(TR3)를 통하여 스토리지 라인(Vcst)으로 유출된다. 이 때, 제2부화소 전극에 인가되는 데이터 전압은 스토리지 라인(Vcst)에 인가되는 전압을 변경하여 조절할 수 있다.
도 4는 도 2의 A영역에 배치된 한 화소에 대한 평면도이고, 도 5는 도 4의 I-I'선을 따라 잘라 도시한 단면도이다.
제1기판(100)은 투명한 유리 또는 플라스틱 등으로 이루어질 수 있다.
게이트 라인(110)은 제1기판(100) 상에 가로 방향으로 배치된다. 다만, 이에 한정되지 않고 게이트 라인(110)은 세로 방향으로 배치될 수 있다.
게이트 라인(110)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어질 수 있으나, 이에 한정되지 않고 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조일 수 있다.
데이터 라인(120)은 게이트 라인(110)과 교차 배열되도록 세로 방향으로 배치되며, 게이트 절연막(102)에 의해 게이트 라인(110)과 절연된다. 다만, 이에 한정되지 않고 게이트 라인(110)이 세로 방향으로 배치되는 경우, 데이터 라인(120)은 게이트 라인(110)과 교차 배열되도록 가로 방향으로 배치될 수 있다.
데이터 라인(120)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 이루어질 수 있으나, 이에 한정되지 않고 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조일 수 있다.
스토리지 라인(130)은 적어도 일부가 데이터 라인(120)과 평행하게 배치되며, 화소 전극(150)과 일부 중첩되게 배치된다.
본 발명의 일 실시예에서, 스토리지 라인(130)의 일부는 후술하는 제1부화소 전극(150a)과 제2부화소 전극(150b)의 세로 줄기 전극과 각각 중첩되게 배치되고, 나머지 일부는 제1부화소 전극(150a)과 제2부화소 전극(150b) 사이에서 절곡되게 배치된다. 다만, 이에 한정되지 않고 스토리지 라인(130)은 제1부화소 전극(150a)과 제2부화소 전극(150b) 사이에서 게이트 라인(110)과 게이트 라인(110)과 평행하게 이격되어 배치될 수 있다.
스토리지 라인(130)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어질 수 있다. 다만, 이에 한정되지 않고 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조일 수 있다.
박막 트랜지스터(140)는 제1박막 트랜지스터(142), 제2박막 트랜지스터(144) 및 제3박막 트랜지스터(146)를 포함한다.
제1박막 트랜지스터(142)는 게이트 라인(110)과 연결된 제1게이트 전극(142a), 데이터 라인(120)과 연결된 제1소스 전극(142b), 및 제1접촉 구멍(162)을 통해 제1부화소 전극(150a)에 연결된 제1드레인 전극(142c)을 포함한다.
제2박막 트랜지스터(144)는 게이트 라인(110)과 연결된 제2게이트 전극(144a), 데이터 라인(120)과 연결된 제2소스 전극(144b), 및 제2접촉 구멍(164)을 통해 제2부화소 전극(150b)에 연결된 제2드레인 전극(144c)을 포함한다.
제3박막 트랜지스터(146)는 게이트 라인(110)과 연결된 제3게이트 전극(146a), 제2드레인 전극(144c)과 연결된 제3소스 전극(146b), 및 스토리지 라인(130)과 연결된 제3드레인 전극(146c)을 포함한다.
본 발명의 일 실시예에서, 제1 내지 제3게이트 전극(142a, 144a, 146a)은 게이트 라인(110)으로부터 분기되어 연장된 형태이나, 이에 한정되지 않고 게이트 라인(110)과 일체로 형성될 수 있다.
제3게이트 전극(146a)은 제3소스 전극(146b) 및 제3드레인 전극(146c)과 게이트 절연막(102)에 의해 절연된다. 게이트 절연막(102)과 제3소스 전극(146b) 사이 및 게이트 절연막(102)과 제3드레인 전극(146c) 사이에는 제3반도체층(104)이 배치된다.
제3게이트 전극(146a)은 도전 물질로 이루어지며, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 다만, 이에 한정되지 않고 게이트 전극(146a)은 다양한 도전 물질로 이루어질 수 있다.
게이트 절연막(102)은 제1기판(100) 상에서 제3게이트 전극(146a)을 덮도록 배치되며, 제1기판(100)을 통한 수분 또는 불순물의 침투를 방지한다. 게이트 절연막(102)은 절연 물질로 이루어지며, 질화 규소(SiNx) 또는 산화 규소(SiOx)으로 이루어진 단일층 또는 다중층일 수 있다. 다만, 이에 한정되지 않고 게이트 절연막(102)은 다양한 절연 물질로 이루어질 수 있다.
반도체층(104)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 중 하나 이상과 이들의 산화물을 포함할 수 있다. 예를 들어, 산화물 반도체는 산화 아연(ZnO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 어느 하나를 포함할 수 있다. 다만, 이에 한정되지 않고 반도체층(104)은 다양한 물질로 이루어질 수 있다.
제3소스 전극(146b)은 반도체층(104) 상에 배치된다. 제3소스 전극(146b)은 도전 물질로 이루어지며, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 다만, 이에 한정되지 않고 제3소스 전극(146b)은 다양한 도전 물질로 이루어질 수 있다.
제3드레인 전극(146c)은 반도체층(104) 상에서 제3소스 전극(146b)과 서로 이격되어 배치된다. 제3드레인 전극(146c)은 도전 물질로 이루어지며, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다. 다만, 이에 한정되지 않고 제3드레인 전극(146c)은 다양한 도전 물질로 이루어질 수 있다.
도시 하지는 않았지만, 제3소스 전극(146b)과 반도체층(104) 사이 및 제3드레인 전극(146c)과 반도체층(104) 사이에는 저항 접촉층이 더 배치될 수 있다. 저항 접촉층은 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 비정질 실리콘 등의 물질로 이루어질 수 있다.
제1게이트 전극(142a)과 제2게이트 전극(144a), 제1소스 전극(142b)과 제2소스 전극(144b), 및 제1드레인 전극(142c)과 제2드레인 전극(144c)은 제3게이트 전극(146a), 제3소스 전극(146b), 및 제3드레인 전극(146c)과 각각 동일한 구성으로 이루어지므로, 제1게이트 전극(142a)과 제2게이트 전극(144a), 제1소스 전극(142b)과 제2소스 전극(144b), 및 제1드레인 전극(142c)과 제2드레인 전극(144c)에 관한 자세한 설명은 명세서의 간결함을 위하여 생략하기로 한다.
보호층(106)은 제3소스 전극(146b) 및 제3드레인 전극(146c) 상에 배치되며, 보호층(106)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등의 무기 절연 물질 또는 유기 절연 물질 등으로 이루어질 수 있다.
화소 전극(150)은 투명한 도전 물질로 이루어질 수 있으며, 서로 분리되어 있는 제1부화소 전극(150a) 및 제2부화소 전극(150b)을 포함한다. 다만, 이에 한정되지 않고, 화소 전극(150)은 하나의 전극으로 이루어질 수 있으며, 이 경우 본 발명의 표시 장치는 제1박막 트랜지스터(142)만을 포함할 수 있고 스토리지 라인(130)을 제외할 수 있다.
제1부화소 전극(150a) 및 제2부화소 전극(150b)은 제1박막 트랜지스터(142) 및 제2박막 트랜지스터(144)를 통하여 각각 서로 다른 데이터 전압을 인가 받는다. 본 발명의 일 실시예에서 제1부화소 전극(150a)에 인가되는 데이터 전압은 제2부화소 전극(150b)에 인가되는 전압보다 높다. 다만, 이에 한정되지 않고 제3박막 트랜지스터(146)가 제1박막 트랜지스터(142)에 연결된 경우, 제2부화소 전극(150b)에 인가되는 데이터 전압은 제1부화소 전극(150a)에 인가되는 전압보다 높을 수 있다.
제1부화소 전극(150a)에 관한 자세한 설명은 도 6을 참조하여 후술하기로 한다.
컬러 필터(170)는 박막 트랜지스터(140)와 화소 전극(150) 사이에 배치되며, 바람직하게는 보호층(106)과 화소 전극(150) 사이에 배치된다. 컬러 필터(170)는 적색, 녹색 및 청색의 삼원색 등 기본색 중 하나를 표시할 수 있으나, 이에 한정되지 않고 청록색(cyan), 자홍색(magenta), 엘로우(yellow) 및 화이트(white) 중 어느 하나의 색을 표시할 수 있다. 다만, 이에 한정되지 않고 컬러 필터(170)는 제2기판(200) 상에 배치될 수 있으며, 이 경우 유기 물질로 이루어진 유기막이 컬러 필터(170)의 위치에 배치될 수 있다.
캡핑층(108)은 화소 전극(150)과 컬러 필터(170) 사이에 배치되며, 컬러 필터(170)를 덮도록 배치된다. 캡핑층(108)은 컬러 필터(170)로부터 발생되는 오염 물질이 액정층(300)으로 유입되는 것을 방지하며, 캡핑층(108)은 질화 규소(SiNx), 산화 규소(SiOx) 또는 탄소 주입 산화 규소(SiOC) 등의 무기물 또는 유기물로 이루어질 수 있다.
제2기판(200)은 제1기판(100)과 대향되게 배치되며, 투명한 유리 또는 플라스틱 등으로 이루어질 수 있다.
공통 전극(210)은 화소 전극(150)과 마찬가지로 투명한 도전 물질로 이루어질 수 있다.
공통 전극(210)은 제2기판(200) 상에 배치되며, 바람직하게는 공통 전극(210)은 제1기판(100)과 대향하는 제2기판(200)의 일면에 직접 배치된다.
차광부(220)는 공통 전극(210) 상에 배치된다. 차광부(220)는 게이트 라인(110), 데이터 라인(120) 및 박막 트랜지스터(140)에서 발생되는 빛샘을 방지하며, 차광부(220)는 검은색 안료가 첨가된 감광성 유기 물질 등으로 이루어질 수 있다.
도시하지는 않았지만, 차광부(220) 상에 유기 물질 등으로 이루어진 평탄화층이 더 배치될 수 있다.
종래의 표시 장치의 경우, 제1기판(100)과 대향하는 제2기판(200)의 일면에 차광부(220) 및 평탄화층이 순차적으로 배치되고, 평탄화층 상에 공통 전극(210)이 배치되었다. 즉, 공통 전극(210)은 제2기판(200)의 최상층에 배치되었다.
종래의 표시 장치의 전면 또는 후면 방향으로 외부 압력이 가해지는 경우 또는 종래의 표시 장치의 제조 과정 중 표시 장치의 양 측면에 압력을 가하는 경우, 제1기판(100)의 최상층에 배치된 화소 전극(150)과 제2기판(200)의 최상층에 배치된 공통 전극(210)이 접촉되면서 쇼트 불량이 발생되었다.
또한, 제1기판(100) 상에 배치되는 컬러 필터(170)의 두께가 공정상 오차로 인하여 증가되는 경우, 제1기판(100)의 최상층에 배치된 화소 전극(150)과 제2기판(200)의 최상층에 배치된 공통 전극(210)이 접촉되면서 쇼트 불량이 발생되었다.
본 발명의 표시 장치의 경우, 공통 전극(210) 및 차광부(220)는 제2기판(200) 상에 순차적으로 배치된다. 따라서, 표시 장치에 외부 압력이 가해지더라도 제2기판(200)의 최상층에 배치된 차광부(220)와 제1기판(100)의 최상층에 배치된 화소 전극(150)이 접촉됨으로써 공통 전극(210)과 화소 전극(150)의 쇼트 불량을 방지할 수 있다.
또한, 본 발명의 표시 장치는 공통 전극(210) 상에 차광부(220)를 배치함으로써 필요에 따라 평탄화층을 제외할 수 있다. 따라서, 본 발명의 표시 장치의 두께가 슬림화될 수 있다.
액정층(300)은 제1기판(100)과 제2기판(200) 사이에 개재된다. 액정층(300)은 광중합 물질을 포함할 수 있으며, 광중합 물질은 반응성 모노머(reactive monomer) 또는 반응성 메조겐(reactive mesogen)일 수 있다.
도 6은 도 4의 제1부화소 전극의 기본 구조를 도시한 평면도이다.
제1화소 전극(150a)은 가로 줄기 전극(152), 세로 줄기 전극(154) 및 가로 줄기 전극(152)과 세로 줄기 전극(154)으로부터 분기되어 연장된 복수의 가지 전극(156a, 156b, 156c, 156d)을 포함한다.
가로 줄기 전극(152)과 세로 줄기 전극(154)은 일자 형태이며, 가로 줄기 전극(152)과 세로 줄기 전극(154)은 서로 합쳐져 십자 형태의 줄기 전극을 형성한다. 다만, 이에 한정되지 않고 가로 줄기 전극(152)과 세로 줄기 전극(154)은 화소 전극(150)의 일측에서 중앙으로 갈수록 간격이 넓어지는 형태일 수 있다.
제1가지 전극(156a)은 가로 줄기 전극(152)과 세로 줄기 전극(154)으로부터 분기되어 좌상 방향으로 연장되며, 제2가지 전극(156b)은 가로 줄기 전극(152)과 세로 줄기 전극(154)으로부터 분기되어 우상 방향으로 연장된다.
또한, 제3가지 전극(156c)은 가로 줄기 전극(152)과 세로 줄기 전극(154)으로부터 분기되어 좌하 방향으로 연장되며, 제4가지 전극(156d)은 가로 줄기 전극(152)과 세로 줄기 전극(154)으로부터 분기되어 우하 방향으로 연장된다.
제1 내지 제4가지 전극(156a, 156b, 156c, 156d)의 변은 전기장을 왜곡하여 액정 분자(302)의 경사 방향을 결정하는 전기장의 수평 성분을 만들고, 전기장의 수평 성분은 제1 내지 제4가지 전극(156a, 156b, 156c, 156d)의 변에 거의 수평하게 형성된다. 따라서 액정 분자(302)는 화소 전극(150)의 네 개의 부영역(Da 내지 Dd)에서 네 개의 서로 다른 방향으로 배열된다.
제2부화소 전극(150b)은 제1부화소 전극(150a)과 동일한 형태로 이루어지므로 자세한 설명은 명세서의 간결함을 위하여 생략하기로 한다. 다만, 제2부화소 전극(150b)은 제1부화소 전극(150a)과 상이한 크기로 이루어질 수 있으며, 본 발명의 권리범위는 제1부화소 전극(150a) 및 제2부화소 전극(150b)의 크기에 의해 제한되지 않는다.
도 7은 본 발명의 표시 장치의 제조 방법을 순서대로 나타낸 순서도이다.
본 발명의 표시 장치의 제조 방법은 교차 배열되는 게이트 라인 및 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터, 및 상기 박막 트랜지스터와 연결된 화소 전극을 포함하는 제1기판을 형성하는 단계; 상기 제1기판과 대향하게 배치되는 제2기판 상에 공통 전극을 형성하는 단계; 상기 공통 전극 상에 차광부를 형성하는 단계; 상기 제1기판과 상기 제2기판 사이에 액정층을 주입하여 합착하는 단계; 및 상기 제1기판과 상기 제2기판이 각각 제1곡률 반경과 제2곡률 반경을 갖도록 가압하는 단계를 포함한다.
상기 제1기판에 형성되는 상기 게이트 라인, 상기 데이터 라인, 상기 박막 트랜지스터, 및 상기 화소 전극의 형태에 관한 자세한 설명은 도 4 및 도 5의 설명과 동일하므로 명세서의 간결함을 위하여 생략하기로 한다. 상기 박막 트랜지스터와 상기 화소 전극 사이에는 컬러 필터가 더 형성될 수 있다.
상기 공통 전극은 상기 제1기판과 대향하는 상기 제2기판의 일면에 직접 형성된다. 상기 공통 전극은 상기 제2기판 상에 판 형태로 형성될 수 있으며, 이에 한정되지 않고 상기 공통 전극은 개구부를 갖는 판 형태로 형성될 수 있다.
상기 차광부는 상기 게이트 라인, 상기 데이터 라인 및 상기 박막 트랜지스터와 중첩되게 상기 공통 전극 상에 형성된다. 상기 차광부는 상기 공통 전극 상에서 격자 형태로 형성될 수 있다.
상기 제1곡률 반경 및 상기 제2곡률 반경의 크기는 필요에 따라 적절하게 조절할 수 있으며, 상기 제1곡률 반경의 크기는 상기 제2곡률 반경의 크기보다 큰 것이 바람직하다.
본 발명의 표시 장치의 제조 방법은 상기 제1기판과 상기 제2기판을 합착한 다음 가압하여 곡면 형태의 표시 장치를 제조하는 것이 바람직하나, 이에 한정되지 않고 상기 제1기판과 상기 제2기판을 가압한 다음 합착하여 곡면 형태의 표시 장치를 제조할 수 있다.
이상에서 설명된 본 발명의 실시예는 예시적인 것에 불과하며, 본 발명의 보호범위는 본 발명 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등예를 포함할 수 있다.
100: 제1기판
110: 게이트 라인
120: 데이터 라인
130: 스토리지 라인
140: 박막 트랜지스터
142: 제1박막 트랜지스터
144: 제2박막 트랜지스터
146: 제3박막 트랜지스터
150: 화소 전극
150a: 제1부화소 전극
150b: 제2부화소 전극
162: 제1접촉 구멍
164: 제2접촉 구멍
170: 컬러 필터
200: 제2기판
210: 공통 전극
220: 차광부
300: 액정층

Claims (22)

  1. 제1곡률 반경을 갖는 제1기판;
    상기 제1기판 상에 배치된 컬러 필터;
    상기 제1기판과 대향하게 배치되고, 제2곡률 반경을 갖는 제2기판;
    상기 제2기판 상에 배치된 공통 전극;
    상기 공통 전극 상에 배치된 차광부; 및
    상기 제1기판과 상기 제2기판 사이에 개재되는 액정층을 포함하고,
    상기 차광부의 적어도 일부는 상기 공통 전극과 상기 액정층 사이에 배치되고,
    상기 차광부의 적어도 일부는 상기 컬러 필터와 상기 공통 전극 사이에 배치되는 것인, 표시 장치.
  2. 제1항에 있어서,
    상기 공통 전극은 상기 제1기판과 대향하는 상기 제2기판의 일면에 직접 배치된 표시 장치.
  3. 제1항에 있어서,
    상기 제1곡률 반경은 상기 제2곡률 반경보다 큰 표시 장치.
  4. 제1항에 있어서,
    상기 공통 전극 및 상기 차광부 상에 배치되는 평탄화층을 더 포함하는 표시 장치.
  5. 제1항에 있어서,
    상기 제1기판 상에 배치된 게이트 라인;
    상기 게이트 라인과 교차 배열된 데이터 라인;
    적어도 일부가 상기 데이터 라인과 평행하게 배치된 스토리지 라인;
    상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터; 및
    상기 박막 트랜지스터와 연결된 화소 전극을 더 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 컬러 필터는, 상기 박막 트랜지스터와 상기 화소 전극 사이에 배치되는 표시 장치.
  7. 제6항에 있어서,
    상기 컬러 필터와 상기 화소 전극 사이에 배치된 캡핑층을 더 포함하는 표시 장치.
  8. 제5항에 있어서,
    상기 화소 전극은 서로 분리되어 있는 제1부화소 전극 및 제2부화소 전극을 포함하고,
    상기 박막 트랜지스터는 상기 제1부화소 전극에 연결된 제1박막 트랜지스터, 상기 제2부화소 전극에 연결된 제2박막 트랜지스터, 및 상기 제1 또는 제2박막 트랜지스터에 연결된 제3박막 트랜지스터를 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 제1 및 제2부화소 전극은 가로 줄기 전극, 세로 줄기 전극 및 상기 가로 줄기 전극과 상기 세로 줄기 전극으로부터 분기되어 연장된 복수의 가지 전극을 포함하는 표시 장치.
  10. 제9항에 있어서,
    상기 가지 전극은 상기 가로 줄기 전극과 상기 세로 줄기 전극으로부터 좌상 방향으로 분기되어 연장된 제1가지 전극, 상기 가로 줄기 전극과 상기 세로 줄기 전극으로부터 우상 방향으로 분기되어 연장된 제2가지 전극, 상기 가로 줄기 전극과 상기 세로 줄기 전극으로부터 좌하 방향으로 분기되어 연장된 제3가지 전극 및 상기 가로 줄기 전극과 상기 세로 줄기 전극으로부터 우하 방향으로 분기되어 연장된 제4가지 전극을 포함하는 표시 장치.
  11. 제8항에 있어서,
    상기 제1박막 트랜지스터는 상기 게이트 라인에 연결된 제1게이트 전극, 상기 데이터 라인에 연결된 제1소스 전극, 및 상기 제1부화소 전극에 연결된 제1드레인 전극을 포함하고,
    상기 제2박막 트랜지스터는 상기 게이트 라인에 연결된 제2게이트 전극, 상기 데이터 라인에 연결된 제2소스 전극, 및 상기 제2부화소 전극에 연결된 제2드레인 전극을 포함하고,
    상기 제3박막 트랜지스터는 상기 게이트 라인에 연결된 제3게이트 전극, 상기 제1 또는 제2드레인 전극에 연결된 제3소스 전극, 및 상기 스토리지 라인에 연결된 제3드레인 전극을 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 제1 또는 제2드레인 전극에 인가된 전압 중 일부는 상기 제3소스 전극으로 전달되는 표시 장치.
  13. 제12항에 있어서,
    상기 스토리지 라인에 인가되는 전압을 조절하여 상기 제1 또는 제2드레인 전극으로부터 상기 제3소스 전극으로 전달되는 전압을 조절하는 표시 장치.
  14. 제5항에 있어서,
    상기 스토리지 라인은 상기 화소 전극과 일부 중첩되는 표시 장치.
  15. 교차 배열되는 게이트 라인 및 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터, 상기 박막 트랜지스터와 연결된 화소 전극, 및 상기 박막 트랜지스터와 상기 화소 전극 사이의 컬러 필터를 포함하는 제1기판을 형성하는 단계;
    상기 제1기판과 대향하게 배치되는 제2기판 상에 공통 전극을 형성하는 단계;
    상기 공통 전극 상에 차광부를 형성하는 단계;
    상기 제1기판과 상기 제2기판 사이에 액정층을 주입하여 합착하는 단계; 및
    상기 제1기판과 상기 제2기판이 각각 제1곡률 반경과 제2곡률 반경을 갖도록 가압하는 단계를 포함하고,
    상기 차광부의 적어도 일부는 상기 공통 전극과 상기 액정층 사이에 배치되고,
    상기 차광부의 적어도 일부는 상기 컬러 필터와 상기 공통 전극 사이에 배치되는 것인, 표시 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 공통 전극은 상기 제1기판과 대향하는 상기 제2기판의 일면에 직접 형성하는 표시 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 차광부는 상기 게이트 라인, 상기 데이터 라인 및 상기 박막 트랜지스터와 중첩되게 상기 공통 전극 상에 형성하는 표시 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제1곡률 반경은 상기 제2곡률 반경보다 큰 표시 장치의 제조 방법.
  19. 삭제
  20. 삭제
  21. 제6항에 있어서, 상기 컬러 필터는 상기 차광부와 상기 박막 트랜지스터 사이에 배치되는 것인, 표시 장치.
  22. 제15항에 있어서, 상기 컬러 필터는 상기 차광부와 상기 박막 트랜지스터 사이에 배치되는 것인, 표시 장치의 제조 방법.


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