TWI387048B - 形成窄間隔快閃記憶體接點開口及微影遮罩之方法 - Google Patents
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Description
本發明係大致有關半導體裝置之領域，尤係有關在製造半導體裝置時形成窄間隔快閃記憶體陣列的位元線或字線接點之接點開孔。
快閃記憶體是一種可重新寫入且可在不供電時保持其資料內容之非揮發型記憶體。快閃記憶體及其他類型的電子記憶體裝置係由可個別儲存及擷取資料的記憶單元(memory cells)構成。典型的記憶單元儲存被稱為一位元的單一的二進位之資訊，而一位元具有兩個可能狀態中之一狀態。該等記憶單元通常被組織成諸如具有八個記憶單元的位元組、及具有十六個或更多之記憶單元，該多個記憶單元通常為組構成為八的倍數之字元組(words)。寫入一組特定組的記憶單元(有時被稱為燒錄或程式化programming該等記憶單元)，而執行將資料儲存在此種記憶體裝置架構中，然後可在讀取作業中擷取該資料。除了燒錄(programming)及讀取(read)作業之外，可抹除記憶體裝置中之各組的記憶單元，其中該組中之每一記憶單元被設定至已知狀態。在典型的單位元快閃裝置中，每一記憶單元具有兩個可能的資料狀態中之狀態，亦即，被燒錄狀態或被抹除狀態，其中該等資料狀態對應於該對應的位元的兩個可能之二進位狀態(例如，被燒錄狀態代表二進位“0”，且被抹除狀態代表二進位“1”)。最近，已開發出可儲存兩個在實體上被隔離的位元之記憶單元結構。也已提出其他的多位元結構，其中係將不同的多位元資料組合表示為特定記憶單元中在電氣上可區別的燒錄位準。
傳統的快閃記憶單元包括具有閘極結構的金屬氧化物半導體(Metal Oxide Semiconductor；簡稱MOS)裝置，其中可以被捕陷的電荷(trapped electrical charge)之形式保持資料。通常係將適當的電壓施加到該記憶單元MOS裝置的某些端點，而執行抹除、燒錄、及讀取作業。在燒錄或抹除作業中，係施加電壓，而使電荷被儲存在記憶單元，或自記憶單元移除電荷，因而改變或設定該記憶單元的臨界電壓(threshold voltage)。在一讀取作業中，施加適當的電壓，而使記憶單元的電流流動，其中此種電流的量與該記憶單元的臨界電壓狀態有關，且因而指示了該記憶單元中儲存的資料之值。
通常以一“堆疊閘極”(stacked gate)或“SONOS”記憶單元類型的形式形成傳統的單位元快閃記憶單元。堆疊閘極記憶單元包含一電晶體結構，該電晶體結構具有一源極、一汲極、在基材或該基材的P型井中之通道、以及在該通道之上且包含在該P型井上形成的閘極介質層(有時被稱為一隧道氧化物(tunnel oxide)之堆疊閘極結構。該堆疊閘極也包含在該隧道氧化物之上的一多晶矽浮接閘極(poly silicon floating gate)、以及在該浮接閘極之上的多晶矽間介質層。在該多晶矽間介質層之上設有一摻雜多晶矽控制閘極，而完成了該堆疊閘極結構。該多晶矽間介質層通常是諸如具有兩個氧化物層及被夾在其間的一氮化物層的一氧化物－氮化物－氧化物(Oxide－Nitride－Oxide；簡稱ONO)層等之多層絕緣物。傳統的SONOS型記憶單元(例如，矽－氧化物－氮化物－氧化物－矽)亦包含在基材通道之上形成的一ONO結構，且具有在該ONO結構之上形成的一控制閘極，但不具有浮接閘極。
快閃記憶體及其他類型的記憶體裝置設計的持續趨勢是被稱為尺寸微縮的裝置尺寸及特徵間隔(feature spacing,feature表示電路結構，本文中依原文字意稱為特徵)之減少。其他的設計目標包括降低快閃記憶體中之電力消耗及工作電壓、以及縮短執行讀取、燒錄(programming)、及抹除作業所需的時間。係沿著通常以記憶單元源極/汲極的方式操作的被植入線路形式形成的位元線存取快閃記憶體陣列中之資料。位元線接點的高電阻值對記憶體存取速度及電力消耗有不利的影響。基材的被植入源極/汲極區與通常包含穿過中間介質材料而形成的導電接點的上方內連線(例如，金屬化結構)間之電氣連接部分地影響到位元線接點電阻值。然而，當將快閃記憶體裝置微縮時，更難以維持較低的位元線接點電阻值，尤其在記憶體陣列位元線變得極薄且各位元線間之間隔變得更接近時(例如，微縮的位元線寬度及位元線間距)更是如此。因此，一直需要在微縮的快閃記憶體裝置中可協助低位元線接點電阻值的改良式快閃記憶體裝置製造技術。
下文中提供了本發明的一簡化摘要，以提供對本發明的某些面向的一基本了解。該摘要並不是本發明的徹底的之概述。其目的並不是識別本發明的關鍵性或緊要的元件，也不是描述本發明的範圍。該摘要唯一目的只是以簡化的形式提供某些觀念，作為將於後文中提供的更詳細的說明之一前言。本發明係有關可用來製造快閃記憶體裝置的半導體裝置製造技術，其中在微影光罩提供若干光學特徵，用以在半導體裝置晶圓上產生蝕刻罩幕層的一系列開孔之圖案，例如，以便產生一快閃記憶體陣列中之位元線或字線接點開孔。可將本發明用來促成微縮快閃記憶體陣列中之低位元線或字線接點電阻值，且本發明尤其適用於要沿著半導體裝置的第一方向而緊密地形成一系列位元線或字線接點開孔(contact opening)之情形。
根據本發明的一局面，提供了一種在快閃記憶體裝置中形成接點之方法。提供一微影光罩，該微影光罩包含沿著列(row)方向的若干接點特徵，其中該等接點特徵具有小於所需接點列方向尺寸的若干接點列方向尺寸。然後利用該微影光罩產生該快閃記憶體裝置中之蝕刻罩幕層的圖案，然後利用該蝕刻罩幕層在該裝置中蝕刻若干接點開孔。然後在該等接點開孔中形成導電材料，以便在該裝置中產生若干接點。沿著列方向的較小特徵尺寸補償了將微影光罩圖案轉移到蝕刻罩幕層時的光學鄰近效應，尤其補償了該等接點特徵沿著列方向有緊密的間隔時的光學鄰近效應，因而產生了具有比使用傳統技術所能達到的更接近所需尺寸的列方向尺寸之接點及接點開孔。所需的接點形狀及微影光罩特徵可以是諸如正方形、長方形、圓形、卵形、橢圓形、多邊形、或其他形狀等的任何形狀，以便形成位元線、字線、或其他信號連線的接點開孔。在一個可能的實施例中，該微影光罩設有其列方向尺寸比所需接點列方向尺寸小大約30%的大致為長方形之接點特徵，其中當圖案被轉移到該蝕刻罩幕層時，光學鄰近效應及光學圖案轉移效應將造成圓角、以及列方向尺寸的延長。此外，該微影光罩的接點特徵可具有大致等於或甚至大於該所需接點列方向尺寸的行(column)方向尺寸，以便縱然在微縮的快閃記憶體裝置亦可促成低位元線或字線接點電阻值。
本發明的另一局面提供一種在半導體裝置中產生開孔之方法。該方法包含下列步驟：提供一微影光罩，該微影光罩具有沿著第一方向的相互間隔開之若干接點特徵，其中該等接點特徵具有用於該半導體裝置中之開孔且小於所需第一尺寸的沿著該第一方向之第一光罩特徵尺寸。該方法進一步包含下列步驟：利用該微影光罩在該半導體裝置中產生蝕刻罩幕層的圖案；以及利用該蝕刻罩幕層在該半導體裝置中蝕刻若干接點開孔。在一例子中，該微影光罩的光學特徵具有比所需第一尺寸小大約30%的沿著該第一方向之第一光罩特徵尺寸、以及比所需第一尺寸大的沿著一第二方向之第二光罩特徵尺寸，其中該第一及第二方向是大致正交的。
本發明的又一局面提供一種在微影光罩上產生若干光學特徵以供用來產生半導體裝置晶圓上的蝕刻罩幕層的一系列開孔的圖案之方法。該方法包含下列步驟：決定將在蝕刻罩幕層中產生圖案的一系列大致類似開孔的沿著第一方向之所需第一尺寸，其中該等開孔將沿著該第一方向而相互間隔開。該方法進一步包含下列步驟：沿著該微影光罩的該第一方向產生相互間隔開的一系列光學特徵，該等個別的光學特徵具有小於將在該蝕刻罩幕層中產生圖案的該等開孔的該所需第一尺寸(例如，在一個可能的實施例中大約小30%)的沿著該第一方向之第一光罩特徵尺寸。該微影光罩的該等光學特徵可以是大致長方形的，且可具有沿著第二大致正交方向的第二尺寸，且該等第二尺寸大致等於或大於該所需第一尺寸。
下文中之說明及各附圖詳細述及了本發明的某些例示局面及實施例。這些面向及實施例只是象徵了可採用本發明原理的各種方式中之一些方式。
茲參照各圖式而說明本發明的一個或多個實施例，其中在所有圖式中係將相同的代號用來表示類似的元件。下文中將在於形成一虛擬接地型多位元記憶單元陣列中之各列位元線接點時採用各種技術的一例示快閃記憶體裝置的環境中示出並說明本發明的一個或多個局面，其中並不必然按照比例繪製各圖式中之結構。或可配合其中包括具有單位元快閃記憶單元或各種多位元快閃記憶單元的記憶體裝置之其他半導體裝置而採用本發明。此外，可將本發明用來形成任何類型的接點開孔，其中包括(但不限於)位元線接點開孔及字線接點開孔。此外，可將本發明的各種方法用來製造任何架構的記憶體陣列，其中包括(但不限於)“反或”(NOR)陣列、虛擬接地陣列、“反及”(NAND)陣列、及DINOR陣列等的陣列，其中將所有此類替代實施例視為在本發明及最後的申請專利範圍之範圍內。
本發明提供用來製造快閃記憶體及其他半導體裝置以及其微影光罩的技術，其中係在微影光罩上產生若干光學特徵，用以在半導體裝置晶圓上產生蝕刻罩幕層的一系列開孔之圖案，其中該等個別的光學特徵具有小於將在該蝕刻罩幕層中產生圖案的該等開孔的所需第一尺寸的沿著第一方向之第一光罩特徵尺寸。本發明有助於形成蝕刻罩幕層開孔，因而有助於在該蝕刻罩幕層中產生圖案期間可能出現光學鄰近變形效應時，沿著第一方向形成具有大致所需尺寸之被蝕刻的接點開孔。
在記憶體陣列中之位元線或字線接點列的情形中，本案發明人了解：對快閃記憶體陣列特徵尺寸及間隔進行的先進微縮技術，需要有接近於產生用來蝕刻位元線接點開孔的蝕刻罩幕層時經由微影光罩將光阻劑曝光所用的光線波長之位元線及(或)字線間隔及寬度，因而將造成光學鄰近效應(proximity effects)。本案發明人尤其發現：此種光學鄰近效應可能造成產生圖案的蝕刻罩幕層開孔中之特徵尺寸(例如，開孔)的像差或變形，其中蝕刻罩幕層上所產生圖案的尺寸大於沿著第一方向的微影光罩特徵之對應的尺寸，其中係沿著該第一方向而在一列或行中配置多個2窩個間隔緊密的特徵。在有若干列微縮位元線接點的情形中，可有利地將本發明用來確保最後的位元線接點具有適當的尺寸，以確保低位元線接點電阻值，同時將位元線接點短路到各位元線間之基材或接觸到鄰近位元線(例如，因而造成較低的位元線至位元線破壞電壓)的機會降至最低。
後文中將在一例示半導體裝置(100)的環境下示出及說明本發明，該半導體裝置(100)具有由被配置在虛擬接地型陣列架構的若干雙位元SONOS型快閃記憶單元(101)構成的一個或多個記憶體陣列(54)。下文中將參照第1A至1E圖而示出及說明裝置(100)，其中裝置(100)可以是一個專用記憶體裝置、或包含快閃記憶體陣列(54)的其他類型之半導體裝置(例如，微處理器、邏輯裝置等的半導體裝置)。然而，可將本發明的各種面向用來製造其他的半導體裝置，其中本發明並不限於所示的各例子。
首先請參閱第1A圖，圖中示出裝置(100)的在半導體本體(102)上/中形成之例示雙位元快閃記憶單元(101)。可於製造裝置時使用任何類型的半導體本體實施本發明，這些半導體本體包括(但不限於)例示的p型摻雜矽基材(102)、SOI晶圓、或其他類型的半導體本體。第1A圖所示之例示快閃記憶單元(101)包含閘極結構，該閘極結構係沿著陣列(54)(該陣列係沿著一陣列字線WLj
)中之第一(例如，列)方向而延伸，其中該字線WLj
形成沿著相同陣列的列之各記憶單元的共用控制閘極結構，且各鄰近列(圖中未示出)中之記憶單元係沿著各對應的字線而被配置。該閘極結構包含摻雜多晶矽控制閘極(110)、以及位於控制閘極(110)與半導體本體(102)的通道區(103)之間的電荷捕陷氮化物材料(106b)。該例示閘極結構進一步包含位於控制閘極(110)與電荷捕陷材料(106b)之間的上方氧化物(106c)、以及位於電荷捕陷材料(106b)與通道區(103)之間的下方氧化物(106a)。
係以一種或多種n型雜質(例如，磷、砷、銻等的n型雜質)摻雜該例示多晶矽控制閘極(110)，因而使字線/控制閘極(110)具有導電性。或者可利用任何適當的導電材料製造控制閘極(110)，此類適當的導電材料可在讀取作業中施加一字線電壓信號，以便在通道區(103)內建立電場，並可在記憶單元(101)的燒錄及抹除作業中在控制閘極(110)與通道(103)或記憶單元源極/汲極(105)、(107)之間建立電場，而此類適當的導電材料包括(但不限於)摻雜多晶矽(110)、金屬、或在本發明範圍內的其他材料。例示記憶單元(101)的電荷捕陷結構(106)包含用來形成一ONO介質(氧化物－氮化物－氧化物)的三層，但是亦可在控制閘極(110)與記憶單元通道(103)之間設有任何適當的電荷捕陷結構。所示之ONO結構(106)中，電荷捕陷(電子的困限)主要是發生在氮化物層(106b)。一般而言，電荷捕陷結構(106)可以是可捕陷或協助捕陷電子以便設定或建立一臨界電壓且因而建立記憶單元(101)的一資料狀態的在本發明範圍之任何一個或多個介質層。在所示裝置(100)中，氧化物層(106a)及(106c)是二氧化矽(例如，SiO2
或SiO2
的其他化學計量變形)，且電荷捕陷材料(106b)是氮化矽(例如，Si3
N4
或其變形)，亦可採用任何適當的一種或多種電荷捕陷材料，其中包括位於控制閘極(110)與通道區(103)之間的單層或多層結構。
記憶單元(101)進一步包含分別位於通道區(103)的兩側端之第一及第二源極/汲極(105)及(107)，該等源極/汲極(105)及(107)形成沿著陣列(54)中之一第二(例如，行)方向的位元線，其中該列及行方向係大致相互正交。第一源極/汲極(105)(為了便於解說而在第1A圖中示為一源極)包含基材(102)的的第一摻雜部分，且第二源極/汲極(107)(為了便於解說而在第1A圖中示為一汲極)包含基材(102)的的第二摻雜部分，其中源極(105)及汲極(107)係在通道區(103)的對向側端上延伸。可將本發明的各種面向用來形成可提供與所示位元線(105)、(107)間之電氣耦合之位元線接點、或其他位元線結構(圖中未示出)。
如第1A圖所示，例示的記憶單元(101)可儲存兩個在空間上被隔離的二進位資料位元，其中包括以虛線圓圈A代表的左方位元、以及以虛線圓圈B代表的右方位元。該雙位元記憶單元(101)是大致對稱的，其中汲極(107)及源極(105)是可互換的，但是非對稱的實施例也是可行的，且在本發明的範圍內。在該例示記憶單元(101)中，左方位元線(105)可被用來作為源極端，且右方位元線(107)可被用來作為與右方位元B有關的汲極端。同樣地，右方位元線(107)可被用來作為源極端，且左方位元線(105)可被用來作為左方位元A的汲極端。可以與其中包括第1A圖所示的SONOS記憶單元(101)以及並未示出的其他記憶單元的各種單位元或多位元記憶單元類型相關聯的方式實施本發明。此外，本發明適用於兩個位元(例如，記憶單元(101)的位元A及B)都被用於資料或資訊儲存的此種雙位元記憶體裝置、以及雙位元記憶單元中只有一個位元(例如，記憶單元(101)的位元A)被用於資料或資訊儲存的雙位元記憶體裝置。
亦請參閱第1B至1E圖，第1B圖提供例示半導體裝置(100)的某些主要組成部分之一簡圖，且第1C圖示出裝置(100)中之一個例示虛擬接地快閃記憶單元陣列(54)的一部分。第1D及1E圖是陣列(54)中位於第1B及1C圖所示裝置(100)中之各組記憶單元列之間的若干例示位元線接點列(104)之示意圖。如第1B圖所示，例示之專用記憶體裝置(100)包含半導體基材(102)，且在該半導體基材中形成一個或多個高密度核心區及一個或多個低密度周邊部分。該等核心區包含由若干可個別定址的諸如第1A圖所示記憶單元(101)等的大致相同的快閃記憶單元(101)構成之一個或多個M×N陣列核心(54)。該等周邊部分包含I/O電路(50)、以及用來選擇性地定址到該等個別記憶單元(101)或記憶單元組(例如，字)的程式化或解碼電路(58)及(60)。該程式化電路包含一個或多個x方向(例如，行)解碼器(58)及y方向(例如，列)解碼器(60)，該等解碼器連同I/O電路(50)工作，而於燒錄、抹除、及讀取作業期間將所選擇的被定址記憶單元(101)之本體(例如，基材)、閘極、及(或)源極/汲極(例如，字線及位元線)耦合到預定的電壓或阻抗。就這一點而言，該等解碼器及I/O電路於記憶體存取作業期間提供必要的字線及位元線控制信號，並緩衝儲存與記憶體存取作業相關聯的進入及送出資料，其中可利用任何適當的類比及(或)邏輯電路及裝置形成電路(50)、(58)、及(60)。
第1C圖示出裝置(100)的核心陣列(54)中之核心陣列的一部分，其中係分別沿著字線WL0
至WLN
以及位元線BL0
至位元線BLM
示出數列及行的快閃記憶單元(101)之一部分，其中在本例中係以虛擬接地(virtual ground)組態示出陣列(54)。或者，可以與具有其他陣列架構(其中包括(但不限於)NOR、NAND、DINOR、或其他陣列)的裝置相關聯之方式採用本發明。如第1C圖所示，該例示虛擬接地陣列(54)包含若干列的具有耦合到對應字線WL的控制閘極端(例如，第1A圖中之控制閘極(110))的沿著第一方向之快閃記憶單元(101)、以及若干行的沿著第二正交方向之記憶單元(101)(該等記憶單元(101)具有耦合到對應的位元線BL及鄰接記憶單元(101)的源極(例如，源極(105))之汲極(例如，汲極(107))。在此種組態中，特定行內的記憶單元之汲極端(107)耦合到相同的位元線BL。
可經由與目標記憶單元(101)接界的對應的字線WL及對位元線BL而選擇個別的快閃記憶單元(101)，其中係由解碼電路(58)、(60)(第1B圖)產生位元線及字線信號。因此，例如，當將一正電壓施加到耦合到所選擇的記憶單元(101)的汲極(107)之位元線BL時，即在該記憶單元的汲極(107)與源極(105)之間建立一導電路徑，且藉由提供來自解碼器(58)、(60)的適當位元線信號而使該導電路徑被耦合到接地點。在此種方式下，將一接地點選擇性連接到與被選擇要存取的那些快閃記憶單元(101)的源極端相關聯之位元線而形成虛擬接地。在陣列(54)中，在電荷捕陷材料(106b)之上形成導電n型摻雜多晶矽字線(例如，控制閘極(110))，以便以與基材(102)中之n型摻雜位元線部分(例如，源極(105)及汲極(107))配合之方式產生快閃記憶單元(101)，且係沿著虛擬接地陣列(54)中之各列(例如，字線)及行(例如，位元線)而組織該等記憶單元。
如第1D及1E圖所示，利用各列(104)的位元線接點結構(112)作出陣列位元線(105)、(107)的電氣接點，其中該等位元線接點列(104)係位於陣列(54)的上端及下端(例如，在第一列之上及最後一列之下)，且係位於各組16陣列的列之間。如圖所示且如將於下文中參照第8至14圖而更詳細說明的，接點(112)延伸通過在摻雜半導體源極/汲極(例如，位元線)(105)、(107)與一上方金屬層(圖中未示出)中之導電內連線佈線結構之間形成的一層間介質(Inter－Layer Dielectric；簡稱ILD)材料(116)。如第10至14圖所示，係利用具有產生圖案的開孔(117a)之一蝕刻罩幕層(117)在ILD材料(116)中蝕刻接點開孔(118)，而形成接點(112)。
如第1E圖所示，該等位元線沿著陣列(54)的列方向具有橫向寬度尺寸(113)及一間距(例如，中心至中心的間隔)尺寸(114)。當將半導體裝置微縮至更小的尺寸時，位元線寬度及間距尺寸(113)及(114)將分別減小。然而，在此同時，最好是保持雞位元線接點電阻值，以便可在最小的電力消耗下對陣列(54)中之記憶單元(101)進行高速存取。本案發明人了解：光學鄰近效應可能造成諸如產生圖案的特徵尺寸之變形(例如，圓角)，其中在半導體裝置製造期間，一微影光罩(例如，光罩)上的長方形光學特徵可能在一蝕刻罩幕層(117)上產生或轉移為更圓形的(例如，圓角的)特徵圖案。此外，本案發明人了解：當裝置尺寸(例如，位元線寬度(113)及位元線間距(114))被微縮成更小時，光學鄰近效應可能造成所產生特徵圖案的非所願之加長，因而使複數個此種特徵沿著一列此種特徵之方向有緊密的間隔。本發明位元線接點(112)沿著陣列(54)的列方向之緊密間隔可能在一蝕刻罩幕層的圖案產生期間造成接點開孔的非所願之加長，因而又在形成接點(112)時使製程的對準餘裕惡化，且可能造成位元線短路及其他不利的影響。雖然第1E圖所示之位元線接點(112)具有大致對應於位元線寬度(113)的直徑尺寸，但是可將接點(112)的尺寸作成大於或小於位元線寬度(113)，其中接點(112)的尺寸無須與位元線寬度(113)有關。
因此，本發明提供形成位元線接點及用於位元線接點的蝕刻罩幕層開孔之技術、以及在一微影光罩上產生光學特徵之方法，其中可將該微影光罩用來對抗於製造快閃記憶體及其他的半導體裝置時的此種不利的光學鄰近效應。就這一點而言，雖然係在快閃記憶體位元線接點列(104)的環境下示出本發明，但是可將本發明的各種面向用於利用光學產生圖案形成任何類型的開孔(例如，半導體裝置中之字線接點開孔或其他開孔)時之微影作業，其中本發明及最後的申請專利範圍並不限於本說明書所述之例子。
為了解說將本發明用來產生位元線接點列(104)及其接點(112)的特定應用，第2圖示出用來製造快閃記憶體裝置(例如，例示裝置(100)或其他裝置)的例示方法(210)之簡化流程圖，且第3至14圖示出接受根據本發明的製程的第1A至1E圖所示之例示快閃記憶體裝置(100)。雖然下文中係將本發明的該例示方法(210)及其他方法示出及說明為一系列的行動或事件，但是本發明並不限於這些行動或事件的所示順序。例如，可根據本發明而按照不同的順序進行某些行動，及(或)可以與本明書中示出及(或)述及的那些行動或事件以外的行動或事件同時之方式進行某些行動。此外，並非所示的所有步驟都是根據本發明而實施一方法所必要的。此外，可以與本說明書中示出及述及的對快閃記憶體裝置的製造及(或)處理相關聯之方式以及與並未示出的其他結構及裝置相關聯之方式實施根據本發明的該等方法。
在步驟(212)中開始本方法，且於步驟(214)中在矽基材或其他半導體本體之上形成一個三層的電荷捕陷(例如，ONO)結構(106)，該電荷捕陷結構(106)包含諸如第3圖所示的下方介質(例如，二氧化矽)材料層(106a)、一電荷捕陷材料層(106b)(例如，氮化矽Si3
N4
等的電荷困限材料)、以及上方介質(例如，二氧化矽等的介質)材料層(106c)。在步驟(216)中，沿著預定記憶體陣列(54)的各行而選擇性地佈植位元線(105)、(107)。如第3圖所示，使用適當的微影技術而而在該等ONL層(106)之上形成罩幕層(122)，其中罩幕層(122)露出該等ONL層(106)中在其下將形成位元線(例如，例如預定的源極及汲極區(105)及(107))的一些部分。然後執行植入製程(120)，以便經由層(106)的該等露出部分而將適當的摻雜劑植入到下方的基材(102)，以便形成源極(105)及汲極(107)，且在該源極(105)與汲極(107)之間留下p型基材(102)的一通道區。可在步驟(216)中替代性地將其他的摻雜劑類型(例如，n或p型)、成分、及(或)濃度用來形成源極(105)及汲極(107)(例如，例示虛擬接地陣列(54)的位元線)，然後去除該罩幕層(122)。在一個可能的替代實施例中，可在形成該等材料層(106)的全部或部分之前，例如可在沈積上方介質(106c)之前，先執行步驟(216)中之位元線植入。
在步驟(218)中，形成並選擇性地植入多晶矽字線或控制閘極結構(110)，以便提供沿著陣列(54)中之第一或列方向的若干導電字線(110)。在第4及5圖中，於步驟(218)中在該等ONL層之上沈積或以其他方式形成一層多晶矽材料(110)(例如，在上方介質材料(106c)之上形成多晶矽層(110))。第5至8圖示出沿著第4圖中之斷面線5－5截取且通過例示位元線(107)的斷面側視圖，以便更清楚地示出於形成該等陣列字線結構時產生多晶矽(110)圖案的情形。如第6圖所示，選擇性地產生多晶矽(110)的圖案，以便界定以記憶單元(101)的控制閘極之形式工作的各多晶矽字線。在所示之例子中，在多晶矽(110)之上形成用來覆蓋預定的字線結構並露出裝置(100)的其餘部分之字線蝕刻罩幕層(132)，並執行蝕刻製程(130)(例如，反應性離子蝕刻(Reactive Ion Etching；簡稱RIE)或其他適當的製程(130))，以便去除多晶矽(110)的所選擇部分。該蝕刻製程(130)可去除(但無須去除)各鄰接產生圖案的字線/控制閘極結構(110)間之該等ONL材料層(106)的全部或部分。然後可執行第7圖所示之金屬矽化製程(131)，以便在該等產生圖案的字線結構之上產生鈷或其他金屬的矽化物(133)。
在該例示裝置(100)中，產生圖案的多晶矽字線/控制閘極結構(110)係沿著與預定快閃記憶體陣列(54)的位元線(例如，行)方向大致垂直之列方向而延伸。然而，其他的相對方向也是可行的，且被視為在本發明的範圍內。在這一點上請注意，係在沿著列方向延伸的各列中配置接點列(104)中之位元線接點(112)(第1D及1E圖)，其中個別的位元線接點(112)係沿著該列方向而相互間隔開。
在步驟(220)中，在裝置(100)之上形成諸如氧化物或其他低k值介質材料等的介質(ILD)材料(116)。在步驟(222)中，經由ILD材料(116)而形成若干導電位元線接點(112)，以便提供位元線(105)、(107)與後續形成的金屬層(圖中未示出)中之導電內連線佈線結構之間的電氣連接。第9、10、及12至14圖示出沿著第8圖中之斷面線9－9截取且通過將要形成預定位元線接點(112)的各連續字線(110)間之空間的斷面側視圖，以便更清楚地示出於形成裝置(100)中之接點開孔(118)時分別產生ILD及ONO材料(116)及(106)圖案的情形。
如第10圖所示，於步驟(224)中，在ILD(116)之上形成光阻材料(117)。然後在步驟(226)及步驟(228)中執行微影製程(119)，以便經由光阻材料(117)而形成若干開孔，而在將要形成預定位元線接點(112)的位置上露出ILD材料(116)的一些部分。在步驟(226)中，如將於下文中參照第11A、11B、及15A至18圖而更詳細示出及說明的，經由微影光罩而使光阻材料(117)選擇性地暴露於光線或其他輻射中，且在步驟(228)中去除光阻材料(117)的被暴露的或未被暴露的部分(例如，視使用正或負光阻材料(117)而定，且視該微影光罩是正或負影像而定)，而留下具有位元線接點圖案開孔(117a)的蝕刻罩幕層(117)。
第11A及11B圖示出沿著第10圖的線11－11截取的產生圖案的蝕刻罩幕層(117)的兩個例子之部分上平視圖。在第11A圖所示之例子中，蝕刻罩幕層開孔(117a)大致是圓形的，具有分別沿著列及行方向的大致相同之尺寸(121a)及(121b)。在第11B圖所示之例子中，形成了伸長的或橢圓形的接點蝕刻罩幕層開孔(117b)，其中行方向尺寸(121b)大於列方向尺寸(121a)。請也參閱第1E圖，理想列方向尺寸(121a)係等於或小於位元線(105)、(107)的寬度尺寸(113)，由於此種列方向尺寸配置加上開孔(117a)或(117b)的列方向完美地對準了下方的位元線(105)、(107)，因此將把裝置(100)在特定行方向尺寸(121b)時的位元線接點電阻值減至最小。亦請參照第11B圖而注意：該等蝕刻罩幕層開孔在行方向上的伸長(例如，在如第1E圖所示的與接點(112)接界的字線(110)之鄰近所加諸的限制內)亦可被用來減少陣列(54)中之位元線接點電阻值。就這一點而言，與位元線接點列(第1D圖)接界的該等字線結構(110)間之間隔將大致超過正常陣列字線的間距間隔，以便可配置位元線接點列(104)，並可得到位元線接點(112)的此種行方向伸長、以及位元線接點蝕刻罩幕層開孔(117b)的對應伸長。
現在請參閱第2、12、及13圖，方法(210)繼續進入步驟(230)，此時以被置於適當位置的蝕刻罩幕層(117)執行ILD蝕刻製程，以便去除ILD材料(116)(第12圖)及ONL層(106)(第13圖)的露出部分，而產生位元線接點開孔(118)。在步驟(232)中，在位元線接點開孔(118)中形成諸如鎢、鈦等的導電材料(112)，以便形成第14圖所示之接點(112)。步驟(234)中導電材料(112)的形成包含諸如下列步驟：在裝置(100)之上沈積材料(112)，並進行退火(例如，快速退火(RTA))，以便在開孔(118)中形成在源極/汲極(105)、(107)之上的矽化物：以及執行後續的平面化處理(例如，化學機械研磨(Chemical Mechanical Polishing；簡稱CMP)，以便如第14圖及前文的第1E圖所示而提供與在電氣上被隔離的位元線接點(112)成平面的一上裝置表面。
現在請參閱第15A至18圖，可將本發明用來協助控制接點蝕刻罩幕層開孔(117a)、(117b)的橫向列方向及行方向尺寸，因而提供對位元線接點(112)的橫向尺寸之控制。對接點尺寸的控制又有助於對裝置(100)中之位元線接點電阻值的控制。此外，本發明可修正或補償先前妨礙了於製造半導體裝置時產生用來形成間隔緊密的開孔蝕刻罩幕層期間的圖案轉移之光學鄰近效應及其他產生圖案效應。本發明提供用來在快閃記憶體裝置中形成位元線接點及其接點開孔的方法，其中提供微影光罩，該微影光罩具有沿著列方向的若干位元線接點特徵，而該等位元線接點特徵具有小於所需位元線接點列方向尺寸的位元線接點列方向尺寸。然後，使用該微影光罩在該裝置中之蝕刻罩幕層(例如，罩幕層(117))中產生圖案，並使用該產生圖案的蝕刻罩幕層在該裝置中蝕刻位元線接點開孔。
第15A圖示出將本發明的原理應用於例示方法(300)，該方法(300)係在微影光罩或光罩上產生若干光學特徵，以便後續將該微影光罩用來在半導體裝置(100)上的蝕刻罩幕層(例如，前文所述之接點開孔蝕刻罩幕層(117))中產生一系列開孔的圖案。該方法開始於步驟(302)，在步驟(304)中沿著第一(例如，列)方向決定所需之位元線接點尺寸。例如，在前文所述之快閃記憶體裝置(100)中，可能需要形成具有與第1E圖所示之位元線寬度尺寸(113)大致相同的列方向尺寸之位元線接點開孔(118)。在步驟(306)中，在微影光罩上產生一系列的光學特徵，其中該等光學特徵係沿著該列方向而相互相隔開，且其中個別的光學特徵具有小於在步驟(304)中決定的該所需列方向尺寸之列方向光罩特徵尺寸，且方法(300)終止於步驟(308)。
在一例子中，該微影光罩上的光學特徵可具有比該所需列方向尺寸小了大約30%的列方向尺寸，但是亦可在本發明的範圍內使用其他較小的尺寸值。此外，在第15A圖所示之例子中，該微影光罩上的該等光學特徵可具有沿著該行方向的第二光罩特徵尺寸，且該等第二光罩特徵尺寸與將要在蝕刻罩幕層(117)中產生圖案的開孔(118)之所需列方向尺寸大致相同。
亦請參閱第16A至16C圖，第16A圖示出一列的所需接點開孔(141)之上平視圖，該等接點開孔包含分別具有所需列及行方向尺寸(141b)及(141c)的一列所需的大致為正方形之形狀(141a)。在一個例中，這些尺寸(141b)及(141c)大致相同，且與第1E圖朔之位元線寬度(113)大致相同。第16B圖示出一例示微影光罩(150)的一部分，該微影光罩(150)具有一系列暗色的光學特徵(150a)，該等光學特徵(150a)具有在透光基材(150d)上形成的列及行方向特徵尺寸(150b)及(150c)。在替代實施例中，可在其他暗色基材(150d)上形成透光特徵(150a)。根據本發明的一向面，該列方向微影光罩光學特徵尺寸(150b)(第16B圖)比所需列方向尺寸(141b)(第16A圖)小了大約30%，且行方向特徵尺寸(150c)與所需列方向尺寸(141b)大致相同。
在光罩(150)上形成光學特徵(l50a)時對列方向尺寸進行的此種微縮或減小，於將光罩(150)用來露出蝕刻罩幕層光阻材料(117)時(例如，第2圖所示之步驟(226)中)將碰到光學鄰近效應及其他的圖案轉移變形，因而在位元線接點蝕刻罩幕層(117)中形成第16C及11A圖所示之大致圓形的開孔(117a)。在該例子中，接點蝕刻罩幕層開孔(117a)分別具有列及行方向尺寸(121a)及(121b)，而該等尺寸大致相同，且與所需之列方向尺寸(141b)大致相同。在該接點蝕刻(例如，前文中參照第12及13圖所示之蝕刻製程(123))之後，接點開孔(118)及所形成的接點(112)(前文中之第14圖)將具有大致相同的橫向尺寸(121a)及(121b)，但具有因諸如蝕刻製程(123)中之方向變動(例如，視製程(123)大致是各向同性或各向異性而定)而造成的某些與製程有關之變化。
第15B圖示出根據本發明而在微影光罩或光罩上產生光學特徵以便隨後用來在半導體裝置上的蝕刻罩幕層中產生一系列開孔的圖案之另一個例示方法(310)。該方法開始於步驟(312)，在步驟(314)中沿著第一方向決定所需之位元線接點尺寸(例如，在一個例子中與第1E圖所示之位元線寬度尺寸(113)相同)。在步驟(366)中，在微影光罩上產生一系列的光學特徵，其中該等光學特徵係沿著該列方向而相互相隔開，且其中個別的光學特徵具有小於在步驟(314)中決定的該所需列方向尺寸之列方向光罩特徵尺寸、以及大於該所需列方向尺寸之行方向尺寸，然後方法(310)終止於步驟(318)。
第17A至17C圖示出本發明的另一可能實施例，其中該行方向尺寸被伸長，而諸如進一步減少裝置(100)中之位元線接點電阻值。第17A圖示出另一組所需接點開孔(171)，該等接點開孔包含一列分別具有所需列及行方向尺寸(171b)及(171c)的大致為長方形之所需形狀(171a)，其中該所需行方向尺寸(171c)大於該所需列方向尺寸(171b)，且其中該所需列方向尺寸(171b)仍然大致等於第1E圖所示之位元線寬度(113)。第17B圖中示出一例示微影光罩(170)的一部分，該微影光罩具有一系列的暗色長方形光學特徵(170a)，而該等光學特徵具有分別在透光基材(170d)上形成的列及行方向特徵尺寸(170b)及(170c)。該例子中之該列方向光罩特徵尺寸(170b)比所需列方向尺寸(171b)小了大約30%，且伸長的行方向特徵尺寸(170c)大於所需列方向尺寸(171b)。第17C圖示出在使用光罩(170)進行圖案產生之後的接點蝕刻罩幕層(117)，其中於形成光罩(170)上的特徵(170a)時對列方向尺寸(170b)的減少抵消了光學鄰近效應，因而在接點蝕刻罩幕層(117)中形成了圓角的橢圓形開孔(117b)(例如，也示於前文的第11B圖中)。
第18圖示出於實施本發明的各種面向時可使用一微影光罩(例如，前文所示之光罩(150)、(170))產生接點蝕刻罩幕層(117)的圖案之一例示步進曝光機系統(stepper system)(400)。系統(400)包含：用來產生照射光(470)(例如，紫外線)的一照射光源(405)，可調整被供應到光源(405)的電力，而控制該照射光源(405)：以及照射光修改濾光器(410)(例如，瞳孔濾光器)，用以在空間上調整照射光(470)的強度及(或)相位。系統(400)亦包含一聚光鏡系統(415)及一縮影鏡系統(425)，每一該等透鏡系統可被控制(例如，垂直位置調整)，以便調整通過聚光鏡系統(415)及縮影鏡系統(425)的照射光(470)之焦點。系統(400)採用前文所述之微影光罩或光罩(150)，以便將裝置晶圓(100)上的該等光學特徵(150a)之圖案(475)曝光，其中可根據在裝置(100)上使用正或負光阻材料(117)而提供一正或負光罩(150)。聚焦控制系統(445)可在作業上連接到聚光鏡系統(415)及縮影鏡系統(425)的其中之一或兩者，以便控制步進機系統(400)內之聚焦參數。此外，曝光控制系統(450)在作業上連接到照射光源(405)、照射光修改濾光器(410)、及光罩(150)中之一個或多個，以便控制裝置晶圓(100)對光源(405)所發射光線的曝光。聚焦控制系統(445)及曝光控制系統(450)係在作業上被連接到一處理器(440)，而該處理器(440)控制步進機系統(400)的一項或多項設定值。可經由處理器(440)而使一平台(430)定位移動或“步進”，以便調整位於該平台上的裝置(100)之照射曝光(470)之位置。
雖然已參照一個或多個實施例而示出並說明了本發明，但是可在不脫離本發明的精神及範圍的情形下，對所示之例子作出各種改變及(或)修改。尤其在有關前文所述的各組成部分或結構(組合件、裝置、電路、系統等)所執行的各種功能方面，除非另有指示，否則用來描述此種組成部分的術語(其中包括稱為“手段”means者)將對應於用來執行所述組成部分的指定功能之任何組成部分或結構(例如，在功能上是等效的)，縱使該任何組成部分或結構在結構上並不等同於用來執行本說明書所述本發明實施例的功能之所揭示結構，前文所述之術語對應關係也成立。此外，雖然可能已參照數個實施例中之一實施例而揭示了本發明的一特定特徵，但是在對任何已知或特定應用有需要或有利的情形下，可將該特徵與其他實施例的一項或多項特徵結合。此外，在將術語“包括”(“including”)、“包括”(“includes”)、“具有”(“having”)、“具有”(“has”)、“設有”(“with”)、或以上各術語的變形用於詳細說明及申請專利範圍時，此類術語將以一種類似於術語“包含”(“comprising”)之方式呈現而具有蘊含性。
可將本說明書所揭示之方法用於半導體製造之領域，以便有助於形成快閃記憶體裝置的接點及其微影光罩。
50‧‧‧輸入/輸出電路
54‧‧‧記憶體陣列
58‧‧‧x方向解碼器
60‧‧‧y方向解碼器
100‧‧‧半導體裝置
101‧‧‧快閃記憶單元
102‧‧‧半導體本體
103‧‧‧通道區
104‧‧‧位元線接點列
105‧‧‧源極
106‧‧‧電荷困限結構
106a‧‧‧下方氧化物
106b‧‧‧電荷困限氮化物材料
106c‧‧‧上方氧化物
107‧‧‧汲極
110‧‧‧控制閘極
112‧‧‧位元線接點結構
113‧‧‧位元線寬度
114‧‧‧位元線間距
116‧‧‧層間介質材料
117‧‧‧蝕刻罩幕層
117a‧‧‧圓形的蝕刻罩幕層開孔
117b‧‧‧橢圓形的蝕刻罩幕層開孔
118,141,171‧‧‧接點開孔
119‧‧‧微影製程
120‧‧‧植入製程
121a,141b,171b‧‧‧列方向尺寸
121b,141c,171c‧‧‧行方向尺寸
122‧‧‧罩幕層
123,130‧‧‧蝕刻製程
131‧‧‧金屬矽化製程
132‧‧‧字線蝕刻罩幕層
141a‧‧‧正方形之形狀
150,170‧‧‧微影光罩
150a,170a‧‧‧光學特徵
150b,170b‧‧‧列方向特徵尺寸
150c,170c‧‧‧行方向特徵尺寸
150d,170d‧‧‧透光基材
171a‧‧‧長方形之形狀
400‧‧‧步進機系統
405‧‧‧照射光源
410‧‧‧照射光修改濾光器
415‧‧‧聚光鏡系統
425‧‧‧縮影鏡系統
430‧‧‧平台
440‧‧‧處理器
445‧‧‧聚焦控制系統
450‧‧‧曝光控制系統
470‧‧‧照射光
475‧‧‧圖案
第1A圖是例示快閃記憶單元之一部分斷面側視圖；第1B圖是可實施本發明的一個或多個面向的快閃記憶體裝置之一上平視簡圖；第1C圖是在虛擬接地組態下組織的第1B圖所示快閃記憶體陣列的一部分之示意圖；第1D及1E圖是第1B及1C圖所示陣列中之位元線接點列之示意圖；第2圖是根據本發明的一個或多個面向而製造快閃記憶體裝置及其位元線接點的一個例示方法之流程圖；第3至10圖是接受根據本發明的製程的第1A至1E圖所示例示快閃記憶體裝置之部分斷面側視圖；第11A及11B圖是接受根據本發明的製程的第1A至1E圖所示例示快閃記憶體裝置之部分斷面側視圖；第12至14圖是接受根據本發明的製程的第1A至1E圖所示例示快閃記憶體裝置之部分斷面側視圖；第15A及15B圖是根據本發明而在將被用來在半導體裝置晶圓上的蝕刻罩幕層中產生一系列開孔的圖案的微影光罩上產生光學特徵的方法之流程圖；第16A圖是沿著列方向而相互間隔開的一系列位元線接點開孔特徵之上平視圖，且其中該等特徵具有第1D及1E圖所示裝置中之列該等位元線接點的所需列方向及行方向尺寸；第16B圖是具有若干光學特徵的一個例示微影光罩的一部分之上平視圖，且其中該等光學特徵具有小於第16A圖所示的所需列方向尺寸之列方向尺寸；第16C圖是在半導體裝置上形成的一個例示蝕刻罩幕層的一部分之上平視圖，且其中該蝕刻罩幕層具有列及行
方向尺寸大致等於利用第16B圖所示微影光罩產生的第16A圖所示的所需列方向尺寸之若干開孔；第17A圖是沿著列方向而相互間隔開的另一個例示系列位元線接點開孔特徵之上平視圖，且其中該等特徵具有第1D及1E圖所示裝置中之一列該等位元線接點的所需列方向及行方向尺寸；第17B圖是具有若干光學特徵的另一個例示微影光罩的一部分之上平視圖，且其中該等光學特徵具有小於第17A圖所示的所需列方向尺寸之列方向尺寸、以及大於第17A圖所示的所需列方向尺寸之行方向尺寸；第17C圖是在半導體裝置上形成的另一例示蝕刻罩幕層的一部分之上平視圖，且其中該蝕刻罩幕層具有列方向尺寸大致等於利用第17B圖所示微影光罩產生的第17A圖所示的所需列方向尺寸以及行方向尺寸大於利用該微影光罩產生的第17A圖所示的所需列方向尺寸之若干開孔；以及第18圖是可用來根據本發明而利用微影光罩在晶圓上的蝕刻罩幕層中產生圖案的一步進機系統之一部分示意圖。
Claims (6)
- 一種在快閃記憶體裝置中形成接點之方法(210)，該方法(210)包含下列步驟：提供(300,310)一微影光罩(lithography mask)，包含在該微影光罩上沿著列方向形成若干接點特徵，該等接點特徵具有小於所需接點列方向尺寸的若干接點列方向尺寸，其中，該接點特徵是形成具有大致等於該所需接點列方向尺寸的行方向尺寸；利用該微影光罩在該裝置中圖案化(226,228)蝕刻罩幕層；利用該蝕刻罩幕層在該裝置中蝕刻(230)若干接點開孔；以及在該等接點開孔中形成(232)導電材料。
- 如申請專利範圍第1項之方法(210)，其中，係將該等接點特徵形成為大致為長方形接點尺寸。
- 如申請專利範圍第1項之方法(210)，其中，該微影光罩的該等接點特徵具有比該所需接點列方向尺寸小大約30%的若干接點列方向尺寸。
- 一種在微影光罩上產生若干光學特徵以供用來產生半導體裝置晶圓上的蝕刻罩幕層的一系列開孔的圖案之方法(300,310)，該方法包含下列步驟：決定(304,314)將在蝕刻罩幕層中產生圖案的一系列大致類似開孔的沿著第一方向之所需第一尺寸，該等開孔將沿著該第一方向而相互間隔開；以及 沿著微影光罩上的該第一方向產生(306,316)相互間隔開的一系列光學特徵，該等個別的光學特徵具有小於將在該蝕刻罩幕層中產生圖案的該等開孔的該所需第一尺寸的沿著該第一方向之若干第一光罩特徵尺寸，其中，該微影光罩上的該等光學特徵具有沿著第二方向之若干第二光罩特徵尺寸，該等第二光罩特徵尺寸大致等於將在該蝕刻罩幕層中產生圖案的該等開孔的該所需第一尺寸，該第一及第二方向是大致正交的。
- 如申請專利範圍第4項之方法(300,310)，其中，該微影光罩上的該等光學特徵具有沿著該第一方向之若干第一光罩特徵尺寸，該等第一光罩特徵尺寸比將在該蝕刻罩幕層中產生圖案的該等開孔的該所需第一尺寸小大約30%。
- 如申請專利範圍第4項之方法(300,310)，其中，該微影光罩上的該等光學特徵大致是長方形的。
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