TWI384609B - 適用於元件堆疊裝配結構之半導體封裝件及其製造方法 - Google Patents

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適用於元件堆疊裝配結構之半導體封裝件及其製造方法
本發明是有關於一種半導體封裝件及其製造方法，且特別是有關於一種適用於元件堆疊裝配結構之半導體封裝件及其製造方法。
隨著市場對於消費型電子產品小型化、功能集成之要求進一步提升，使得高密集度之元件封裝形式也越來越多。其中，又以元件堆疊裝配(Package on Package，PoP)技術極具有發展潛力。由於元件堆疊裝配可以提供自由選擇元件組合之可能性，故大幅提高邏輯運算功能與存儲空間結合之利用性，也使得生產成本得以有效地控制。
請參照第1圖，其繪示一種元件堆疊裝配結構的示意圖。所謂的元件堆疊裝配技術，就是在一底部元件110上再放置至少一層及/或至少一個頂部元件120，其較常見結構例如是在一邏輯控制元件上放置一存儲元件，如此以實現小型化與功能集成之要求。相應地，伴隨著小尺寸之高密度封裝的發展，高精度裝配要求就變得更加重要。
一般而言，元件堆疊裝配的重點在於需要控制底部元件110與頂部元件120之間的空間關係。如果其兩者之間沒有適當的間隙時，就會有應力存在，進而影響可靠度與裝配良率。由於底部元件110與頂部元件120之間係靠銲球115、125來達到固定與電性連接之作用，因此在銲球 之配置與尺寸的設計上就顯得非常重要。然而，在傳統的製造過程之中，就經常會發生銲球於迴銲(reflow)時產生變形的問題，甚而造成缺陷。舉例來說，請參照第2圖，其繪示一種經迴銲後發生銲球擠出(solder extrusion)現象的示意圖。如第2圖所示，於迴銲(reflow)後，底部元件110之銲球115與頂部元件120之銲球125所形成之銲球115'發生擠出變形之現象。
此外，對於已產生有缺陷的產品而言，一般會施予一重工處理(rework)或一返修處理(repair)來補救。其中，處理過程包括有一重新貼裝新步驟，係將頂部元件分離於底部元件後，再重新設置另一個頂部元件於底部元件上。可是，將頂部元件和底部元件分離之後，經常會造成原本位於底部元件上之銲球脫離，而使得處理過程更加困難與複雜，導致重工處理的成功率降低。因此，如何增加重工處理的成功率，並且避免迴銲時之銲球擠出現象，實乃封裝產業的重點課題之一。
本發明係有關於一種適用於元件堆疊裝配結構之半導體封裝件及其製造方法，係針對底部元件上用以連接頂部元件之導電球加以設計，比如調整改變導電球之高度、熔點和結構，來避免導電球於迴銲時發生擠出現象，且可使導電球於重新貼裝之過程中維持於底部元件上而不脫離，以增加重工處理的成功率。
本發明提出一種半導體封裝件，其包括一基板、至少一晶粒、數個高熔點導電球及一封膠體。晶粒係設置並電性連接於基板上。高熔點導電球位於基板上方，並電性連接於基板上。這些導電球之高度係大於等於其最大直徑的二分之一，且導電球之熔點實質上大於等於220℃。封膠體係形成於基板上，並填充於導電球之間，且導電球之上表面係與封膠體之上表面實質上構成同一平面。
本發明更提出一種半導體封裝件的製造方法，其包括下列步驟。首先，提供一基板。接著，設置至少一晶粒於基板上，並電性連接晶粒與基板。然後，形成數個高熔點導電球於基板上方，並電性連接這些導電球與基板，且這些導電球具有一最大直徑，導電球之熔點實質上大於等於220℃。再來，形成一封膠體，以覆蓋住基板及導電球。 之後，部分切除封膠體及導電球，使得導電球具有平坦的一上表面。在部分切除之步驟後，封膠體之一上表面與這些導電球之上表面實質上為同一平面，且切除後之導電球之高度大於等於其最大直徑的二分之一。
本發明又提出一種半導體封裝件，其包括一基板、至少一晶粒、數個高熔點導電球及一封膠體。晶粒係設置並電性連接於基板上。導電球位於基板上方，並電性連接於基板。這些導電球具有平坦的一上表面，導電球之上表面用以連接另一半導體元件，導電球之高度介於其最大直徑的二分之一至四分之三。封膠體覆蓋住基板，且部分覆蓋住導電球，使得封膠體之上表面與導電球之上表面實質上 構成同一平面。其中，導電球之熔點大於等於一特定溫度，以使得導電球之形狀經一迴銲處理及/或一重工處理實質上保持不變。
本發明再提出一種半導體封裝件的製造方法，其包括下列步驟。首先，提供一基板。接著，設置至少一晶粒於基板上，並電性連接晶粒於基板。然後，形成數個高熔點導電球於基板上方，並電性連接導電球與基板。其中，這些導電球具有一最大直徑。再來，形成一封膠體，以覆蓋住基板及導電球。之後，部分切除封膠體及導電球，使得導電球具有平坦的一上表面。在部分切除之步驟後，封膠體之上表面係與導電球之上表面實質上構成同一平面，且導電球之高度介於其最大直徑的二分之一至四分之三。
為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
本發明實施例提出一種適用於元件堆疊裝配結構之半導體封裝件，為了克服上述於迴銲(reflow)時發生銲料擠出(solder extrusion)之現象和重工(rework)時銲料脫離的問題，係針對用以連接頂部元件之導電球，調整改變其高度、熔點或結構、或同時實施三者。其中，導電球之高度較佳地係介於其最大直徑的二分之一至四分之三，導電球之熔點較佳地係大於等於一特定溫度，導電球之結構較佳地具有一包括銅的核心部分。如此一來，在迴銲時，導電 球之形狀可以保持不變，使得底部元件與頂部元件之間具有一適當的間隙，進而獲得較佳的可靠度與裝配良率。並且，在重工處理之重新貼裝過程中，導電球可以維持於底部元件上而不脫離，以增加重工處理的成功率。
以下係提出本發明之第一、第二、第三實施例，以作為熟悉此技術領域者據以實施之參考。另外，實施例中之圖示亦省略不必要之元件，以利清楚顯示本發明之技術特點。
＜第一實施例＞
請參照第3圖，其繪示依照本發明第一實施例之半導體封裝件的示意圖。並請同時參照第4A~4D圖，其分別繪示第一實施例之製造半導體封裝件之各個步驟的示意圖。
在第3圖中，半導體封裝件310包括一基板311、一晶粒313、數個高熔點導電球315及一封膠體317。晶粒313係設置並電性連接於基板311上。高熔點導電球315設置於基板311上，並電性連接於基板311。經過製程後(例如半切製程)，這些導電球315之高度h較佳地係大於等於其最大直徑d的二分之一，更佳地係介於其最大直徑d的二分之一至四分之三。並且，導電球315之熔點實質上大於等於220℃。封膠體317係形成於基板311上，並填充於導電球315之間，以部分覆蓋住這些導電球315。其中，導電球315之上表面315s係與封膠體317之上表面317s 實質上構成同一平面，且這些導電球315具有之平坦的上表面315s係用以連接另一半導體元件，比如為第1圖所示之頂部元件120，以構成一元件堆疊裝配(PoP)結構。
以下係提供一種製造第3圖之半導體封裝件310的方法。
首先，如第4A圖所示，設置一晶粒313於一基板311上，且電性連接晶粒313於基板311。對於電性連接的方式，可以如圖所示藉由習用之打線連接的方式來電性連接晶粒313於基板311。或者，也可以使用覆晶的方式，使晶粒313於基板311具電性連接。於此，本發明係不多作限制。
接著，如第4B圖所示，形成數個高熔點導電球315於基板311上，且電性連接導電球315於基板311。
然後，如第4C圖所示，形成一封膠體317，以覆蓋住基板311、導電球315、還有晶粒313。
接著，如第4D圖所示，進行半切(half cut)製程，部分切除封膠體317及導電球315(圖中虛線為切割線)，使得導電球315具有平坦的上表面315s。而且，在部分切除封膠體317及導電球315之後，封膠體317之上表面317s與導電球315之上表面315s實質上為同一平面。並且，切除後之導電球315之高度h較佳地係大於等於其最大直徑d的二分之一，更佳地係介於其最大直徑d的二分之一至四分之三。
此外，在本發明之一實施例中，所使用之高熔點導電 球315較佳地包括有銅(copper)。而且，在本發明進一步之實施例中，所使用之高熔點導電球可以是一種具有核部與外表層之導電球。舉例來說，請參照第5圖，其繪示本發明一實施例之導電球結構的示意圖。高熔點導電球315'之結構較佳地具有一核部315'cr與一外表層315'sh，其核部315'cr較佳地包括銅，而外表層315'sh包括一錫合金。
如此一來，在迴銲處理時，導電球之形狀得以保持不變，使得半導體封裝件與另一半導體封裝件(即一頂部元件)之間具有一適當的間隙。其中之一原因在於，導電球之熔點較高。其第二原因在於，封膠體覆蓋導電球之高度h係大於其最大直徑d，故能適當地固定住導電球。而且，在使用如第5圖之導電球315'之情況下，銅核部除了熔點較外層銲料高而不會變形之外，還可提供外層銲料良好的潤濕行為。藉此，可獲得較佳的可靠度與裝配良率。
在重工處理之重新貼裝過程中，導電球也是取決於上述三個原因，而能維持於半導體封裝件上而不脫離，故可以增加重工處理的成功率。
＜第二實施例＞
第二實施例係與第一實施例相似，其不同處在於第二實施例之結構具有一銲墊再分配層(redistribution layer，RDL)，而此銲墊再分配層係設置於晶粒之上方，予以利用晶粒之上方的面積來重新分配導電球設置之位置，進而增加輸入/輸出數目，並具有較易切割的優點。以下請參照第 6圖及第7A~7F圖，第6圖繪示依照本發明第二實施例之半導體封裝件的示意圖，第7A~7F圖分別繪示第二實施例之製造半導體封裝件之各個步驟的示意圖。
在第6圖中，半導體封裝件610包括一基板611和一具有銲墊再分配層612的支撐件、一晶粒613、數個高熔點導電球615、一封膠體617和一黏膠層618。在本實施例中，晶粒613係設置並電性連接於基板611上。黏膠層618係形成於晶粒613上。銲墊再分配層612係設置於黏膠層618上並電性連接於基板611。這些導電球615係設置於銲墊再分配層612上且係透過銲墊再分配層612電性連接於基板611。
在本實施例中，係以打線連接的方式為例，以電性連接晶粒613於基板611。因此，形成於晶粒613上的黏膠層618較佳地係封裹住接合引線(bonding wire)。此外，本實施例也可以使用覆晶的方式，使晶粒613於基板611具電性連接。熟悉此技術領域者當知，本發明係不受限於晶粒於基板間之電性連接方法。
同樣地，這些導電球615之高度h較佳地係大於等於其最大直徑d的二分之一，更佳地係介於其最大直徑d的二分之一至四分之三。並且，導電球615之熔點實質上大於等於220℃。封膠體617係形成於基板611上，並填充於導電球615之間，以部分覆蓋住這些導電球615。其中，導電球615之上表面615s係與封膠體617之上表面617s實質上構成同一平面，且這些導電球615具有之平坦的上 表面615s係用以連接另一相符的半導體元件，以構成一元件堆疊裝配(PoP)結構。
再者，由於導電球615與晶粒613分別係設置於銲墊再分配層612與基板611上，而銲墊再分配層612係位於晶粒613上方，如此可以利用晶粒613上方之面積而增加輸入/輸出數目。並且，在設計上，這些導電球係用以連接另一半導體元件的，而其間之間距較佳地係約為0.4mm，而且這些導電球之最大直徑較佳地約為0.25mm。
以下係提供一種製造第6圖之半導體封裝件610的方法。
首先，如第7A圖所示，設置一晶粒613於一基板611上，且電性連接晶粒613於基板611。雖然圖中係以打線連接的方式來電性連接晶粒613於基板611，但本發明並不以此為限。
接著，如第7B圖所示，形成一黏膠層618於晶粒613上，且封裹住接合引線。此黏膠層618例如為一種因光照射而固化的流體材料，予以封裹引線後固化，而具保護、絕緣接合引線之功能。
然後，如第7C圖所示，設置一銲墊再分配層612於封膠體618上，並電性連接銲墊再分配層612與基板611。
接著，如第7D圖所示，形成數個高熔點導電球615於銲墊再分配層612上，使得這些導電球615透過銲墊再分配層612電性連接於基板611。
然後，如第7E圖所示，形成一封膠體617，以覆蓋 住基板611及導電球615。
接著，如第7F圖所示，部分切除封膠體617及導電球615(圖中虛線為切割線)，使得導電球615具有平坦的上表面615s。而且，在部分切除封膠體617及導電球615之後，封膠體617之上表面617s與導電球615之上表面615s實質上為同一平面。並且，切除後之導電球615之高度h較佳地係大於等於其最大直徑d的二分之一，更佳地係介於其最大直徑d的二分之一至四分之三。
＜第三實施例＞
第三實施例係與第二實施例相似，其不同處在於銲墊再分配之設計。第三實施例之銲墊再分配的設計係藉由晶粒之上表面所形成之電路圖案來實現，而導電球係直接設置於晶粒上方。以下請參照第8A~8B圖及第9A~9D圖，第8A圖繪示依照本發明第三實施例之半導體封裝件的示意圖，第8B圖繪示依照本發明第三實施例之晶粒上表面與基板連接的示意圖，第9A~9D圖分別繪示第三實施例之製造半導體封裝件之各個步驟的示意圖。
在第8A圖及第8B圖中，半導體封裝件810包括一基板811、一晶粒813、數個高熔點導電球815、一封膠體817。在本實施例中，晶粒813係設置並電性連接於基板811上。此晶粒813之上表面具有一銲墊再分配之電路圖案813s(如第8B圖所示)，電路圖案813s亦電性連接於基板811。這些導電球815係設置於電路圖案813s上且透過 電路圖案813s電性連接於基板811。
同樣地，在本實施例中也是以打線連接的方式為例做說明，但熟悉此技術領域者當知，本發明並不限於此。
而且，這些導電球815之高度h較佳地係大於等於其最大直徑d的二分之一，更佳地係介於其最大直徑d的二分之一至四分之三。並且，導電球815之熔點實質上大於等於220℃。封膠體817係形成於基板811上，並填充於導電球615之間，以部分覆蓋住這些導電球815。其中，導電球815之上表面815s係與封膠體817之上表面817s實質上構成同一平面，且這些導電球815具有之平坦的上表面815s係用以連接另一相符的半導體元件，以構成一元件堆疊裝配(PoP)結構。
以下係提供一種製造第8圖之半導體封裝件810的方法。
首先，如第9A圖所示，設置一晶粒813於一基板811上，且電性連接晶粒813及其電路圖案813s於基板811。 其中連接的方式可以參考第8B圖，但本發明並不以此為限。
接著，如第9B圖所示，形成數個高熔點導電球815於電路圖案813s上，使得這些導電球815透過電路圖案813s電性連接於基板811。
然後，如第9C圖所示，形成一封膠體817，以覆蓋住基板811及導電球815。
接著，如第9D圖所示，部分切除封膠體817及導電 球815(圖中虛線為切割線)，使得導電球815具有平坦的上表面815s。而且，在部分切除封膠體817及導電球815之後，封膠體817之上表面817s與導電球815之上表面815s實質上為同一平面。並且，切除後之導電球815之高度h較佳地係大於等於其最大直徑d的二分之一，更佳地係介於其最大直徑d的二分之一至四分之三。
本發明上述實施例所揭露之半導體封裝件及其製造方法，係針對迴銲時發生銲料擠出之現象和重工時銲料脫離的問題，來調整改變導電球之高度、熔點與結構。藉此，在迴銲處理時，讓導電球之形狀得以保持不變，且在重工處理時，讓導電球得以維持於底部元件上而不脫離。如此以獲得較佳的可靠度與裝配良率，並增加重工處理的成功率。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧元件堆疊裝配結構
110‧‧‧底部元件
120‧‧‧頂部元件
115、125、115'‧‧‧銲球
310、610、810‧‧‧半導體封裝件
311、611、811‧‧‧基板
313、613、813‧‧‧晶粒
315、315'、615、815‧‧‧導電球
315'cr‧‧‧導電球核部
315'sh‧‧‧導電球外表層
315s、615s、815s‧‧‧導電球上表面
317、617、817‧‧‧封膠體
317s、617s、817s‧‧‧封膠體上表面
612‧‧‧銲墊再分配層
618‧‧‧黏膠層
813s‧‧‧銲墊再分配之電路圖案
d‧‧‧導電球最大直徑
h‧‧‧導電球高度
第1圖繪示一種元件堆疊裝配結構的示意圖。
第2圖繪示一種經迴銲後發生銲球擠出現象的示意圖。
第3圖繪示依照本發明第一實施例之半導體封裝件的示意圖。
第4A~4D圖分別繪示第一實施例之製造半導體封裝件之各個步驟的示意圖。
第5圖繪示本發明一實施例之導電球結構的示意圖。
第6圖繪示依照本發明第二實施例之半導體封裝件的示意圖。
第7A~7F圖分別繪示第二實施例之製造半導體封裝件之各個步驟的示意圖。
第8A圖繪示依照本發明第三實施例之半導體封裝件的示意圖。
第8B圖繪示依照本發明第三實施例之晶粒上表面與基板連接的示意圖。
第9A~9D圖分別繪示第三實施例之製造半導體封裝件之各個步驟的示意圖。
310‧‧‧半導體封裝件
311‧‧‧基板
313‧‧‧晶粒
315‧‧‧導電球
315s‧‧‧導電球上表面
317‧‧‧封膠體
317s‧‧‧封膠體上表面
d‧‧‧導電球最大直徑
h‧‧‧導電球高度

Claims (34)

  1. 一種半導體封裝件，包括：一基板；至少一晶粒，設置並電性連接於該基板上；複數個高熔點導電球，位於該基板上方，並電性連接於該基板上，該些導電球之高度係大於等於該些導電球之最大直徑的二分之一，且該些導電球之熔點實質上大於等於220℃；以及一封膠體，形成於該基板上，並填充於該些導電球之間，且該些導電球之上表面係與該封膠體之上表面實質上構成同一平面。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中該些導電球之高度係小於等於該些導電球之最大直徑的四分之三。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中該些導電球包括銅(copper)。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中該些導電球包括一核部及一外表層，該核部包括銅，該外表層包括一錫合金。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中該些導電球係設置於該基板上。
  6. 如申請專利範圍第1項所述之半導體封裝件，更包括：一黏膠層，形成於該晶粒上；以及 一銲墊再分配層，設置於該黏膠層上並電性連接於該基板，該些導電球係設置於該銲墊再分配層上且係透過該銲墊再分配層電性連接於該基板。
  7. 如申請專利範圍第1項所述之半導體封裝件，其中該晶粒之上表面具有一銲墊再分配之電路圖案，該電路圖案係電性連接於該基板，該些導電球係分別設置於該電路圖案上且係透過該電路圖案電性連接於該基板。
  8. 如申請專利範圍第1項所述之半導體封裝件，其中該些導電球之間的間距約為0.4mm。
  9. 如申請專利範圍第8項所述之半導體封裝件，其中該些導電球之該最大直徑約為0.25mm。
  10. 如申請專利範圍第1項所述之半導體封裝件，其中該晶粒係以打線連接的方式電性連接至該基板上。
  11. 如申請專利範圍第1項所述之半導體封裝件，其中該晶粒係為一覆晶晶粒。
  12. 一種半導體封裝件之製造方法，包括：提供一基板；設置至少一晶粒於該基板上，並電性連接該晶粒與該基板；形成複數個高熔點導電球於該基板上方，並電性連接該些導電球與該基板，且該些導電球具有一最大直徑，該些導電球之熔點實質上大於等於220℃；形成一封膠體，以覆蓋住該基板及該些導電球；以及部分切除該封膠體及該些導電球，使得該些導電球具 有平坦的一上表面，在部分切除之該步驟後，該封膠體之一上表面與該些導電球之該上表面實質上為同一平面，且切除後之該些導電球之高度大於等於該些導電球之最大直徑的二分之一。
  13. 如申請專利範圍第12項所述之製造方法，其中在部分切除之該步驟後，切除後之該些導電球之高度係小於等於該些導電球之最大直徑的四分之三。
  14. 如申請專利範圍第12項所述之製造方法，其中在形成該些導電球之該步驟中，係將該些導電球設置於該基板上。
  15. 如申請專利範圍第12項所述之製造方法，其中在形成該些導電球之該步驟前，該製造方法更包括：形成一黏膠層於該晶粒上；以及設置一銲墊再分配層於該黏膠層上，並電性連接該銲墊再分配層與該基板；其中，在形成該些導電球之該步驟中，係將該些導電球設置於該銲墊再分配層上，且該些導電球係透過該銲墊再分配層電性連接於該基板。
  16. 如申請專利範圍第12項所述之製造方法，其中該晶粒之上表面具有一銲墊再分配之電路圖案，在形成該些導電球之該步驟前，該製造方法更包括：電性連接該電路圖案與該基板；其中，在形成該些導電球之該步驟中，係將該些導電球設置於該電路圖案上，且該些導電球係透過該電路圖案 電性連接於該基板。
  17. 一種半導體封裝件，包括：一基板；至少一晶粒，設置並電性連接於該基板上；複數個高熔點導電球，位於該基板上方，並電性連接於該基板，該些導電球具有平坦的一上表面，該些導電球之該上表面用以連接另一半導體元件，該些導電球之高度介於該些導電球之最大直徑的二分之一至四分之三；以及一封膠體，覆蓋住該基板，且部分覆蓋住該些導電球，使得該封膠體之一上表面與該些導電球之該上表面實質上構成同一平面；其中，該些導電球之熔點大於等於一特定溫度，以使得該些導電球之形狀經一迴銲(reflow)處理及/或一重工(rework)處理實質上保持不變。
  18. 如申請專利範圍第17項所述之半導體封裝件，其中該些導電球包括銅。
  19. 如申請專利範圍第17項所述之半導體封裝件，其中該些導電球包括一核部及一外表層，該核部包括銅，該外表層包括一錫合金。
  20. 如申請專利範圍第17項所述之半導體封裝件，其中該些導電球之熔點大於等於220℃。
  21. 如申請專利範圍第17項所述之半導體封裝件，其中該些導電球係設置於該基板上。
  22. 如申請專利範圍第17項所述之半導體封裝件， 更包括：一黏膠層，形成於該晶粒上；以及一銲墊再分配層，設置於該黏膠層上並電性連接於該基板，該些導電球係設置於該銲墊再分配層上且係透過該銲墊再分配層電性連接於該基板。
  23. 如申請專利範圍第17項所述之半導體封裝件，其中該晶粒之上表面具有一銲墊再分配之電路圖案，該電路圖案係電性連接於該基板，該些導電球係分別設置於該電路圖案上且係透過該電路圖案電性連接於該基板。
  24. 如申請專利範圍第17項所述之半導體封裝件，其中該些導電球之間的間距約為0.4mm。
  25. 如申請專利範圍第24項所述之半導體封裝件，其中該些導電球之該最大直徑約為0.25mm。
  26. 如申請專利範圍第17項所述之半導體封裝件，其中該晶粒係以打線連接的方式電性連接至該基板上。
  27. 如申請專利範圍第17項所述之半導體封裝件，其中該晶粒係為一覆晶晶粒。
  28. 一種半導體封裝件的製造方法，包括：提供一基板；設置至少一晶粒於該基板上，並電性連接該晶粒於該基板；形成複數個高熔點導電球於該基板上方，並電性連接該些導電球與該基板，其中該些導電球具有一最大直徑；形成一封膠體，以覆蓋住該基板及該些導電球；以及 部分切除該封膠體及該些導電球，使得該些導電球具有平坦的一上表面，在部分切除之該步驟後，該封膠體之一上表面係與該些導電球之該上表面實質上構成同一平面，且該些導電球之高度介於該最大直徑的二分之一至四分之三。
  29. 如申請專利範圍第28項所述之製造方法，其中該些導電球具有一核心部分，該核心部分包括銅。
  30. 如申請專利範圍第28項所述之製造方法，其中該些導電球之熔點大於等於一特定溫度，以使得該些導電球之形狀經一迴銲處理及/或一重工處理實質上保持不變。
  31. 如申請專利範圍第28項所述之製造方法，其中該些導電球之熔點大於等於220℃。
  32. 如申請專利範圍第28項所述之製造方法，其中在形成該些導電球之該步驟中，係將該些導電球設置於該基板上。
  33. 如申請專利範圍第28項所述之製造方法，其中在形成該些導電球之該步驟前，該製造方法更包括：形成一黏膠層於該晶粒上；以及設置一銲墊再分配層於該黏膠層上，並電性連接該銲墊再分配層與該基板；其中，在形成該些導電球之該步驟中，係將該些導電球設置於該銲墊再分配層上，且該些導電球係透過該銲墊再分配層電性連接於該基板。
  34. 如申請專利範圍第28項所述之製造方法，其中 該晶粒之上表面具有一銲墊再分配之電路圖案，在形成該些導電球之該步驟前，該製造方法更包括：電性連接該電路圖案與該基板；其中，在形成該些導電球之該步驟中，係將該些導電球設置於該電路圖案上，且該些導電球係透過該電路圖案電性連接於該基板。
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