TWI383355B - A driving circuit and a pixel circuit having the driving circuit - Google Patents

A driving circuit and a pixel circuit having the driving circuit Download PDF

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驅動電路及具有該驅動電路的畫素電路
本發明是有關於一種畫素電路，特別是指一種可補償一薄膜電晶體的臨界電壓漂移之畫素電路。
參閱圖1，習知之畫素電路1包括一第一電晶體11、一第二電晶體12、一電容13，及一有機發光二極體(OLED)14，其中，該等電晶體11、12是N型薄膜電晶體，每一電晶體具有一第一端、一第二端與一決定該第一段與該第二端是否導通之控制端，該OLED 14具有一陽極及一陰極。該第一電晶體11之第一端、該電容13之一端及該第二電晶體12之控制端電連接，且該第一電晶體11之第二端接收一資料電壓VDATA1 ，該第一電晶體11之控制端接收一控制訊號VCTL1 ，該第二電晶體12之第一端接收一第一電源電壓VDD1 ，該第二電晶體12之第二端與該OLED 14之陽極電連接，該OLED 14與該電容13之另一端連接至一第二電源電壓VSS1 。
該操作方式如下：當該控制訊號VCTL1 為高電位時，該第一電晶體11被導通，因此該資料電壓VDATA1 被儲存至該電容13上，且該第二電晶體12之控制端亦接收到該資料電壓VDATA1 ；此時，該第二電晶體12將會產生一驅動電流IDRIVE1 流過該OLED 14，使得該OLED 14發光，同時在該OLED 14上產生一電壓降VOLED1 ，該驅動電流IDRIVE1 大小的計算方式如下所示：
其中，該VTH,12 為該第二電晶體12之臨界電壓值。
由上述的電流公式(F.1)可以觀察到，當該第二電晶體12的臨界電壓VTH,12 發生變異，或是OLED 14因為老化使得其電壓降VOLED1 下降時，都會使得該驅動電流的大小改變，因此，該OLED 14的亮度便會發生不穩定的現象。
參閱圖2，另一種採用頂部發光(top emission)架構的習知畫素電路2包括一第一電晶體21、一第二電晶體22、一電容23，及一OLED 24，其中，該等電晶體21、22是P型薄膜電晶體，每一電晶體具有一第一端、一第二端與一決定該第一段與該第二端是否導通之控制端，該OLED 24具有一陽極及一陰極。該第一電晶體21之第一端、該電容23之一端及該第二電晶體22之控制端電連接，且該第一電晶體21之第二端接收一資料電壓VDATA2 ，該第一電晶體21之控制端接收一控制訊號VCTL2 ，該第二電晶體22之第一端與該OLED 24之陰極電連接，該OLED 24之陽極接收一第一電源電壓VDD2 ，該第二電晶體22之第二端與該電容23之另一端連接至一第二電源電壓VSS2 。
該操作方式如下：當該控制訊號VCTL2 為低電位時，該第一電晶體21被導通，因此該資料電壓VDATA2 被儲存至該電容23上，且該第二電晶體22之控制端亦接收到該資料電壓VDATA2 ；此時，會產生一驅動電流IDRIVE2 流過該OLED 24，使得該OLED 24發光，同時在該OLED 24上產生一電壓降 VOLED2 ，因此該第二電晶體之第一端的電壓值為VDD2 －VOLED2 ，該驅動電流IDRIVE2 大小的計算方式如下所示：
其中，該VTH,22 為該第二電晶體22之臨界電壓值。
由上述的電流公式(F.2)可以觀察到，當該第二電晶體22的臨界電壓VTH,22 發生變異，或是OLED 24因為老化使得其電壓降VOLED2 下降時，都會使得該驅動電流的大小改變，進而使得該OLED 24的亮度便會發生不穩定的現象。同時，當習知之畫素電路2應用於一大尺寸面板上時，隨著訊號線的拉長，內阻逐漸增加，將使得該電源電壓VDD2 發生衰減效應，稱之為IR－drop效應，該效應將導致該驅動電流IDRIVE2 下降，因而使得該大尺寸面板亮度不均勻的情況。
歸納以上結果，該等習知之畫素電路具有以下缺點： 一、面板亮度不均勻或不穩定： 因為一面板長時間使用或是因為製程差異將會造成該臨界電壓值VTH 的變異，將會使得流經該OLED的驅動電流IDRIVE 產生變化，因此該OLED的發光亮度將會受到影響，當該面板中的多數畫素電路皆受到該臨界電壓值VTH 變異所影響時，容易使得該面板看起來的亮度不均勻或是發生有時較亮有時較暗等亮度不穩定的問題產生。
二、無法適用於大尺寸面板上： 當習知之畫素電路應用於一大尺寸面板上時，隨 著訊號線的拉長，內阻逐漸增加，將使得該電源電壓VDD 發生衰減效應，稱之為IR－drop效應，該效應將導致該驅動電流IDRIVE 下降，因而使得該大尺寸面板亮度不均勻的情況。隨著面板的尺寸越來越大，IR－drop效應會更加明顯。因此，若是應用習知之畫素電路於一大尺寸面板時，IR－drop效應將會產生相當嚴重的後果。
三、OLED老化效應影響發光效率： 由於材料老化的現象，OLED在長時間操作下，可能會發生OLED電壓降VOLED 逐漸上升而影響到該驅動電流IDRIVE 的大小。因此，若因長時間操作造成OLED老化，進而使得該OLED的發光效率下降，那即便是該驅動電流IDRIVE 符合預期，也無法產生預期的亮度。若是發生在RGB三色的發光效率下降程度不同，更會發生色偏的問題。
因此，本發明之目的，即在提供一種畫素電路，包含：一具有一陽極及一陰極之有機發光二極體，及一驅動電路。該驅動電路包括一第一電晶體、一第二電晶體、一第三電晶體、一電容，及一開關；每一電晶體具有一第一端、一第二端，及一決定該第一端及該第二端是否導通的控制端。其中，該第一電晶體之第二端與該電容之一端電連接，該第一電晶體之第一端與該第二電晶體之第一端、該第三電晶體之第一端，及該有機發光二極體之陰極電連接，該第二電晶體 之第二端、該電容之另一端，及該第三電晶體之控制端電連接，該第二電晶體之控制端接收一第一控制訊號，該第一電晶體之控制端接收一第二控制訊號，該開關接收一資料電壓，並接受該第一控制訊號的控制，以決定是否輸出該資料電壓到該第一電晶體之第二端，該有機發光二極體之陽極接收一第一電源電壓，而該第三電晶體之第二端接收一第二電源電壓。
本發明之另一目的在提供一驅動電路，包含：一第一電晶體、一第二電晶體、一第三電晶體、一電容，及一開關；每一電晶體具有一第一端、一第二端，及一決定該第一端及該第二端是否導通的控制端。其中，該第一電晶體之第二端與該電容之一端電連接，該第一電晶體之第一端、該第二電晶體之第一端，及該第三電晶體之第一端電連接，該第二電晶體之第二端、該電容之另一端，及該第三電晶體之控制端電連接，該第二電晶體之控制端接收一第一控制訊號，該第一電晶體之控制端接收一第二控制訊號，該開關接收一資料電壓，並接受該第一控制訊號的控制，以決定是否輸出該資料電壓到該第二電晶體之第二端，而該第三電晶體之第二端接收一第二電源電壓。
本發明之另一目的在提供一畫素電路，包含：一具有一陽極及一陰極之發光元件，及一驅動電路。該驅動電路包括一第一電晶體、一第二電晶體、一第三電晶體、一電容，及一開關；每一電晶體具有一第一端、一第二端，及一決定該第一端及該第二端是否導通的控制端。其中，該第一電晶 體之第二端與該電容之一端電連接，該第一電晶體之第一端與該第二電晶體之第一端、該第三電晶體之第一端，及該發光元件之陰極電連接，該第二電晶體之第二端、該電容之另一端，及該第三電晶體之控制端電連接，該第二電晶體之控制端接收一第一控制訊號，該第一電晶體之控制端接收一第二控制訊號，該開關接收一資料電壓，並接受該第一控制訊號的控制，以決定是否輸出該資料電壓到該第一電晶體之第二端，該發光元件之陽極接收一第一電源電壓，而該第三電晶體之第二端接收一第二電源電壓。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一個較佳實施例的詳細說明中，將可清楚的呈現。
參閱圖3，本發明之較佳實施例包含一OLED 8及一驅動電路9，該驅動電路9包括一第一電晶體91、一第二電晶體92、一第三電晶體93、一電容95及一開關90，其中，在本實施例中該開關90是一第四電晶體94。該第一至該第四電晶體91~94是P型薄膜電晶體(TFT)。其中，每一電晶體91~94包括一第一端、一第二端及一決定該第一段與該第二端是否導通之控制端，該OLED 8具有一陽極及一陰極。
該第一電晶體91之第二端與該第四電晶體94之第一端、該電容95之一端電連接(以下稱為A點)；該第一電晶體91之第一端與該第二電晶體92之第一端、該第三電 晶體93之第一端及該OLED 8之陰極電連接(以下稱為B點)；該第二電晶體92之第二端、該電容95之另一端，及該第三電晶體93之控制端電連接(以下稱為C點)；該第二及第四電晶體92、94之控制端接收一第一控制訊號VSEL1 ，該第一電晶體91之控制端接收一第二控制訊號VSEL2 ，該第四電晶體94之第二端接收一資料電壓VDATA ，該OLED 8之陽極接收一第一電源電壓VDD ，而該第三電晶體93之第二端接收一第二電源電壓VSS 。
該較佳實施例之時序圖如圖4所示，可以分為二個階段：
I.資料輸入階段：
聯合參閱圖4與圖5，該第一電源電壓VDD 將會由一高電位降至一低電位，而該第二電源電壓VSS 將會由一低電位VSSL (－6伏特)至一高電位VSSH (0伏特)，因此，該OLED 8將會不導通。該第一控制訊號VSEL1 設定為低電位，該第二控制訊號VSEL2 設定為高電位，因此，該第二及第四電晶體92、94將會被導通，而該第一電晶體91將會被關閉；該資料電壓VDATA 將會被傳送至A點，由於該第二電晶體92之第一及第二端分別電連接於該第三電晶體93之控制端與第一端，且該第二電晶體92處於導通狀態，因此，該第三電晶體93在控制端將會產生一臨界電壓VTH,93 ，且B點及C點電壓亦為該臨界電壓值VTH,93 ；而該電容95之跨壓Vc為VTH,93 －VDATA 。
II.發光階段：
聯合參閱圖4與圖6，在該資料輸入階段結束之後，該第一電源電壓VDD 將會由一低電位升至一高電位，而該第二電源電壓VSS 將會由一高電位VSSH (0伏特)至一低電位VSSL (－6伏特)，因此，該OLED 8將會被導通，而B點的電壓值(亦為該第三電晶體93第一端之電壓值VS,93 )為VDD －VOLED ，其中，該VOLED 為OLED 8導通時的電壓降。該第一控制訊號VSEL1 由低電位至高電位，該第二控制訊號VSEL2 由高電位至低電位，因此，該第一電晶體91將會被導通，A點電壓值(亦為該第三電晶體93第一端之電壓值VS,93 )為VDD －VOLED ，此時該電容95的端電壓也會隨之改變，而該第二及第四電晶體92、94會被關閉，因此，該C點電壓值(亦為該第三電晶體93控制端之電壓值VG,93 )為VTH,93 －VDATA ＋VDD －VOLED ；由於該OLED 8被導通，因此，會產生一由該OLED 8流至該第三電晶體93第一端之驅動電流IDRIVE 為：
根據上述的電流公式(F.3)可以知道，流經OLED 8的驅動電流IDRIVE 與該等第一、第二電源電壓VDD 、VSS 、 該第三電晶體93的臨界電壓VTH,93 ，及OLED 8的電壓降VOLED 無關。因此，在發光階段時，流經OLED 8的驅動電流IDRIVE 僅僅由該資料電壓VDATA 大小來決定。
值得注意的是，本實施例除了用於驅動該OLED 8之外，也可以用於驅動其他受電流驅動的發光元件，例如：發光二極體(LED)，且該等電晶體91~94除了是P型TFT之外，也可以是P型金屬氧化物半導體(PMOS)。
由於本發明之驅動電流IDRIVE 僅與該資料電壓VDATA 大小有關，因此，相較於習知之設計具有下列優點： 一、具有補償該臨界電壓VTH,93 變異的特性： 當一面板在長時間操作下或是因為製程上的差異，所產生的臨界電壓VTH,93 差異，可能會影響OLED上的驅動電流IDRIVE 大小，進而造成一面板上發光亮度的不均勻或是不穩定的情形，然而利用本發明畫素電路之面板，可以避免因臨界電壓VTH 的變異所造成的亮度問題。
二、能應用於大尺寸面板上： 由於本發明之畫素電路的驅動電流IDRIVE與第一、第二電源電壓VDD 、VSS 無關，因此，當應用於大尺寸面板時，可能因為訊號線過長所引起的IR－drop效應，將不會影響該驅動電流IDRIVE ，因此，不會對OLED 8的發光亮度造成影響。
三、不會影響OLED的發光效率： 由於本發明之畫素電路的驅動電流IDRIVE 與該 OLED的電壓降VOLED 無關，因此，當一使用本畫素電路為光源之面板，縱使內部發生有OLED 8因為長久使用而產生材料老化，進而使得OLED 8的電壓降上升時，也不會使得該驅動電流IDRIVE 產生改變，而OLED 8的發光效率得以保持穩定，因此，當本發明之畫素電路應用於RGB顯示裝置時，可以避免因為RGB三色LED因為出現發光效率不一致而導致色偏的問題發生。
綜上所述，本發明之實施例可以確保畫素電路中該驅動電流將不會受到VTH 變異、IR－drop效應及OLED老化等因素而改變，因此確實能達成本發明之目的。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
8‧‧‧有機發光二極體
9‧‧‧驅動電路
91‧‧‧第一電晶體
92‧‧‧第二電晶體
93‧‧‧第三電晶體
94‧‧‧第四電晶體
95‧‧‧電容
90‧‧‧開關
圖1是一種習知之畫素電路之電路示意圖；圖2是另一種習知之電路之電路示意圖；圖3是本發明之較佳實施例之電路示意圖；圖4是該較佳實施例之時序圖；圖5是該較佳實施例之資料輸入階段之等效電路示意圖；及圖6是該較佳實施例之發光階段之等效電路示意圖。
8‧‧‧有機發光二極體
9‧‧‧驅動電路
91‧‧‧第一電晶體
92‧‧‧第二電晶體
93‧‧‧第三電晶體
94‧‧‧第四電晶體
95‧‧‧電容
90‧‧‧開關

Claims (19)

  1. 一種畫素電路，包含：一有機發光二極體，具有一陽極及一陰極；及一驅動電路，包括；一第一電晶體、一第二電晶體，及一第三電晶體，每一電晶體具有一第一端、一第二端，及一決定該第一端及該第二端是否導通的控制端；一電容：及一開關；其中，該第一電晶體之第二端與該電容之一端電連接，該第一電晶體之第一端與該第二電晶體之第一端、該第三電晶體之第一端，及該有機發光二極體之陰極電連接，該第二電晶體之第二端、該電容之另一端，及該第三電晶體之控制端電連接，該第二電晶體之控制端接收一第一控制訊號，該第一電晶體之控制端接收一第二控制訊號，該開關接收一資料電壓，並接受該第一控制訊號的控制，以決定是否輸出該資料電壓到該第一電晶體之第二端，該有機發光二極體之陽極接收一第一電源電壓，而該第三電晶體之第二端接收一第二電源電壓。
  2. 依據申請專利範圍第1項所述之畫素電路，在一資料輸入階段與一發光階段下的操作，其中：當在該資料輸入階段時，該第一電晶體關閉且該第二電晶體導通，該第一電源電壓為低電位，該第二電源電壓為高電位，因此，該有機發光二極體為關閉狀態， 而該資料電壓將被傳送至該電容之一端；當在該發光階段時，該第一電晶體導通且該第二電晶體關閉，該第一電源電壓為高電位，該第二電源電壓為低電位，因此，該有機發光二極體為導通狀態，而產生一驅動電流由該有機發光二極體流向該第三電晶體。
  3. 依據申請專利範圍第1項所述之畫素電路，其中，該等電晶體為P型薄膜電晶體。
  4. 依據申請專利範圍第1項所述之畫素電路，其中，該等電晶體為P型金屬氧化物半導體。
  5. 依據申請專利範圍第1項所述之畫素電路，其中，該開關包括一第四電晶體，該第四電晶體具有一第一端、第二端及一決定該第一端與該第二端是否導通的控制端，該第四電晶體的控制端接收該第一控制訊號，該第四電晶體之第二端接收該資料電壓，該第四電晶體之第一端與該第一電晶體之第二端及該電容之一端電連接。
  6. 依據申請專利範圍第5項所述之畫素電路，其中，該第四電晶體為P型薄膜電晶體。
  7. 依據申請專利範圍第5項所述之畫素電路，其中，該第四電晶體為P型金屬氧化物半導體。
  8. 一種驅動電路，包含：一第一電晶體、一第二電晶體，及一第三電晶體，每一電晶體具有一第一端、一第二端，及一決定該第一端及該第二端是否導通的控制端；一電容：及 一開關；其中，該第一電晶體之第二端與該電容之一端電連接，該第一電晶體之第一端、該第二電晶體之第一端，及該第三電晶體之第一端電連接，該第二電晶體之第二端、該電容之另一端，及該第三電晶體之控制端電連接，該第二電晶體之控制端接收一第一控制訊號，該第一電晶體之控制端接收一第二控制訊號，該開關接收一資料電壓，並接受該第一控制訊號的控制，以決定是否輸出該資料電壓到該第二電晶體之第二端，而該第三電晶體之第二端接收一第二電源電壓。
  9. 依據申請專利範圍第8項所述之驅動電路，其中，該等電晶體為P型薄膜電晶體。
  10. 依據申請專利範圍第8項所述之驅動電路，其中，該等電晶體為P型金屬氧化物半導體。
  11. 依據申請專利範圍第8項所述之驅動電路，其中，該開關包括一第四電晶體，該第四電晶體具有一第一端、第二端及一決定該第一端與該第二端是否導通的控制端，該第四電晶體的控制端接收該第一控制訊號，該第四電晶體之第二端接收該資料電壓，該第四電晶體之第一端與該第一電晶體之第二端及該電容之一端電連接。
  12. 依據申請專利範圍第11項所述之驅動電路，其中，該第四電晶體為P型薄膜電晶體。
  13. 依據申請專利範圍第11項所述之驅動電路，其中，該第四電晶體為P型金屬氧化物半導體。
  14. 一種畫素電路，包含：一發光元件，具有一陽極及一陰極；及一驅動電路，包括；一第一電晶體、一第二電晶體，及一第三電晶體，每一電晶體具有一第一端、一第二端，及一決定該第一端及該第二端是否導通的控制端；一電容：及一開關；其中，該第一電晶體之第二端與該電容之一端電連接，該第一電晶體之第一端與該第二電晶體之第一端、該第三電晶體之第一端，及該發光元件之陰極電連接，該第二電晶體之第二端、該電容之另一端，及該第三電晶體之控制端電連接，該第二電晶體之控制端接收一第一控制訊號，該第一電晶體之控制端接收一第二控制訊號，該開關接收一資料電壓，並接受該第一控制訊號的控制，以決定是否輸出該資料電壓到該第一電晶體之第二端，該發光元件之陽極接收一第一電源電壓，而該第三電晶體之第二端接收一第二電源電壓。
  15. 依據申請專利範圍第14項所述之畫素電路，在一資料輸入階段與一發光階段下的操作，其中：當在該資料輸入階段時，該第一電晶體關閉且該第二電晶體導通，該第一電源電壓為低電位，該第二電源電壓為高電位，因此，該發光元件為關閉狀態，而該資料電壓將被傳送至該電容之一端； 當在該發光階段時，該第一電晶體導通且該第二電晶體關閉，該第一電源電壓為高電位，該第二電源電壓為低電位，因此，該發光元件為導通狀態，而產生一驅動電流由該發光元件流向該第三電晶體。
  16. 依據申請專利範圍第14項所述之畫素電路，其中，該等電晶體為P型薄膜電晶體。
  17. 依據申請專利範圍第14項所述之畫素電路，其中，該開關包括一第四電晶體，該第四電晶體具有一第一端、第二端及一決定該第一端與該第二端是否導通的控制端，該第四電晶體的控制端接收該第一控制訊號，該第四電晶體之第二端接收該資料電壓，該第四電晶體之第一端與該第一電晶體之第二端及該電容之一端電連接。
  18. 依據申請專利範圍第17項所述之畫素電路，其中，該第四電晶體為P型薄膜電晶體。
  19. 依據申請專利範圍第17項所述之畫素電路，其中，該等電晶體為P型金屬氧化物半導體。
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