TWI378552B - Semiconductor device and fabrication method thereof - Google Patents

Description

1378552 九、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體以及其製造方法，更詳 而δ之’係關於具有ONO ( Oxide Nitride Oxide，氧化物 氮化物氧化物）膜之非揮發性記憶體以及其製造方法。 【先前技術】 本發明係2005年1月24日提交之國際申請案 PCT/JP2〇〇5/〇〇〇875的延續，該申請案依據PCT第21 ( 2) 條並未以英文方式公開。 近年來，資料可再寫（rewritable)之非揮發性記憶 體的發展已很廣泛。在此種非揮發性記憶體的技術領域 中已努力發展以小型化（downsize)(本文中亦有稱為、、縮 ^尺寸）&己憶體單元（memory ce 11 s )以及增加記憶體容 量。 ，于閘快閃汜憶體（fl〇ating_gate flash m⑽〇ry)係 f泛地使用’其為儲存電荷於浮閘巾之非揮發性記憶體。 d，由於田小型化浮閘快閃記憶體之記憶體單元時，穿 隨乳化物膜（tunnel〇xidefilm)必須更薄，因此當小型 元以用於高儲存密度時，設計浮閘快閃記憶體 該：隧心：難。這是因為較薄的穿隧氧化物膜增加流過 為：進：：：膜的漏電流。此外’儲存於該浮閘的電荷因 至㈣料化物膜的缺陷（純⑴ 可靠性的問題。 屯以取 鑒於上述問韻，m 因此有具有例如MONOS (金屬氧化物 93365 5 1378552 氮化物氧化物矽）型或S0N0S (矽氧化物氮化物氧化物矽） 型膜之_(氧化物/氮化物/氧化物）膜的快閃記憶體。 此等快閃纪憶體係將電荷儲存於氮化矽膜（稱作陷阱層 (trap layer))中，該氮化矽膜係夾於氧化矽膜之層之 間。在此種快閃記憶财，€荷係儲存於作為絕緣膜之氮 化矽膜中。因此，即使在該穿隧氧化物膜中有缺陷，該陷 阱層仍不會放電，此不同於浮閘快閃記憶體。而且，可在 一個圮憶體單元之陷阱層中儲存多層位元 b i ts )，有利於增加該非揮發性記憶體之儲存容量。 第1A圖至第H)圖描述具有習知〇N〇膜之快閃記憶體 ，及其製造方法（以下，稱為習知製造技術）。第u圖至 第1D圖為習知快閃記憶體之截面圖，該快閃記憶體係包含 記憶體單元區域以及週邊電路（peripherai circui 〇區 域。記憶體單元區域係顯示於圖式左側，而週邊電路區域 顯示於圖式右側。 在第1A圖中，提供p型矽半導體基板1〇〇。在該矽基 板100上’提供第一氧化矽層11〇作為穿隧氧化物膜、氮 化石夕層112作為陷胖層、以及另外的氧化石夕層11 &作為用 於植入（implantation)的保護膜。接著塗上光阻12〇， 以及藉由使用一般的光微影技術（ph〇t〇 1 techniques)，在該記憶體單元區域中之用於形成位元線以 及形成源極/汲極區域的區域中產生開口 14〇。元件符號 L11表示該開口 140之寬度。 接著，參考第1B圖，植入例如砷（as )離子至該位元 93365 6 1378552 線以及該源極/汲極區域，以及進行熱處理以形成該位元線 以及該源極/汲極區域之N型低電阻層150。此處，元件奸 號L12表示該低電阻層150之寬度。通道區域156係對應+ 於一對源極/汲極區域150之間的區域。 然後，參考第ic圖，移除作為保護膜之氧化矽膜ιΐ4 以及形成第二氧化矽層116。 接著，參考第1D圖，移除設置於週邊電路區域之該第 二氧化矽層U6、該氮化矽層112、以及該第一氧化矽層 11〇。然後，在形成該週邊電路的區域中形成另一氧化石夕曰層 170以作為閘極氧化物膜。此外，在該週邊電路中設置閘 極金屬182，在該記憶單元中設置控制閘極，以及在該記 憶體單元區域令設置多晶矽層以作為字元線（耐d Η时) 180°之後’根據-般的製造方法製造該記憶體單元以及該 週邊電路，因此，完成具有0Ν0膜之快閃記憶體。 而且，為了降低該位元線之電阻值，日本專利申請公 開案第2GG2-17G891號（以下，稱為專利文件丨）揭露一 種具有ON◦膜之快閃記憶體，其中於部份的位元線中係包 含有矽化的金屬層（silicided metal layei〇。 在習知製造技術中，小型化該低電阻層150 (具有尺 寸L12之位元線以及源極/沒極區域）為因難的。尺寸⑴ 比開口 140之尺寸L11女，认 大而大的$為因離子植入而造成 的側面擴散的量。該開口 14〇的尺寸U1係受限於光微影 機台之約波長。例如，若採用—般的㈣光微影機台， 難以使U1之尺寸達成等於或窄於im寸。因此， 93365 7 1378552 ,亦難以使U2之尺寸達成等於或窄於1〇〇nm之尺寸。當小 ·.型化位兀線以及源極/汲極區域之該低電阻層丨5〇之尺寸 -L12時，則增加該位元線之電阻，而造成劣化該程式化 ( program)以及抹除（erase)特性的問題。 鑒於上述問題，如專利文件1所述，有形成第-低電 P層以及第一低電阻層之習知技術。該第一低電阻層係藉 由植入離子至邊位％線而形成，而低電阻⑪化的金屬膜之 該第二低電阻層係在之後部份地形成於該第一低電阻層 _上。然而，利用揭露於專利文们之技術，該第二低;阻 層無法接連地在電流流動的方向中形成，因此無法充分地 降低位兀線之電阻。此外，該石夕化的金屬膜係設置在該側 -壁控制閘極之間。因此，除非增加位元線的寬度，否則該 …側壁金屬膜無法在該低電阻層上形成。故此習知技術無法 滿足對小型化的需求。再者，除非設置有兩層多晶石夕層， 否則該記憶體單元無法完成。一般而言，由於在該週邊電 φ路區，中之閘極係以單—層多晶頻而形成，因此在該記

It體單兀中具有兩層多晶石夕膜之結構將造成該週邊電路之 製造程序變得相當複雜。 另方面，在習知製造技術中，由於該光阻係用以作 為遮罩（mask)’因而難以在該位元線區域15〇上進一步沉 積低電阻層。般而吕，开> 成該低電阻層至少需要2〇〇〇c， 而此溫度超過該光阻之玻璃轉換溫度（glass_transiti〇n temperature )° 【發明内容】 93365 8 1378552 鑒於上述情況而提出本發明以及提供半導體裝置及其 製造方法，其可在小型化該記憶體單元時避免該位元線電 阻的增加，此外，簡化該週邊電路之製造程序。 根據本發明之實施態樣，較佳地，提供半導體裝置， f包含：半導體基板；〇N〇(氧化物/氮化物/氧化物^膜， 设置於該半導體基板上；控制閘極，設置在該ΟΝΟ膜上； 以及位元線，該位元線具有第一低電阻層以及第二低電阻 層，該第一低電阻層係形成於該半導體基板中，而該第二 低電阻層係與該第—低電阻層接觸以及在電流通過該位元 線的方向延伸，該第二低電阻層具有比該第一低電阻層低 的片電阻（sheet resistance)。 根據本發明，藉由接連地在該位元線_提供具有低的 片電阻之第二低電阻層而降低該位元線電阻係為可能的。 此降低該位元線的尺寸以及小型化該半導體裝置。 上述半導體裝置之該第一低電阻層係雜質（iropurity) 擴散層。根據本發明，用於該第—低電阻層之雜質擴散層 可簡化該製造程序。 曰 上述半導體裝置之該第二低電阻層係包含矽化的金屬 層。根據本發明，以低電阻石夕化的金屬層用於位元線而提 供具有低電阻位元線之半導體裝置為可能的。 根據本發明之另一實施態樣，提供其甲有包含磊晶成 長（epitaxially grown)矽層之該第二低電阻層之上述半 導體裝置為可能的，上述半導體裝置具有低電阻位元線， 且該低電阻位元線係將該磊晶成長矽層用於該位元線、。 93365 9 1378552 上述半導體裝置復包含連接至該控㈣極之字元線， 二：_閘極以及該字元線係由單一多晶石夕層而一體地 形因此，根據本發明，該記憶體單元可以單-多晶石夕 f =成因此’提出之根據本發明之半導體裝置以該多 製造程序係為可；_該週邊電路之 極口 之再一實施態樣’該位元線以及該控制間 氧化物膜所隔離。因此，該控制閉極 1 J加以品質優良的氧化矽層所隔離。因此，以 〜早、:’提供具有優良_的半導體裝置為可能的。 根據本發明之另一實施態樣，較佳地，提供製造丰導 體裝置的方法，包括：在半導體基板上形成_膜’·在該 成絕緣遮罩層，該絕緣遮罩層具有對應位元： 基板中植入雜質離子以便形成第一 =區域t的趟膜;以及形成第二低電= 第-低電阻層係在該位元線形成區域與該第— 觸以及在電流流動的方向延伸，該第二低電阻層 ^ 该第一低電阻層的片電阻。 Θ /、有低於 根據本發明，在該位元線上具有低片電阻之 ::層減少該位元線電阻。因此使得降低二 尺寸:及提供用於小型化之半導體製造方法成為；Γ 罩層：:=tr月’在上述半導體裝置上形成該絕緣遮 …驟係包括形成間隔物於該開口之側壁上以減小該 93365 10 1378552 .開口。因此’使得提供料其中之位元線被進—步 之半導體之製造程序成為可能。 * 料’在上述半導㈣置上之該絕緣遮罩層為氮化石夕 •二：因：保持與該_膜之上氧化物層的蝕刻選擇性，使 .得提供簡化根據本發明之半導體裝置之製造方法成為可 能。 上述半導體裝置之製造復包含在形成該第二低電阻層 之前移除該_膜之上氧化物層、以及形成氧化石夕層於^ 〇恥膜之暴露的氮化物層上和經由該開口而暴 低電阻層上。 乐一 -根據本發明，上述半導體袭置之該控制問極以及該位 -j係藉由具有極佳品質的氧切層所隔離。因此使得以 ’簡單的架構提供具有極佳隔離的半導體裝置之製造方法 為可能。 根據本發明，形成上述半導體裝置之該第一低電阻層 #之步驟可包括在植入雜質離子之前選擇性地移除在該位^ 線形成區域中之該0N0膜之上氧化物層以及其位於下方 氮化物層。 #者，根據本發明，藉由通過該第-氧切膜之離子 •植入’執行用於形成該第一低電阻層之程序。因此使得降 低該植入的離子之側面擴散以及提供進一步小型化的 體裝置之製造方法成為可能。 關於上述半導體裝置，形成該第二低電阻層之步驟可 包括形成石夕化的金屬層。因此根據本發明，.用於位元線之 93365 11 1378552 阻之半導體裝置之 該低電阻矽化的金屬使得提供具有低電 製造方法成為可能。 導體裝置之形成可復包含選擇性地提供樹脂於 ㈣化的金屬層上’之後，移除該絕緣遮罩層。因此，根 據本發明’提供避免在移除_緣料層時移除該_膜 之亂化物膜之半導體裝置之製造方法為可能的。

此外.，形成該第二低電阻層之步驟可包括蟲晶地 (epitaxially)成長低電阻石夕層。因此，根據本發明，藉 =提供具有低電阻之蟲晶成長㈣層作為純元線，使得 提供具有⑯電阻位元線的半導體裝置之製造方法成為可 口此根據本發明，提供可避免位元線電阻增加以及 可小型化記憶料元、料具#詩形成週邊電路之簡單 的製造程序之半導體《置及其製造方法為可能的。 【實施方式】 參考所附圖式，敘述本發明之實施例。 ^二"實施例_ 參考第2A圖至第2D圖、第3A圖至第3D圖、以及第 4A圖至第4C圖而敘述第一實施例。本發明之第一實施例 例舉用於第二低電阻層之石夕化的金屬層或金屬石夕化物層。 根據本發明之第一實施例，上述圖式為在圖式左側顯示記 憶體單元區域之截面圖，及在圖式右側顯示週邊電路區域 之截面圖。 參考第2A圖’提供p型矽半導體基板2〇〇。在該p型 12 93365 1J/8552 體1，藉由-般的製造方法接連地形成作 為牙隨乳化物層的第一氧化石夕層210以及作為陷牌層 (trap layer)的氮化石夕層212。此處，利用例如執氧化的 =而沉積該第-氧化石夕層21〇。利用例如化學氣相沉積 CCVD)的方式而沉積該氮化石夕層212。此外，形成第三氧 化石夕層214以在製程期間作為保護該陷啡層的保護層。此 處.，該第三氧化矽層係藉由高溫氧化（High 忭π

Oxide，ΗΤΟ)方法或CVD方法使用四乙氧基矽

Ue打aethylorthosilicate，TE〇s，亦稱為正矽酸乙酉旨） 而沉積至少l〇nm厚。 接著，參考第2B圖，形成絕緣遮罩層23〇以作為形成 .位το線以及源極々極區域之遮罩。此處，該絕緣遮罩層 ’ 230較佳地為藉由CVD方法而形成的氮化矽膜，而其厚度 為足以阻播植入的離子，如稍後敛述。利用氮化石夕膜，易 於在稱後程序中移除該絕緣遮罩層23〇，而當移除該絕緣 #遮罩層2 3 0日^•，同時保持相對於該第三氧化石夕層214的選 擇性。 接著，塗佈光阻220至該絕緣遮罩層23〇，根據一般 使用的曝光程序而在位元線以及源極/汲極區域形成開口 240 ’ δ亥開口 240具有開口尺寸£21。在該光阻220下形成 有抗反射膜（未顯示），使能夠有較窄的開口。 之後參考第2C圖’利用作為遮罩的該光阻220而選 擇性地蝕刻該絕緣遮罩層230，在該絕緣遮罩層23〇中產 生開口 242。該開口 242具有開口尺寸L22，而該開口尺寸 93365 13

/OJJZ L22約等於開口尺寸U1。然後， 移除該光阻220。 在灰化Ushing)程序中 ^參考第2D圖，形成間隔絕緣膜（未顯示）以覆 2盍:二緣遮罩層230之上表面、該絕緣遮罩層中心 =側面、以及該開σ 242 τ之該第三氧切層的表面。 ㈣隔絕緣膜具有與該絕緣遮罩層230相同的成 可使用藉由⑽方法而形成的氮化石夕膜。該厚 ^在該絕緣遮罩層中之開口如的尺寸減小程度而定。 =矛用氮切膜，易於在稍後程序中移除間隔物如， ^移除時，亦有可能保持對於該第三氧切層214的選 接著，蝕刻該間隔絕緣膜而留下在該開口 242 面上的該間隔物234,並產生具有開口尺寸⑶之開口 2田44。在本發明中可能不1要使用該間隔物234,然而利 用該間隔物234，可使該開口 244比該光阻之開口 24〇的 尺寸L21更乍’而進—步小型化或縮小該位元線的尺寸。 接著，參寺第3A圖，以該開口 244作為遮罩而選擇性 地钱刻该第三氧化秒層214以及該氮化梦層犯。例如， 植入石申（As)離子以及進行熱處理以便在N型位元線區域 和源極/汲極區域中提供第一低電阻層250。在這點上，，亥 第一低電阻層250具有尺寸L24。通道區域256係介於作^ 為源極/汲極區域的該第一低電阻層2.50之間。 藉由银刻該第三氧化石夕層214及該氮化石夕層212，植 入的離子可只通過該第一氧化石夕層21〇。此使得降低離子 93365 14 1378552 •植入的此i以及制止該離子的侧面擴散成為可能，從而能 夠提供較薄的位元線。在上述植入程序中可使用一般所知 •的環型植入（pocket implantation)。 接下來參考第3B圖’蝕刻在該開口 244中的該第一氧 .化矽層21 〇。然後，在該開口 244中形成矽化的金屬層252 作為位於位元線區域以及源極/汲極區域上的第二低電阻 層。矽化的金屬，例如，鈷（c〇)係藉由濺鍍（sputtering) 而’儿積在該開口 244中之矽基板上以及藉由快速熱退火 (Rapid Thermal Anneal，RTA)而熱處理以提供鈷矽化物。 以絕緣膜之絕緣遮罩層230以及間隔物234作為遮罩而形 成該開口 244。因此，該矽化的金屬膜之形成程序可在高 - 溫中進行。 • 接著，參考第3C圖，塗佈樹脂260以覆蓋該絕緣遮罩 層230之上表面、該開口 244之側面、以及該開口 244下 之該矽化的金屬層252的表面。例如，應用氫_倍半矽氧烷 • ( Hydrogen_sllses(luioxane ; HSQ)於該樹脂。 接著，參考第3D圖，例如藉由灰化程序而移除樹脂 260 ’以在該開口 244中留下樹脂的埋藏區域262。根據本 發明，較佳地，留下該埋藏區域262高於該第三矽層214 之頂部。 接著，參考第4A圖，藉由熱磷酸而移除該絕緣遮罩層 230以及該間隔物234。該樹脂保持部份262在移除該絕緣 遮罩層230期間保護面對該開口 244之氮化矽層212之側 面。因此，可在不移除該氮化矽層212的情況下移除該絕 93365 15 1378552 緣遮罩層以及該間隔物234 。 參考第4Β圖’例如在灰化程序中移除樹脂之該 域挪，並藉由例如緩衝的氫氟酸而移除該第三氧化石夕臧層 214°然後’利用例如⑽的方法而在該氮切層212的表 面上以及該砂化的金屬層况的表面上形成第二氧化石夕層 216作為頂部氧化層。形成溫度至高為_。(：以避免該石/ 化的金屬層氧化為較佳。因此以該第二氧切層隔離該石夕 ，的金屬層252 (位元線）以及控制閘極280成為可能， 從而在不暴露於離子的情況下提供極佳的膜品質。此提供 極佳的隔離。 〃 最後參考第4C圖，在該週邊電路區域中選擇性地移 .除該第二氧化矽層216、該氮化矽層212、以及該第一氧化 -矽層210。在該週邊電路區域中形成第四氧化矽層270作 為閘極氧化物膜。在該週邊電路區域中之該第四氧化矽層 270之表面上以及在該記憶體單元區域中之該第二氧化矽 #層之表面上沉積多晶矽層。該多晶矽層在該記憶體單元區 域中作為控制閘極以及字元線280，而在該週邊電路區域 中作為閘極電極282。接著，在一般製造程序後’根據本 發明之第一實施例而製造該記憶體單元和週邊電路以及生 產該快閃記憶體。 根據本發明之第一實施例’在該位元線區域中之該第 一低電阻層250之尺寸L24係大於在該間隔物中之該開口 244之尺寸L23 ’而大的量為該植入的離子之側面擴散量。 然而，在談間隔物中之該開口 244之尺寸L23可窄於在該 93365 16 1378552 之尺寸L21，而窄的量約為該間隔物的尺 :尺使使用一般使用的KrF光微影機台，該開口 亨門口 = ^或窄於⑽⑽。以作為遮罩的絕緣膜形成 該開口 244。目此，可能在超過玻璃轉換溫度之高田 中形成财㈣金屬層252。此避免該位元線電阻= 加’允許輕純小型化該位.元線。該記憶體單元包含^ 一 夕晶石夕層’該單-多晶⑪層亦可用於在該週邊電路中之間 極電極’使得簡化該週邊電路的製程成為可能。 1二實施例 ' 參考第5A圖至帛5Dffl，將敘述本發明之第二實施例。 本發明之第二實施例係例示用於該第二低電阻層之磊晶 .(ePitaxially)成長的低電阻矽層。第^圖至曰第係 -本發明之第二實施例之截面圖。記憶體單元區域顯示於圖 式左側，而週邊電路區域顯示於圖式右側。 第5A圖對應於根據本發明之第一實施例之第3A圖。 •製造程序與第2A圖至第汕圖以及第3A圖所示相同。在此 2上，元件符號300表示該矽基板，元件符號31〇表示該 第一氧化矽穿隧氧化物層，元件符號312表示該氮化矽陷 阱層，元件符號314表示保護膜之該第三氧化矽層，元件 符號330表示該絕緣遮罩層，元件符號334表示該間隔物， 兀件符號344表示用於形成位元線以及源.極/汲極區域之 該開口，元件符號350表示用於藉由離子植入而形成N型 位元線及源極/汲極區域之該第一低電阻層，元件符號356 表示介於該源極/汲極區域350之間之該通道區域。 93365 17 1378552 接著，參考第5B圖，在該開口 344下之該第一低電阻 層上磊晶成長第二低電阻層352，該第二低電阻層352摻 雜石申（As)或填（P)。使用選擇性遙晶成長，該第二低電 阻層不會沉積於絕緣膜之該絕緣遮罩層上或該間隔物 上。在此點上，形成該第二低電阻層352高於該第三 氧化矽層314之頂部。接著藉由熱磷酸移除該絕緣遮罩層 330以及該間隔物334，而以該第二低電阻層咖覆蓋該開 口 344之側面。因此，當移除該絕緣遮罩層33〇及該間隔 =33/時’不會移除該氮切層312。因此，即使在本發 Z之第二實施例中不提供根據第一實施例之該埋藏區域 =可I易地移除該絕緣遮罩層33〇以及該間隔物犯斗。 :斤“、、:後4考第5C @ ’藉由例如緩衝的氫氟酸而移除該第 :乳切保護層314，以及㈣該第二低電阻層脱之頂 3 4於該第—氧切層310的厚度。然後，沉積該第 -虱化矽層316以作為該頂部氧化物膜。 施#,ιίί @參考第5D圖’藉由執行與根據本發明之第一實 n 圖所示相同之製造程序，完成根據本發明之 弟1施例之快閃記憶體。 邊電路區域\讀付#u37G表不在週 380表干°羊物膜之第四氧化矽層，元件符號 符號382表示在调制閘極和子70線，元件 、 週邊電路區域中之閘極電極。 位元= =之該第二低電阻層352，使得降低 成為可能n 4化位70線、以及易於製造週邊電路 第一貫施例。在第二實施例中，不一定要使 93365 18 1378552 用第一實施例_提供的樹脂260，然而若使用之則有可容 易移除該絕緣遮罩層33〇以及該間隔物334之優點。 雖然已顯示和敘述本發明之較佳實施例，熟習此技藝 者將理解在這些實施例中可做改變而不脫離本發明之原理 及精神，本發明之範疇將定義於申請專利範圍以及其等效 【圖式簡單說明】

”第1A圖至第iD圖為根據習知製造技術之具有〇恥膜 的習知快閃記憶體及其製造方法之截面圖； 、 第2A圖至第2D圖為根據本發明之第一實施例之具肩 ΟΝΟ膜的快閃記憶體及其製造方法之截面圖； 八 第3Α圖至第3D圖為根據本發明之第一實施例之具有 該0N0膜的該快閃記憶體及其該製造方法之截面圖/、 ^第4Α圖至第4C圖為根據本發明之第一實施例之具有 該簡臈的該快閃記憶體及其該製造方法之截面圖；以及 第5A圖至第5D圖為根據本發明之第二實且 該_膜的該㈣記憶體及其製造方法之截面圖。^ 【主要元件符號說明】 100 基板 112 氮化石夕層 116 第*一氧化梦層 140 開口 156 通道 180 多晶砍層 110 第一氧化石夕層 114 氮化石夕層 120 光阻 150 低電阻層 170 氧化矽層 182 閘極金屬 93365 19 開口 140之寬度 L12 基板 210 氮化矽層 214 第二氧化矽層 220 絕緣遮罩層 234 開口 244 第一低電阻層 252 通道 260 埋藏區域 270 控制閘極 282 尺寸 L22 尺寸 L24 基板 310 氮化矽層 314 第二氧化矽層 330 間隔物 344 第一低電阻層 352 通道 370 控制閘極和字元線 382 低電阻層150之寬度 第一氧化石夕層 第三氧化矽層 光阻 間隔物 開口 石夕化的金屬層 樹脂 第四氧化矽層 閘極電極 尺寸 尺寸 第一氧化石夕層 第三氧化矽層 絕緣遮罩層 開口 第二低電阻層 第四氧化矽層 閘極電極 20 93365

Claims (1)

1378552 .. 第95102553號專利申請案 • 101年8月30日修正替換頁 ·*十、申請專利範圍： \ 一種半導體裝置，包括： ' 半導體基板； 〇NO(氧化物/氮化物/氧化物）膜，設置於該半導體 基板上； 控制閘極，設置於該0N0膜上；以及 位元線，該位元線具有第一低電阻層以及第二低電 阻層，該第一低電阻層係形成於該半導體基板中，而該 第一低電阻層係與該第一低電阻層接觸以及在電流通 過該位元線的方向延伸，其中，該第二低電阻層的寬度 較該第-低電阻層的寬度窄並且具有比該第一低電阻 層低的片電阻，該位元線及該控制閘極係只藉由該〇ν〇 膜之第-氡化物膜層所関，該控制閘極上覆該位元 線:該第-氧化物膜層上覆該_膜的氮化物層並且與 該氮化物層直接接觸，而該第—氧化物膜層是與該半導 體基板隔離。 2. 如申清專利乾圍帛μ之半導體裳置，其中，該第一低 電阻層係雜質擴散的層。 一 3. 如申請專利麵1項之半導體裝置，其中，該第二低 電阻層係包含矽化的金屬層。 _ 4. ^請專利範圍第丨項之半導妓置，其中，該第二低 電阻層係包含磊晶成長的矽層。 - 5. 範圍第1項之何體裝置，復包括連接至該 制閑極之字元線，其中該控制閘極及該字⑽係藉由 93365修正本 21 OJJZ OJJZ 第95102553號專利申請案 101年8月30日修正替換頁 單一多晶石夕層而一體地形成 6. -種製造半導料置之方法，包括下列步驟： 於半導體基板上形成〇N〇膜； 於該刪膜上，形成絕緣遮罩層，該絕緣遮罩層具 有對應於位元線形成區域之開口； 以該絕緣遮罩層而選擇性地在該半導體基板植入 雜質離子以形成第一低電阻層； 蝕刻在該位7〇線形成區域中的該_膜；以及 在該位元線形成區域中形成與該第一低電阻層接 觸且於電流流動的方向延伸之第二低電阻層，該第二低 電阻層具有低於該第一低電阻層之片電阻。 I =申請專利範圍第6項之方法，其中，形成該絕緣遮罩 層之步驟係包括形成間隔物於該開口之側壁上以減小 該開口。 8· ^請專㈣圍第6項之方法，其中，形成該絕緣遮罩 a之γ驟係包括形成氮化矽層作為該絕緣遮罩層之步 驟。 9.如申請專利範圍第6項之方法，復包括下列步驟： 在形成該第二低電p且a夕i 化物層；以及-電阻層之則移除該_膜之上氧 在該_膜之暴露的氮化物層上和經由該開口而 暴路的該第二低電阻層上形成氧化矽芦。 請專利範圍第6項之方法，其中:形成該第 阻層之步驟係包括在植入該雜質離子之前選擇性地移 93365修正本 22 1378552 • 第95102553號專利申請案 | 101年8月30日修正替換頁 • 除在該位元線形成區域之該0N0膜之上氧化物層以及 - 其下面的氮化物層。 • U.如申請專利範圍第6項之方法，其中，形成該第二低電 阻層之步驟係包括形成矽化的金屬層。 12.如申請專利範圍第u項之方法，復包括下列步驟： 選擇性地提供樹脂於該矽化的金屬層上；以及 移除該絕緣遮罩層。 如申明專利範圍第6項之方法，其中，形成該第二低電 I1層之步驟係包括磊晶成長低電阻石夕層。 93365修正本 23