TWI353056B - Semiconductor structure and fabricating of the sam - Google Patents

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TWI353056B TW096135334A TW96135334A TWI353056B TW I353056 B TWI353056 B TW I353056B TW 096135334 A TW096135334 A TW 096135334A TW 96135334 A TW96135334 A TW 96135334A TW I353056 B TWI353056 B TW I353056B
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Description

1353056 * 九、發明說明： 【發明所屬之技術領域】 ' 本發明係有關於一種半導體元件，特別係有關於一 種金氧半導體（metal-〇xide-semiconductor, MOS)元件，又 特別係有關於一種高壓MOS元件的結構及其製造方法。 【先前技術】 南 壓金氧 半導體 （high-voltage ·· metal-oxide-semiconductor, HVM0S)元件係廣泛地應用 於例如中央處理器電源供應器（CPU power supply)、電源 管理系統（power management)、交流/直流轉換器（AC/DC converter)等許多電子元件中。HVMOS元件係具有多種 類型。橫向擴散 MOS 元件（lateral diffused MOS，LDMOS ) 為最常用的HVMOS元件。LDMOS元件典型地包括汲極 區和包圍汲極區的橫向擴散汲極區。橫向擴散汲極區典 型地具有較汲極區低的摻雜濃度，因此具有高崩潰電場。 • 第1圖係顯示習知的橫向擴散p型MOS元件（lateral diffused PMOS，LDPMOS ) 2，其包括閘極氧化層10、位 於閘極氧化層10上的閘極12、位於低壓ρ型井 (low-voltage p-well, LVPW)區4中的没極區6以及位於低 壓 η 型井（l〇w_voltage n_well, LVNW)區 7 中的源極區 8。 淺溝槽隔離（shallow trench isolation, STI)區14係隔開汲 極區6和閘極12，所以可外加高的汲極對閘極電壓 (drain-to-gate voltage)。LDPMOS 元件 2 可被一絕緣環狀 0503-A32757TWF/ianchen 5 1353056 物（isolation ring)包圍，其包括一 LVNW區7和16，以 及對應的拾取區（pickup region) 18。為了絕緣的目的，n • 型深井（deep n-well, DNW)區20典型地於LVPW區4以 . 及LVNW區7和16的下方形成。 典型地，絕緣環狀物係施加0V的電壓。因此，當汲 極區6施加一高電壓時，没極區6和LVNW區16之間 ' 係施加相同的一高電壓。在介於LVPW區4、LVNW區 16和DNW區20之間的界面之區域22中會產生一高電 • 場。高電場的產生會導致LDPMOS元件2的崩潰電壓 (breakdown voltage)下降。如第1圖所示，LDPMOS元件 典型地可在高約12 V的高電壓操作而不會崩潰。然而， LDPMOS元件經常被要求在16V或更高的電壓下操作。 因此，需要改善LDPMOS元件的結構。 【發明内容】 本發明提供一種半導體結構，包括一基板；一第一 _ 井區’位於上述基板上，上述第一井區具有一第一導電 類型；一第二井區，位於上述基板上，且橫向相鄰於上 述第一井區，上述第二井區具有相反於上述第一導電類 型的一第二導電類型；一第三井區，相鄰於上述第一井 區，上述第三井區具有上述第二導電類型，其中上述第 二井區和上述第三井區係彼此隔開；一第一深井區，位 於至少一部分的上述第一井區和上述第二井區下方，上 述第一深井區具有上述第二導電類型；一第二深井區， 0503-A32757TWF/ianchen 6
34第二井11下方’上述第二深井區具有上述第二 H員型，其中上述第二深井區係包圍至少-部分的上 =二井區的側壁和底部，且其中上述第一深井區和上 述苐-深井區係被—間隙隔開；—絕緣區八 上述第一井區中，從上述第一并^的、 4刀 、弟井區的一頂面延伸至上述 第-井區n極介電f，從上述第—井㈣上方延 伸至上述第一井區的上方，其中一部分上述閘極介電質 位於上述絕緣區的上方；—閘極，位於上述閘極介電質 卜。 、 本發明提供另一種半導體結構，·包括一基板；一第 一井區，位於上述基板上，上述第一井區具有一第一導 電類型；一第二井區，位於上述基板上，且橫向相鄰於 上述第井區，上述第二井區具有相反於上述第一導電 類型的-第二導電類型；一第三井區，相鄰於上述第一 井區，上述第二井區具有上述第二導電類型，其中上述 Φ 第二井區和上述第三井區係係被一間隙彼此隔開；一深 井區，位於上述第一井區、上述第二井區和上述第三井 區下方，上述深井區具有上述第二導電類型，其中部分 位於上述間隙的正下方之上述深井區具有一第一不純物 濃度，以及其中位於上述第一井區和上述第二井區的正 下方之上述深井區具有一第二不純物濃度，且其中上述 第一不純物濃度小於上述第二不純物濃度；一絕緣區， 位於一部分上述第一井區中，從上述第一井區的一頂面 延伸至上述第一井區中；一閘極介電質’從上述第一井 0503-A32757TWF/ianchen 7 1353056 區的上方延伸至上述第二井區的上方，其中一部分上述 閘極介電質位於上述絕緣區的上方；一閘極，位於上述 閘極介電質上。 本發明提供另一種半導體結構，包括一基板；一第 一低壓P型井區，位於上述基板上；一第一低壓n型井 區，位於上述基板上，且橫向相鄰於上述第一低壓p型 井區；一第二低壓n型井區，位於上述基板上，且包圍 上述第一低壓1!型井區和上述第一低壓p型井區，其中 上述第二低壓n型井區係與上述第一低壓η型井區和上 述第一低壓Ρ型井區隔開；一第一 η型深井區，位於至 少一部分的上述第一低壓η型井區和上述第一低壓ρ型 井，下方，一第二η型深井區，位於上述第二低壓η型 井區下方，且上述第二0型深井區係與上述第一 η型深 井區橫向隔開；—絕緣區，位於上述第-低壓Ρ型井區 中，上述絕緣區具有-頂面，其大體上與上述第一低塵ρ 型井區的-頂面等高；—閘極介電f，從上述絕緣區的 上方延伸至上述第一低壓n型井區的上方，·一閘極，位 ;上述閘極"電質上，—源極區，位於上述第一低壓打 =井區中’且相鄰於上述絕緣區；—沒極區，位於上述 第- η型深井區中，且相鄰於上述閘極介電質。 -美Ϊ發Γ提供—種半導體結構的形成方法’包括提供 且：βΪΪ基板上形成一第一井區’上述第-井區 :::第-導電類型；於上述基板上形成一第二井區， 且杈向相鄰於上述第一井區， it第一井區具有相反於 0503-A32 75 7T WF/ianchen 8 1353056 上述第-導電類型的一第二導電類型；相鄰於上述第— 井區形成-第二井區，上述第三井區具有上述第二導 類型，其中上述第二井區和上述第三井區係彼此隔開. 上述第一井區和上述第二井區下方形成 弟-冰井區，上述第一深井區具有上述第二導電類 ，於上述第二井區下方形成一第二深井區，上 ' ==述第二導電類型’其中上述第二深井區； μ / 的上述第三井11的㈣和底部，且並中 -區Γ述第二深井區係被一間隙隔開：於 上η:形成一絕緣區，且上述絕緣區從 过第-井區的_頂面延伸至上述第—井區中，· 閘極介電質從上述第-井區的上方延 位於上述絕、;=ί方二::上述閘極介電質 極。 ，、上述閘極介電質上形成一閘 本發明的優點係包括提升崩潰電麗。 【實施方式】 實施，以更詳細地說明本發明較佳 接著會纣淪本發明不同的 明各的―=:。本發 »月翏考第2圖，提供一其缸 丁 ㈤—的半導體材料。在其:實施二較=括例㈣ 例如録化~常用的半導體材二=: 〇503-A32757TWF/ianchei 1353056 物輕摻雜（lightly doped)基板3〇，然而基板3〇也可摻雜n 型不純物。 利用微影製程开> 成且圖案化光阻31。然後形成n型 深井（deep n-well，DNW)區 32 和 34。η 型深井（deep n_well， DNW)區32和34較佳為植入n型不純物形成。舉例來說， 可植入磷（phosphorous)及/或钟（arsenic)。較佳地，n型深 井（deepn-well，DNW)區32和34的η型不純物濃度高於 基板30的ρ型不純物漢度至少一個數量級。η型深井 (deepn-Well，DNW)區32和34係藉由介於上述兩者之間 的一間隙彼此隔開。上述間隙的寬度s係影響後續形成 的高壓金氧半導體（high_v〇ltage metal-oxide-semiconductor，HVM0S)元件的崩潰電壓，並 將於後段詳細描述。然後，移除光阻31。 第3圖係顯示光阻41和η型井區36、38和40的形 成方式。在本發明較佳實施例中，η型井區36、38和40 為植入η型不純物形成。舉例來說，可植入磷(ph〇sph〇r〇us) 及/或钟（arsenic)。較佳地，n型井區36、38和40的n型 不純物濃度高於η型深井（deep n-well, DNW)區32和34 的η型不純物濃度至少一個數量級。在本發明較佳實施 例中，η型井區36、38和40為低壓η型井（1〇w_v〇hage n-well，LVNW)區，其係與例如為核心p型金氧半導體 (core p-type MOS，PMOS)或p型金氧半導體記憶體元件 (memory PMOS device)之低壓元件（圖未顯示）的η型井區 同時形成。另外，η型井區36、38和40和相應之形成低 0503-A32757TWF/ianchen 10 壓電路的低壓n型井（low-v〇itage n-well, LVNW)區具有 相同的深度和濃度。為了簡化起見，說明書中的n型井 區36、38和40也可視為低壓η型井區36、38和40。然 而’ η型井區36、38和40可與低壓井區分開形成。在其 ' 他實施例中’η型井區36、38和40可為高壓井區，其不 ”’屯物 >辰度較佳低於低壓η型井（l〇w_v〇itage n-well，LVNW) 區。注意的是，從剖面圖來看，雖然低壓η型井區38和 鲁 40似乎為兩個分離的區域，上述η型井區38和40為包 圍低壓 η 型井（l〇w_v〇ltage n_weii，LVNW)區 36 的一連續 隔絕環狀物的一部分。形成低壓η型井區36、38和40 之後，移除光阻41。 請參考第4圖，形成光阻42，且形成ρ型井區44、 46和48。ρ型井區44、46和48較佳為植入ρ型不純物 形成。舉例來說’可植入硼（b〇ron)及/或銦（indium)。較 佳地，ρ型井區44、46和48的ρ型不純物濃度高於η型 φ 深井（deep n-well，DNW)區32和34的η型不純物濃度至 少一個數量級。在本發明較佳實施例中，Ρ型井區44、 46 和 48 為低壓 ρ 型井（l〇W-v〇itagep_weii，LVPW)區，其 係與例如為核心η型金氧半導體（core n_type MOS, NMOS) 及/或η型金氧半導體記憶體元件（memory NMOS device) 之低壓元件（圖未顯示）的ρ型井區同時形成。另外，p型 井區44、46和48和相應之形成低壓電路的低壓p型井 (low-voltage p-well，LVPW)區具有相同的深度和濃度。為 了簡化起見，說明書中的ρ型井區44、46和48也可視 0503-A32757TWF/ianchen 1353056 為低壓p型井區44、46和48。然而，p塑井區44、46 和48可與低壓井區分開形成。在其他實施例中’ p型井 區44、46和48可為高壓井區，其不純物濃度較佳高於 低壓p型井（low-voltage p-well, LVPW)區。注意的是，從 剖面圖來看，雖然低壓p型井區46和48似乎為兩個分 離的區域，上述低壓p型井區46和48為一低壓p型井 (low-voltage p-well，LVPW)連續隔絕環狀物的一部分。在 其他實施例中，不形成低壓p型井區48，而形成條狀的 低壓p型井區46。形成低壓p型井區44、46和48之後， 移除光阻42。熟於此技術之人士可知形成低壓η型井區 36、38和40，以及低壓ρ型井區44、46和48，僅為設 計選擇的考量。 第5Α和5Β圖係顯示絕緣區50的形成方式。如第 5Α圖所示，在較佳實施例中，係以形成溝槽，再填入例 如二氧化矽（Si02)或高密度電漿氧化物（HDP oxide)的介 電材料於上述溝槽中，且進行化學機械研磨以移除過量 介電材料的方式，以使介電材料的表面等高於基板30的 表面，以形成絕緣區50。最後形成的淺溝槽隔離（shallow trench isolation, STI)區為絕緣區50。如第5B圖所示，在 其他實施例中，於前述形成的結構上方’形成較佳為氮 化矽（SiN)的遮罩層52。然後圖案化遮罩層52以形成開 口。接著進行氧化步驟’以於開口中形成絕緣區（也可稱 為場氧化物）50。典型地’對於〇.25μιη或更小尺寸的製 程，絕緣區50較佳為淺溝槽隔離（STI)區。對於較大尺寸 0503-A32757TWF/ianchen 12 1353056 的製程，絕緣區50較佳為場氧化物。 請參考第6圖，塗佈且圖案化光阻54，並形成開口 56。進行p型不純物植入步驟以於LVPW區48中形成 P+區58，且於LVNW區36中形成P+區60。P+區58和 60較佳包括硼及/或其他p型不純物，且以約大於ι〇2〇 ions/cm3的不純物濃度重摻雜（heavily doped)形成。p+區 58和60可分別做為汲極接觸區（drain contact region)和源
極區（source region)。不純物植入後，移除光阻54。 請參考第7圖’塗佈且圖案化光阻62，且進行^型 不純物植入步驟以形成Ν+區64、66和68。植入的不純 物可包括磷（phosphorous)及/或钟（arsenic)。較佳以約大於 102G ions/cm3的不純物濃度重摻鉍 ^ ^ χτ 修雜η型不純物。Ν+區66 和68係分別做為低壓η型井區λδ 8和40的拾取區（pidup region)。不純物植入後，移除光隍62。 在另一實施例中，N+區64、66和68可於形成P+區 58和60《前形成，或於閘極介電質、問極和問極間㈣ 形成之後形成。熟於此技術《人士可了解各別的製程步 第8圖係顯示間極介電質7 〇、間極7 2和問極間隙壁 74的形成。熟於此技術之人切知閘極介電質川較佳包 括氧㈣’然而也可使用例如氮切，碳化石夕，氮氧化 石夕或其組合等其他介電材料。_ 72㈣包括_以 石夕。在另一實施例中，問極72可使用金屬、金屬氮化物、 金屬石夕化物或其他導電材料。可較佳全面性沉積介電声 0503-A32757TWF/ianchen 13 1353056 和移除不需要的部分以形成閘極間隙壁74。閘極介電質 70、閘極72和閘極間隙壁74的詳細製程係為習知，因 此在此不做重覆敍述。閘極72的一邊緣係位於絕緣區5〇 的上方。因此形成高壓p型金氧半導體（HVPMOS)元件 76 ° 接著，對高壓p型金氧半導體(HVPMOS)元件76進 行退火製程，以使DNW區32和34中的不純物向介於 DNW區32和34之間的基板區域78擴散。結果，在之 後形成之結構中，DNW區32和34可以沒有清楚的邊 界。然而，區域78係具有較DNW區32和34低的p型 不純物濃度（第一不純物濃度）。上述第一 p型不純物濃度 係有少於二分之一的DNW區32和34中第二p型不純物 濃度的趨勢。第二p型不純物濃度很可能大於第一 p型 不純物濃度一個數量級（十倍）或超過一個數量級。在本發 明之一實施例中，當上述第一不純物濃度為1015 ions/cm3 時，第二不純物濃度則為l〇I6i〇ns/cm3。 本發明實施例的一項優點為DNW區32和34係彼此 隔開。另外，LVPW區44與LVNW區38隔開。結果， 基板區域78具有較低的p型和η型不純物濃度。因此， 可以分散高度集中的電場，因而可以增加HVPMOS元件 76的崩潰電壓（breakdown voltage)。可以了解的是， HVPMOS元件76的崩潰電塵（breakdown voltage)係與基 板區域78的寬度S相關。寬度S增加時，HVPMOS元件 76的崩潰電麈（breakdown voltage)會隨之增加。利用本發 0503-A32757TWF/ianchen 14 1353056 明實施例所形成的HVPMOS樣品元件，其崩潰電壓係介 於22.5V至30V之間。 第9和10圖係顯示本發明的其他實施例。在第9圖 中’於LVPW區44與DNW區34之間形成LVPW區46, 且LVPW區46與DNW區34之間具有一額外的間隙。 在第10圖中，LVPW區46並不存在。 前述實施例係具有非對稱結構（asymmetric structure)，其中位於井區中的源極區和汲極區係具有不 同的導電類型。第11圖係顯示一實施例之具有對稱結構 (symmetric structure)的 HVPMOS，其中 HVPMOS 元件包 括兩個LVPW區80、82和介於兩者之間的LVNW區84。 類似於第8圖所示的實施例，DNW區32和34係彼此隔 開以增加HVPMOS元件的崩潰電壓。 雖然上述較佳實施例係顯示HVPMOS元件的形成， 熟於此技術之人士可了解形成高壓η型金氧半導體 (HVNMOS)元件各別的形成步驟，且其具有與η型井區 36、38和40、ρ型井區44、46和48、以及源/汲極區58 和60等相反的導電類型（請參考第8圖）。第12圖係顯示 本發明的另一實施例之一高壓η型金氧半導體（HVNMOS) 元件，其包括LVPW區90和92、LVNW區94和96。可 以了解尚壓MOS元件具有各種不同的佈局。然而，仍可 應用本發明實施例的形成概念。類似地，可利用反轉第 11圖中摻雜區的導電類型以形成具有對稱結構的 HVNMOS 元件。 0503-A32757TWF/ianchen 15 1353056 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟悉此項技藝者，在不脫離本發明 之精神和範圍内，當可做些許更動與潤飾，因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。
0503-A32757TWF/ianchen 16 1353056 【圖式簡單說明】 第1圖為習知的高壓p型金氧半導體元件。 第2至5A圖及5B至8圖為本發明實施例之高壓p 型金氧半導體元件的製程剖面圖。 第9至U)圖為本發明其他實施例之高壓p型金 導體元件。 第11圖為對稱結構的高壓p型金氧半導體元件
第12圖為高壓n型金氧半導體元 【主要元件符號說明】 2〜橫向擴散ρ型MOS元件；
4〜低墨ρ型井區； 7〜低壓η型井區； 10〜閘極氧化層； 14〜淺溝槽隔離區； 32、34〜η型深井區； 41、42、54、63〜光阻； 50〜絕緣區； 58、60〜Ρ+區； 70〜閘極介電質； 74〜閘極間隙壁； 6〜汲極區； 8〜源極區； 12〜閘極； 30〜基板； 36、38、40〜η型井區； 44、46、48〜ρ型井區； 52〜遮罩層 、 66 、 68〜N+區 ； 72〜閘極； 76〜高壓ρ型金氧半導體元件； S〜寬度 7 8〜基板區域 80 ' 82 ' 90、92〜低壓ρ型井區； 84、94、96〜低壓η型井區。 0503-A32757TWF/ianchen
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Claims (1)

1353056
第96135334號申請專利範圍修正本 十、申請專利範圍： 1.一種半導體結構，包括： 一基板； 一第一井區，位於該基板上，該第一井區且 一導電類型； 有第 第二井區，位於該基板上，且橫向相鄰於該第一 井區’該第二井區具有相反於該第—導電類型的二 導電類型； — -第三井區，相鄰於該第一井區’該第三井區且有 該第二導電類型’其中該第二井區和該第三井彼 隔開； _ -第-深井區，位於至少一部分的該第一井區和該 第-井區下方’該第—深井區具有該第二導電類型； 一第二深井區，位於該第三井區下方，該第二深井 區具有該第二導電類型，其中該第二深井區係包圍至少 4刀的5亥第二井區的側壁和底部，且其中該第一深井 區和S亥第一深井區係被一間隙隔開； 一絕緣區，位於一部分該第一井區中，從該第一井 區的一頂面延伸至該第一井區中； 。閘極"电貝，從該第一井區的上方延伸至該第二 井區的上方’其中-部分該閘極介電質位於該絕緣區的 上方；以及 一閘極，位於該閘極介電質上。 2.如申請專利範圍第】項所述之半導體結構，其中該 〇503-A32757TWFl/ianchen 18 1353056 第96135334號申請專利範圍修正本 100年3月29日修正替換頁 第一導電類型為卩型，且該第二導電類型、n ^~~〇—~~~ ^ 3.如申請專利範圍第1項所述之半導體結構，其中該 第一導電類型為！！型，且該第二導電類型為p型。 4.如申請專利範圍第丨項所述之半導體結構，其中位 · 於該間隙中之該第二導電類型不純物的一第一不純物濃 -度係低於位於該第一深井區和該第二深井區中之該第1 導電類型不純物的一第二不純物濃度。 々5.如申請專利範圍第4項所述之半導體結構，其中該 第不”’屯物/辰度小於該第二不純物濃度一個數量級或起 · 過一個數量級。 σ 々6‘如申請專利範圍第1項所述之半導體結構，其中該 第一井區、該第二井區和該第三井區之中每一個都為二 連續井區’其具有實質上均勾的—不純物滚度。 7.如申睛專利範圍第1項所述之半 η咕傅，灵包 一第四井區，位於該第一井區和該第三井區之間，該
四井區具有該第—導電類型’其中該第四井區係與該 一和第三井區隔開。 、Χ ^ 8·如申請專利範圍第7項所述之半導體結構，其中該 第四井區係與該第二深井區相鄰。 9.如申請專利範圍第7項所述之半導體結構，i中該 第四井區係與該第二深井區隔開。 '、 /〇·如申請專利範圍第1項所述之半導體結構，其中 該第一井區和該第二井區為高壓井區。 "·如申請專利_第i項所述之半導體結構，更包 050^-Aj2757TWF 1 /ianchen 19 1353056 第96135334號申請專利範圍修正本 r J门zy a修正 括一第四井區，位於該第二井 反側，哕筮恭F S 士 了於这弟—井區的相 夂W这弟四井£具有該第一導電類 區相鄰於該第二井區，且該閘 /、 〇第四井 井區上方。 3閘極"電質係延伸至該第四 括 12·如申料利範圍第1項所述之半導體結構，更包 且相鄰於該 且相鄰於該 一第一源/汲極區，位於該第一井區中 絕緣區；以及
一第二源/汲極區，位於該第二井區中 .閘極介電質。 I3·一種半導體結構，包括： 一基板； 該第一井區具有一第 一第一井區，位於該基板上， 一導電類型； 第一井區，位於該基板上，且橫向相鄰於該第一 區該第—井區具有相反於該第—導電類型的二 導電類型； ^ :第三井區，相鄰於該第一井區，該第三井區具有 °亥第一導電類型’其中該第二井區和該第三井區係係被 一間隙彼此隔開； 一深井區，位於該第一井區、該第二井區和該第三 井區下方，該深井區具有該第二導電類型，其中部分位 於該間隙的正下方之該深井區具有—第―不純物濃度， 以及其中位於該第一彳區和該第=井區的正下方之該深 0503-Α32 757TWFI /ianchen 20 1353056 第96135334號申請專利範圍修正本 1〇〇年3月29日修正替換頁 井區具有一第二不純物濃度’且其中該第— 小於該第二不純物濃度； 一絕緣區，位於一部分該第一井區中，從該第一井 區的一頂面延伸至該第一井區中； 一閘極介電質，從該第一井區的上方延伸至該第二 井區的上方’其中—部分該閘極介電質位於該絕緣區的 上方；以及 閉極 证於琢鬧極介電質上。
二a 14.如申請專利範圍第13項所述之半導體結構，其 „亥第導電類型為p型，且該第二導電類型為η型。 15.如申請專利範圍第13項所述之半導體結構，里 該第-不純物濃度小於該第二不純物濃度一個數量級 超過一個數量級。 16. —種半導體結構，包括： 一基板； 一弟一低壓ρ型井區，位於該基板上；
且橫向相鄰 一第一低壓η型井區，位於該基板上， 於該第一低壓ρ型井區； 一弟二低壓η型井區，位於該基板上，且包圍該 -低壓η型井區和該第一低壓ρ型井區，#中該第二 屢η型井區係與該第—低壓η型井區和該第—低 井區隔開； -Ρ 弟 η型丨木井區，位於至少一 型井區和該第一低壓ρ型井區下方； 部分的該第一低壓 η 〇503-A32757TWFl/ianchei 21 1353056 *第96135334號申請專利範圍修正本 100年3月29日修正替換頁 二第二η型深井區’位於該第二低壓η型井^^~7~~ 且該第二η魏絲係與該第-η型深井d橫向隔開； 絕緣區，位於該第一低壓P型井區中，該絕緣區 ’、有頂面，其大體上與該第一低壓p型井區的一頂面 等高； 卸 一閘極介電質，從該絕緣區的上方延伸至該第— 壓η型井區的上方； - 一閘極，位於該閘極介電質上； _ 源、極區，位於該第一低壓η型井區中，且相鄰於 該絕緣區；以及 、 一汲極區，位於該第一 η型深井區中，且相鄰於該 閘極介電質。 、 卜η.如申請專利範圍第16項所述之半導體結構，其中 =個該第和第一 η型深井區為一連續區域，其具有 貫質上均勻的一 η型不純物濃度。 φ 八丨8.如申請專利範圍第16項所述之半導體結構，其中 ”於該第-和第二η型深井區之間的__間隙具有擴散的η 型不純物，並具有—第―η型不純物濃度，且其中該第 和第一 η型深井區具有一第二η型不純物濃度，以及 /、中4第一和第二η型不純物濃度的差值大於一個數量 級。 if.如申請專利範圍第16項所述之半導體結構，更包 括一第二低壓p型井區’介於該第-低壓p型井區和該 第-低壓η型井區之間，且與該第一低壓p型井區和該 〇503.A32757TWFl/ianchen 22 1353056
第96135334號申請專利範圍修正本 第一低壓η型井區隔開。 :種:板導體結構的形成方法’包括下列步驟: 具有一第 於該基板上形成一第—井區，該第一 一導電類型； 丼F於=板上形成一第二井區，且橫向相鄰於該第一 井區具有相反於該第—導電類型的-第二 有該= 井區形成一第三井區，該第三井區具 此隔類型’其中該第二井區和該第三井區係彼 一第：ί:;部分的該第-井區和該第二井區下方形成 第一冰井區，該第-深井區具有該第二導電類型； 於該第三井區下方形成一第二深井區，該 1 區具有該第二導電類型，其申 ：’木井 一邱八沾兮结- ，、τ 4弟一冰井區係包圍至少 區二第之：5區:側壁和底部，且其中該第—深井 弟一 /木井區係被一間隙隔開； 於一部分該第一井區中形成一絕緣 從該第-井區的—頂面延伸至該第—井區中； 形成閘極介電質，該閘極介電質從該第—井 上方延伸至該第二井區的上方，其中一部分 質位於該絕緣區的上方；以及 卩刀為 1極介電 於該閘極介電質上形成一閘極。 21.如申請專利範圍第20項所述之半導體結構的形 〇503.A32757TWFl/ianchen 23 1353056 第96135334號申請專利範圍修正本 t方法：其中該第二和該第三井區係同時"^7^ 該弟-和該第二深井區係同時形成。 ”中 成方Γ如專利範圍第20項所述之半導體結構的形 件m ?第一井區係與一第一低壓金氧半導體元 :的：第一健井區同時形成，且該第二和第三井區係 ”-第一金氧半導體元件的—第二低壓井區同時形成。 、23.如中請專利範圍第2()項所述之半導體結構的形 成方法’更包括於形成該第—和第二深井區步驟之後， 其中該第一和第二深井區中的不純物係擴散進入該間隙 中’亡其中從該第-和第二深井區擴散的原子濃度係具 有一第一不純物濃度，其值低於該第一和第二深井區中 的一第二不純物濃度。 、24.如申請專利範圍第23項所述之半導體結構的形 成方法，其中該第一不純物濃度小於該第二不純物濃度 一個數量級或超過一個數量級。
0503-A3275 7T WF1 /ianchen 24
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