1351736 »· ' 第96119449號專利說明書修正本 修正曰期：1〇〇年5月3曰 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體製程，且係有關於一種藉 由降低溝槽（gap)深寬比（aspect ratio)以改善層間介 電層（ILD)填溝能力不佳（gap-filling capability)之方 法。 【先前技術】 • 積體電路的發展技術日新月異，其發展趨勢往功能強 大’尺寸縮小與速度加快的方向前進，而動態隨機存取記 憶體（DRAM )的製造技術亦是如此，然而當特徵尺寸越 來越小’例如下降至次llOnm，往往因溝槽深寬比增加而 導致層間介電層（ILD )填溝能力不佳，容易造成在ilD 中產生孔洞（seam )，進而發生位元線與位元線短路，以 及位元線接觸插塞（bit line contact)與源/汲極之接觸電 阻增加等問題。 鲁 以下將配合第1圖說明習知之記憶裝置之位元線接觸 的中間製程剖面圖，以說明因溝槽深寬比增加而導致孔洞 形成於ILD中的情形。在基底10中形成有記憶裝置所需 的半導體元件，例如電容等，不過此處為了簡化圖式，僅 以平整的基底10表示之。基底10具有記憶陣列區 (memory array region)及周邊電路區（peripheral circuit region )，為了簡化說明，此處僅以記憶陣列區1作說明。 記憶陣列區1上方設置有複數個閘極結構5，以供製 作字元線（word line )之用，此處，閘極結構5包含閘極 導電層12以及閘極上蓋層13，閘極導電層12可包括多 5 1351736 第96119449號專利說明書修正本 修正日期：H)〇年5月3日 晶石^或金屬層，在閘極上蓋層13上形成用以增加黃光 製程寬裕度（process Wind0w)的抗反射層14。閘極導電 層12係形成於閘極介電層hi，閘極間隙壁16形成於 問極結構5之侧壁’在相鄰之閘極結構5之間的基底ι〇 中則具有源/汲極區19。閘極介電層u係利用熱氧化法所 形成之氧化矽層；閘極間隙壁16及抗反射層14係由氮化 石夕所構成。 在這些閘極結構5上方及相鄰之間極結構5之間形成 層間介電g 17，例如則石夕玻璃（ g ass ’ BPSG )，其可藉由化學氣相沉積法（c)形成 J，以作為層間介電層。然而’隨著線寬越小，相鄰閘極 …構5之間的間距也越來越小’例如當特徵尺寸下降至 ，則閘極結構5之間的間距小於—，如此將因 沐免比增加而造成層間介電層Π填溝能力不佳，導致在 結構5之間的層間介電層17中產生孔洞』 、:於相鄰之閘極結構5之間的層間介電層17中形成位元 圖中未綠示），並接著於位元線接觸插塞 )Γ 形成位元線接觸插塞（圖中未繪 不）。而，填入之導電材料會藉由層間介電層Ρ 與其：鄰近之位元線接觸插塞產生電性連接，如 : = 元:發生短路，嚴重影響元件之可靠 1 ώ Ί，丨電層17材料蝕刻不完全，如此 導致=線接職塞與源/㈣區Η之賴電阻增加。 法。丨’目别亟需-種改善上述缺點之半導體製造方 1351736 s 1 第96119449號專利說明書修正本 修正日期：100年5月3曰 【發明内容】 本發明之目的在於提供一種半導體裝置的製造方 法，其可改善因層間介電層填溝能力不佳所造成之元件可 靠度降低的問題。 本發明提供一種半導體裝置的製造方法，包括：提供 • 一基底，在該基底上形成一閘極材料層；依序形成一研磨 - 停止層及一抗反射層於該閘極材料層上；圖案化該抗反射 層、該研磨停止層、及該閘極材料層，以形成複數個閘極 結構；形成一圖案化罩幕層於一位元線接觸插塞預定區兩 側之該抗反射層上；去除未被該圖案化罩幕層覆蓋之該抗 反射層及該研磨停止層，之後移除該圖案化罩幕層；形成 一介電層覆蓋該些閘極結構並填入該些閘極結構之間；平 坦化該介電層，並且去除該位元線接觸插塞預定區兩侧之 該抗反射層；圖案化該介電層，以形成一位元線接觸插塞 洞於該位元線接觸插塞預定區；以及填入一導電材料層於 該位元線接觸插塞洞中，以形成一位元線接觸插塞。 【實施方式】 以下實施例將伴隨著圖式說明本發明之概念，在圖式 或說明中，相似或相同之部分係使用相同之標號，並且在 圖式中，元件之形狀或厚度可擴大或縮小。需特別注意的 是，圖中未繪示或描述之元件，可以是熟習此技藝之人士 所知之形式。此外，當欽述一層係位於一基板或是另一層 上時，此層可直接位於基板或是另一層上，或是其間亦可 有中介層。 以下配合第2至14圖說明本發明實施例之半導體裝 7 1JM736 第96119_專利說明書修正本 修正曰期：則年5月3曰 置造方法，其可改善層間介電層之填溝能力，適用於 憶裝置’如動態隨機存取記憶體（dram)。首先，請 二:^ 2圖，提供一基底100例如矽晶圓，基底100包括 =陣列區以及周邊電路區，為了簡化說明，此處僅以記 憶陣列區10作說明。 在記憶陣列區10之基底100上形成問極介電層110, =於極”电層11Q上形成閘極材料層133。在本實施 :了=極材料！133依序包含多晶石夕層120、金屬矽化 :n/接間極上盖層140’其中多晶石夕層120及金屬石夕化 曰30構成為閘極導電層。閘極介電層11Q可包括由教氧 法\ =^====7利用低壓化學氣相沈積 pa ^ u .. a , 贪屬矽化層13〇材料包括矽化鎢； 甲 1極上，層140可包括氮化矽等介電材料。 極材:^ 5序广成研磨停止層150及抗反射’ 160於閘 ，材科層133 1 ’研磨停止層15()可包括多晶石夕，抗反射 /匕石夕⑼可增加後續黃光製程之製程寬裕度，其可包括氮氧 = ㈣化罩幕層而於抗反射 光阻層。再以第一圖荦化如02包括 反射呙an 罩幕層為遮罩，依序蝕刻抗 ^ 停止層150、及閘極材料層133，以形 =數的閘極結構152，如第4圖所示。此處之韻 I為乾姓刻，在钱刻抗反射層16〇 間極上蓋層M0的步驟可利用eF層150、及 蝕刻氣體；在蝕刻多晶矽#丨4八 ^ 2、及Ar為 曰120與金屬梦化層no的步驟 1351-736 t 第96119449號專利說明書修正本 修正日期：100年5月3曰 可利用SF6、HBr、Hen、He、02、Cl2為蝕刻氣體。最後， 可利用電漿灰化法（plasma ashing )或濕式剝除（wet stripping)去除第一圖案化罩幕層102。 請參考第5圖，可利用緩衝式氫氟酸（BHF)為蝕刻 液，钱刻金屬石夕化層13 0，以對金屬石夕化層13 0進行一回 拉（pull back)製程，藉由此回拉製程使閘極結構152之 ' 間局部的間距增大，有利於後續層間介電層的沈積製程。 • 請參考第6圖，形成一填充材料層170於閘極結構152 φ 上並且填入閘極結構152之間。可藉由例如塗佈（cotaing ) 抗反射材料於基底100上達成，此抗反射材料可為有機之 抗反射材料。接著，形成第二圖案化罩幕層104於位元線 接觸插塞預定區168、位元線接觸插塞預定區168兩側之 抗反射層160、及部分之填充材料層170上。該第二圖案 化罩幕層104包括光阻層。 請參照第14圖，其係繪示本發明實施例形成第二圖 案化罩幕層104之後的半導體裝置之上視圖，由圖中顯 示，鄰接位元線接觸插塞預定區168之閘極結構152係由 • 第二圖案化罩幕層104所覆蓋，各個閘極結構152具有未 被第二圖案化罩幕層104覆蓋之部分，以及被第二圖案化 罩幕層104覆蓋之部分。 請參考第7圖，以第二圖案化罩幕層104為遮罩，去 除未被第二圖案化罩幕層104覆蓋之抗反射層160、研磨 停止層15 0、以及填充材料層17 0。此步驟可藉由例如電 漿蝕刻或反應性離子蝕刻（RIE)之乾蝕刻法達成。 接著，請參考第8圖，去除此第二圖案化罩幕層104 以及剩餘之填充材料層170。在本實施例中，可藉由電漿 9 1351736 第96119449號專利說明書修正本修正日期：1〇〇年5月3日 灰化法同時去除第二圖案化罩幕層1〇4與填充材料層 170。再者，位元線接觸插塞預定區168兩側之閘極結構 152的閘極上蓋層140上仍具有抗反射層16〇、研磨停止 層150 ;而非位元線接觸插塞預定區168兩側之閘極結構 152之抗反射層160、研磨停止層152已被去除，而露出 閘極上蓋層140。 請參照第9圖，在閘極結構152、152,之側壁形成絕 緣間隙壁115。在本實施例中，絕緣間隙壁115的形成方 法係先順應性的沉積於基底1 〇〇及閘極結構152、丨52， 上，間隙壁材料層例如為氮化石夕（圖中未繪示）。之後， 再貫施非等向性蝕刻（anis〇tr〇picetching)回蝕刻此間隙 壁材料層，以於閘極結構152、152，之側壁形成絕緣間隙 土 115繼之，可利用閘極結構152、152’及絕緣間隙壁 115為遮罩，實施離子佈植製程（i〇n implant)，以在基 底1〇〇中形成源/汲極區180。 土 清參照第10圖’沈積介電層185覆蓋閘極結構152、 152’並填入這些閘極結構152、152，之間，以形成層間介 電層。較佳者，介電層185包括硼磷矽玻璃（BPSG)， 再進行熱回流（reflow)製程以促進BPSG之流動性， 增加其平坦度。 、喷參考第11圖，實施平坦化製程例如化學機械研磨 法(CMP) ’依序移除介電層185及問極結構152上之抗反 ，層I60,並於化學機械研磨過程中設定研磨停止層15〇 ，偵、測研磨停止之終點。在平坦化製程後，再於介電層 上形成另一介電層19〇。在本實施例中，介電層 °匕括利用含有四乙絲酸鹽（TEQS)為反應氣體所形 1351736 «· * 第96119449號專利說明書修正本 修正日期：丨〇〇年5月3日 成之氧化矽。 請參考第12圖，藉由微影及蝕刻製程圖案化介電層 185、190，以在位元線接觸插塞預定區168形成位元線接 觸插塞洞107。 " 請參考第13圖，形成導電材料層195於介電層19〇 上並且填入位元線接觸插塞洞107之中，此導電材料声 195可形成位元線以及與源/汲極區18〇電性連接之位元 . 線接觸插塞。導電材料層195可包括銅、鎢或鋁等金屬材 φ 料。 根據上述貫施例’在基底1 〇〇上形成介電層18$之 前，由於部分之閘極結構152,已去除閘極上蓋層14〇上的 抗反射層160及研磨停止層150,因此閘極結構152、152, 之間的溝槽（gap)之深寬比可有效地降低，而改善介電 層185之填溝能力。至於在位元線接觸插塞預定區168兩 側之閘極結構152上的抗反射層16〇係待平坦化介電層 185時再去除之，是因為蝕刻抗反射層16〇以降低深寬比 的同時，也容易不小心破壞抗反射層160下的閘極上蓋層 140，若位元線接觸插塞預定區168兩側的閘極結構 之閘極上盍層140受破壞，則形成位元線接觸插塞洞】 的蝕刻過程會使得閘極導電層裸露，而導致後續形成之位 元線接觸插塞與閘極導電層電性接觸而發生短路，故在形 成介電層185之前先不去除位元線接觸插塞預定區168兩 側的抗反射層160。雖然沈積介電層185時，位元線接觸 插塞預定區168兩側之抗反射層未去除，而導致位元線接 觸插塞預定區168的深寬比不能有效降低，但因為位元線 接觸插塞預定區168四周的閘極結構152之高度已降低， 1351736 第96119449號專利說明書修正本 修正日期：100年5月3曰 仍可有效改善在位元線接觸插塞預定區168之介電層的 填溝能力。 利用上述實施例，可解決由於層間介電層填溝能力不 佳造成在介電層中產生孔洞所導致之位元線與位元線短 路，以及位元線接觸插塞與源/汲極之接觸電阻增加等問 題。 另外，需注意的是，上述實施例雖以DRAM之位元 線接觸插塞作為範例作說明，然而位於記憶裝置之周邊電 路區或其他半導體裝置具有填溝能力不佳而造成元件可 靠度降低之問題，同樣可應用本發明之概念解決之。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此項技藝者，在不脫離本發明之精 神和範圍内，當可作更動與潤飾，因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。
12 I35L.736 第96119449號專利說明書修正本修正日期：100年5月3日 【圖式簡單說明】 第1圖係繪示習知之記憶裝置之位元線接觸的肀間製 程剖面圖；以及 第2至13圖係繪示本發明實施例之半導體裝置之製造 方法之剖面圖；以及 第14圖係繪示本發明實施例之半導體裝置之製造方法 之上視圖。 【主要元件符號說明】 先前技術 1〜記憶陣列區； 10〜基底； 12〜閘極導電層； 14〜抗反射層； 17〜層間介電層； 19〜源/汲極區。 實施例 ί〇〜記憶陣列區； 5〜閘極結構； 11〜閘極介電層； 13〜閘極上蓋層； 16〜閘極間隙壁； 18〜孔洞； 100〜基底； 102〜第一圖案化罩幕層；104〜第二圖案化罩幕層； 107〜位元線接觸插塞洞；110〜閘極介電層； 115〜絕緣間隙壁； 120〜多晶矽層； 130〜金屬石夕化層； 133〜閘極材料層； 140〜閘極上蓋層； 150〜研磨停止層； 152、152’〜閘極結構； 160〜抗反射層； 168〜位元線接觸插塞預定區； 170〜填充材料層； 180〜源/汲極區； 185、190〜介電層； 195〜導電材料層。 13