TWI343714B - Time-to-digital converter and method thereof - Google Patents

Description

1343714 九、發明說明： 【發明所屬之技術領域】 本發明有關於一種轉換器，特別是一種時間對數位轉換器 (time-to-digital converter，TDC)。 【先前技術】 時間對數位轉換器(time-to-digital converter，TDC)為人所熟知 • 的習知技藝。如第1圖所示，-習知時間對數位轉換器100包含: 一延遲鏈(delay chain)，該延遲鏈包含複數個串列延遲元件 11 〇-1 〜110-N、一陣列資料正反器(data flip-flop) DFF 120 1 〜120 N 及一溫度計碼解碼器(thermometer-code decoder)130。此延遲鏈接 收一輸入時脈CLK及產生複數個已延遲信號d(1)〜D(N)等等。因 所有的延遲元件(11〇_1、…、110—N)大致上是相同的電路，所以 大致上於该延遲元件會產生相同的延遲量。令每一延遲元件的延 • 遲量為d。延遲元件110—1〜11〇_Ν輸出之已延遲信號(d(1)〜D(N)) 係作為陣列資料正反器DFF 120一卜120_N之輸入信號，而陣列資 料正反器分別地產生複數個決定信號(Q(l)〜Q(N》。舉例來說，來 自延遲元件110_1之已延遲信號D(l)被提供至資料正反器DFF 120-1以產生決定信號Q(l)。所有資料正反器(120_>120_N)由一 u 參考時脈REF所觸發。時間對數位轉換器1〇〇係用以進行偵測及 " 數位化輸入時脈CLK及參考時脈REF之間的時序差異。溫度計 碼解碼器130接收來自該資料正反器（12〇_卜120_N)之多個決定信 5 1343714 〜Q(N))，且將多個決定信號轉換為一數位輸出信號TE(代 表”時序估量’，），其中此TE表示為輸入時脈CLK及參考時脈ref 間的一已估量的時序差異。 第2圖為一使用8個延遲元件及8個資料正反器之習知TDC 1之時序不意圖。由所有資料正反器對前些決定信號Q(l)〜Q(8)進行

• '加總以求得數位輸出信號TE，。於此時序示意圖中輸入時脈CLK 及參考時脈REF間的已估量的時序差異為TE.d=4d，其中d為每 ® 一兀件所產生的延遲量。在此方法中，數位輸出信號TE之輸出碼 群為{0, 1，2,…，8}。而在另一方法中，一偏移量被導入至數位輸 出信號TE，致使用於數位輸出信號TE之輸出碼群為卜4, -3, _2,」， 〇，1，2，3，4}。而該的偏移量係由數位輸出信號 Q(l)+Q(2)+Q⑶+…+Q⑻且同時在輸入時脈CLK與多個資料正反 器間插入四個延遲元件(未見於圖示）。因為數位相位鎖相迴路 (phase lock loop)在穩態中對於一 TDc所需的時間差異(於一輸入 • 時脈及一參考時脈間)接近於零’所以此偏移量對於一數位相位鎖 相迴路應用是必要的。在另一實施例中，其使用奇數個延遲元件 及資料正反器’此偏移量被採用致使該用於數位輸出信號ΤΕ之碼 群為{±1/2, 土3/2, ±5/2，…}。在此方法中，於碼群内並無存有，狀， 值，且±1/2被認為是”實際上等於零”(virtuaIIy zer〇)。此外，對於 U 一數位相位鎖相迴路之應用，在一穩態内對於一 TDC所需的時間 - 差異(於一輸入時脈及一參考時脈間)接近真零或實際上等於零。 習知的TDC之時序解析度係由延遲元件的延遲量所限制。舉 6 1343714 例來說’於新的·錄料體(CM〇s)技射…賴元件通常 以-緩衝電路(bufferdreuit)來實現，射，延遲元件的延遲量不 會少於2〇ps。因此，以新的CM〇s電路來架構的習知tdc電路 之時間解析度被限制在20ps左右。 因此’如何一產生一時間高解析之裝置及其方法應是迫切需要 的。 【發明内容】 因此，本發明之目的之一在於提供一種時間對數位轉換器及其 方法’該時間對數位轉換器具有較高的解析度。 本發明之目的之一在於提供一種數位式相位鎖相迴路及其方 法，该時數位式相位鎖相迴路具有一較高的解析度的時間對數位 轉換器。 本發明之目的之一在於提供一種時序偵測方法，該時序偵測 方法具有較高的解析度。 本發明之目的之一在於提供一種時間對數位轉換器及其方 法’該時間對數位轉換器具有一偵測範圍，此偵測範圍可涵蓋較 寬範圍且具有一高解析度。 在一實施例中，其揭露一種時間對數位轉換器，包含:複數個 並聯電路，每一並聯電路係接收一第一時脈及依據該第一時脈以 分別產生一延遲時脈;複數個取樣電路(sampling circuit)，每一取樣 7 1343714 ' 電路係根據一第二時脈而分別對該複數個延遲時脈之其一進行取 樣以產生-決定信號;以及-第-電路，係接收該複數個決定$ 且相應地產生一數位輸出信號。 °1 在-實施财，其揭露-種關對數_換方法。此方法包 、含：提供複數個並聯電路，每-並聯電路接收一第一時脈，並相 、應地產生一延遲_，其中，該複數個延遲時脈具有不同的時序; 依據-第二時脈對該複數個輯時脈進行取樣以產生複數個決定 •信號;以及依據該複數個決定信號以輸出一數位輸出信號。 在-實施例中，其揭露-種時間對數位轉換方法。此方法包 •，含：接收一第一時脈;藉由使用複數個並聯電路以自該第一時脈產 • ‘纟—第—群延遲時脈;根據—第二時脈對該第-群延遲時脈進行 取樣以產生-第-群決定信號;依據該第一群決定信號以輸出一 第-時序估量信號;自該第i脈產生—第二群延遲脈該其中 該第二群延遲_之延遲時間與該第—群延遲時脈之延遲時間不 同;根據-第三時脈對該第二群延遲時脈進行取樣以產生一第二 群決疋k號;依據該第二群決定信號以輪出一第二時序估量作號 以及根制第—時雜4錢⑽第二_估量錢以產生L最 終時序估量信號。 u 在—實施例中，其揭露-種數位式相位鎖相迴路。此數位式相 .位鎖相迴路包舍一時間對數位轉換器模組，包含：一第一時間 對數位轉換器，包含:複數個並聯電路，係根據一第一時脈而產生 14 一第-群延_脈;-第-群取樣電路，係根據—第二時脈及該第 脈而產生-第-群决定信號;—第—電路，係根據該第 “疋Μ而產生-第-時序估量信號;—迴路舰器，用以接 及第-時序估量信號以及產生—鮮控繼號;以及—數位# 制振堡器，用轉收職輪制域以及產生—輸出時脈。 在-實施例令，其揭露一種時序_方法。此方法包含使用 複數個並聯電路以自—第—時脈中產生複數個導出時脈，其中該 複數個導出時脈具有科的延遲量;於該複數個導㈣脈及一第 二時脈間決域數個相應時序關係;以及根據該些時序關係決定 於該第一時脈及該第二時脈間的一時序差異。 在-實施例中’其揭露一種時間對數位轉換方法。此方法包含 使用-第-群複數個並聯電路以接收—第—時脈及相應地產生一 第—群延遲時脈;根據-第二時脈對該第—群延遲時脈進行取樣 以產生:第-群決定信號;依據該第—群決定信號以輸出一第一 時序估量信號;使用-第二群複數個並聯電路以接㈣第二時脈 及相應地產生-第二群延遲時脈;根據該第_時脈對該第二群延 遲時脈進行取樣以產生—第二群決定信號;依據該第二群決定作 说以輸出至-第二時序估量信號;以及根據該第_時序估量 及該第二時序估量信m最終時序估量信號。.… 【實施方式】 本發明係有關於一種時間對數位轉換器(TDC)之方法及其裝 置。以下詳細地討論目雜佳的實關。然而應被理解的是本 發月&供許乡可適肖的發明觀念，而這些觀念能被體S於彳艮寬廣 多樣的特定具體背景中。所討論的特定具體的實施例僅是說明使 用本發明的特定結構，而且不會限制本發明的範圍。 在本發明之TDC實施例中，係以複數個並聯延遲元件作為一 時間的量測棒；且時間解析度由兩延遲元件間的一延遲差異量來 決定。因為兩延遲元件之間的延遲差異量可非常小，所以時間解 析度可以非常高。 高解析度時間對數位轉換器 請參閱第3A圖’其繪示本發明之TDC 3〇〇之實施電路。此 TDC 300包含:用於接收一參考時脈及產生一已延遲參考時 脈REF之一延遲元件31〇_〇 ;用於接收一共通輸入時脈CLK及 为別地產生複數個已延遲信號(如D(l)〜D(N))之複數個並聯延遲 元件(如310—1〜31〇_N);由已延遲時脈rep所觸發(trigger)複數 個正反器DFF 320_1〜320一N)’且此些正反器係接收已延遲信號(如 D(l)〜D(N))且分別地產生複數個決定信號(如q⑴〜Q(N));以及用 於接收刚些決定信號(如Q(1)~Q(N))且產生代表輸入時脈clk及 參考時脈REF之間的時序差異之一估量值之一數位輸出信號TE 之一溫度計碼解碼器(thermometer-code decoder)330。延遲元件 1343714 310_0於輸入時脈REF中產生一為延遲量，延遲元件32〇j於輸 入時脈CLK中產生一 4延遲量，延遲元件32〇_2於輸入時脈CLK 中產生一禹延遲量，延遲元件32〇_3於輸入時脈CLK中產生一 名延遲量，以此類推。所有這些的延遲量皆不相同(如d〇、dbd2、 d3、…）。在一較佳實施例中，所有的延遲量形成一算術序列，如 *1 ' = + «·Δ,ί〇ι·« =1,2,3,Κ φ 其中’ △為此算術序列之兩連續因子之-公差(common difference)。在最新的CM0S技術中，可以透過使用在兩延遲元 件之間輕微的不匹配而使得公差△很小，例如小至lps。 ，’ 如第3B圖所示’此圖根據第3A圖中使用8個並聯延遲元件 及8個資料正反器(當㈣)之一 TDC 300之-實施時序示意圖。 在此實施例十，II由對來自所有的資料正反器之前些決定信號進 行加總而求得數位輸出信號丁匕如TE為Q⑴+q(2)+q⑶+ 豢+Q⑼。輸人時脈CLK及參考時脈REF間的已估量的時序差異為 ΤΕ’Δ=4Δ ’其巾Δ為此㈣元件陣狀兩連續因子間延遲量之一 公差。明顯地’藉由使用本發明之電路亦使得所達成的解析度高 於習知甚多。請注意’在本實施例中，用於數位輸出信號 群為{〇，1，2, 3,…，Ν}，所以僅當輸入時脈CLK早於參考時脈 y 卿，且在輸人雜CLK及參考雜ref的時序差異包含在〇 ，與N.△之間時’TDC 3〇〇可有效地偵測用於輸入時脈CLK之時序。 在另-實施例中，（未見於圖示，但大致上與第3a圖之 1343714 300相同的電路)’設計者能使用產生自輸入時脈CLK之一共通時 脈CLK’以對產生自參考時脈之複數個已延遲時脈進行取 樣。亦是，設計者大致上使用與第3A圖中TDc 3〇〇相同的電路， 但將輸入時脈CLK及參考時脈ref交換。在另一實施例中，僅 當參考時脈REF早於輸入時脈CLK，且在參考時脈ref及輸入 時脈CLK間的時序差異包含在〇與\•△之間時，TDC可有效地 〜 偵測用於輸入時脈CLK之時序。 鲁 在另一實施例中’在數位輸出信號TE内產生一 N/2偏移量(以 N/2此一實施範例’但未限制此偏移量），致使用於數位輸出信號 TE 之碼群為{-n/2, -N/2+1, -N/2+2,…，N/2-2, N/2-1，N/2}。此偏移 * 量藉由使數位輸出信號TE為ΤΕ=·Ν/2+ Q⑴+Q(2)+Q(3)+… +Q(N) ’且同時改變第3A圖中延遲元件310_〇之延遲量而產生， 其中此延遲量從怂至為+·(Ν/2).△。當使用奇數個並聯延遲元件及 資料正反器.(如Ν為奇數在碼群並沒有存有”〇，，且土1/2被認為” ·'實際上等於零’’(virtually zero)。在另一實施例中，當在輸入時脈 CLK及參考時脈ref間的時序差異包含在_(N/2)與(N/2).△之間 時’ TDC可有效地偵測用於輸入時脈CLK之時序。 而在另一實施例中，設計者選擇使用一產生自輸入時脈CLK ^ 所求得的共通時脈CLK’以對自參考時脈REF所求得複數個已延 . 遲時脈進行取樣，且同時將一 N/2偏移量導入至數位輸出信號 TE(以N/2此一實施範例’但未限制此偏移量）。依照下列的方式， 則可完成此實施例： 12 1343714 、 ⑴、使用與第3A圖中TDC 300相同的電路，但將輸入時脈 CLK及參考時脈REF交換； (2)、同時改變第3A圖中延遲元件310一〇之延遲量，其中該 延遲量從為至為+(Ν/2).Δ ;以及 ⑶、令數位輸出信號ΤΕ=·Ν/2+ Q⑴+Q(2)+Q⑶十…+Q(N)當 在輸入時脈CLK及參考時脈REF間的時序差異包含在與 籲 （N/2)·△之間時，TDC可有效地偵測用於輸入時脈clk之時序。 清注意，n/2偏移量僅作為一實施例，且藉由插入一較佳的 延遲元件使設計者可自由地選擇任一偏移量。然而在實施例中， 目為數位鎖相迴路在穩態時，輸人時脈CLK必需追縱參考時脈 脏’且驗時序估量錢之碼群被針在零，目此於數位鎖相 迴路使用N/2偏移量為一較佳選擇。 於第4圖之另一實施例，藉由使用兩TDC電路使其增加兩倍 的制範圍。此第4圖之TDC電路400包含:係由第3 A圖之TDC 電路300所構建—第一 TDC電路300_卜其中此第- TDC電路 300-1係用於伽彳—輸人時脈CLK及—參考時脈腳之間的時間 差異，且產生一第一時序估量信號丁^丨；及係由第3A圖之丁dc -電路300所構建一第二TDC電路300一2 ’其中此第二TDC電路 3〇0-2係用於價剩參考時脈REF及輸入時脈(將輸入信脈CLK參 考時脈REF的肖色相互置換)之間的時間差異且用於產生一第 -時序估里仏號TE—2;及一加總電路仙，係將第—時序估量信 13 ‘ M t序估量信號TE—2以產生一最終時序估量信號 ^用於'時序估量信號TEJ之碼群綠丨，2,，N細 時序估！信號TE—2之碼群為{〇, ^ 2，…,⑹。由取· [測在輸入時脈CLK與參考時脈卿間的時間差異範圍從婚△ 至 。

延伸範圍TDC 第3圖所示之耽_之實_係提供-非常細小解析度。 二而此TDC·可偵測之所有時序範圍相當地有限。舉例來說， 若存有8健觀遲元件且錢續㈣元件之公差為加，職 測時序範圍為8 PS。然而，在許多實施例方面，#於輸入信脈似 與參考時脈REF _時序差異很小時，—高解析度係為必要的。 同時，時序差異很大時，—低解析度係可被接受。以此些範例， 設計者可將本發f知TDC結合以擴測細。如第5圖 斤示 TDC 50〇 包含-精細(fme)TDC 510、-粗略(coarse)TDC 520、- TDC選擇器530、-縮放元件54〇以及一多工器55〇。此 精細TDC 510接收-輸入時脈CLK及一參考時脈聊且為本發 明之高解析度但窄鋪圍TDC (如第3圖之TDC遍或第4圖之 TDC 400)而產生一第一時序估量信號TE丨。此粗略TDc 52〇接收 輸入時脈CLK及參考時脈reF且為—低解析度但寬頻範圍 TDC(如第1圖之TDci00)而產生一第二時序估量信號TE2qTDc 選擇器53G接收第-時序估量信號TE1及第二時序估量信號te2 且相應地決定何者時序估量信號被使用。縮放元件54〇係根據一 1343714

因子d/△對來自粗略TDC 520之第二時序估量信號TE2進行縮放 而產生一已縮放時序估量信號TE，，其中該d為粗略TDC 之 解析度及A為精細TDC 510之解析度。多工器55〇係根據來自 TDC選擇器530之-控制信號56〇而在第一時序估量信號ΤΕι及 第二時序估量信號TE2間進行選擇以產生最終時序估量信號 TE。第一時序估量信號TE1較佳地為偏移量(當精細TDc 以 第3圖之TDC 300纟實現時，此偏移量係透過調整延遲元件31〇—〇 之延遲量)以使用於第一時序估量信號TE1之群碼被集中在零，且 當輸入時脈CLK被參考時脈reF定位時，第一時序估量信號tei 為零或實質上為零。第二時序估量信號TE2較佳地也為偏移量(舉 例來說，如前言所述，當粗略TDC52〇以第】圖之丁〇(：1⑽來實 現時’在參考時脈REF與正反器_人複數個延遲元件)以使當 輸入時脈CLK被參考時脈reF定位時，則第二時序估量信號τα 為零或實質上為零。在一較佳實施例中，精細TDC51〇之偵測範 圍等同於或比得上的粗略TDC 520之解析度。 在第-實施例巾’除非第—時序估量信號TE1達到一高點 (ceiling)或一低點(fl00r) ’則精細TDC 51〇所產生之第—時序估量 ^TEl經多工器550選出以輸出最終輸出信號TE。舉例來說， 若8個並聯延遲元件被使用在TDC 51〇内時，且第一時序估量^ 號TE1之圍包含在-4及4之間’且對於第一時序估量信號 以4為祕及_4為低點。而當第—時序估量信號加達到高贼 ; 低點之-此精細TDC 510係處於，，飽合”狀態時，則該二 j 15 V S > 1343714

520被使用以延伸偵測範圍。在一第二實施例，中，除非第二時 雜量㈣TE2為零或實質上為零(當沒有真零存在麟第二時 序估量信號TE2之碼群），自粗略TDC 52〇之第二時序估量信號 TE2則被使用。當第二時序估量信號TE2為零或實質上為零在 . 輸人« CLK與參考時脈R£F之__差制對於粗略TDC 520太小以致於可有效地消除’所以必需使用精細tdc 51〇。 在另一實施例中並未顯示於圖内，但已為熟知此技藝人士所 _ 知悉，係為使用-d/△因子對第一時序估量信號TE1(取代第二時 序估量信號TE2)進行縮放以產生一另一已縮放時序估量信號 TE1’且在已縮放時序估量信號TE1，及第二時序估量信號7£2進 行選擇以產生一最終輸出信號ΤΕ。 以第1圖之TDC 100所建構之粗略TDC 52〇僅為一實施例， 亦可使用任一可提供在輸入時脈CLK與參考時脈之間時間 _ 差異之一粗略數位代表值之TDC。只要當輸入時脈CLK被參考 時脈REF對齊(align)時，該粗略TDC 52〇之數位輸信號ΤΕ2係為 較佳的偏移量以致於該數位輸信號ΤΕ2的碼群被集中接近零及數 位輸信號ΤΕ2的係為零(或實質上為零，當沒有真，，〇”碼)的粗略 TDC皆可被使用。 數位式相位鎖相迴路 本發明亦可適用於一數位式相位鎖相迴路應用。於第6圖揭 示一數位式相位鎖相迴路600之方塊圖。此數位式相位鎖相迴路 1343714 . 600係接收—參考時脈REF且產生一輸出信號〇υτ，此數位式相 位鎖相迴路包含:用於接收該參考時脈REF及一迴授時脈CLK且 產生一時序估量信號ΤΕ之一 TDC 610;用於接收該時序估量信號 ΤΕ及產生一頻率控制信號FC之一迴路濾波器(丨〇叩，lf)6加； ' 用以接收該頻率控制信號及產生該輸出時脈OUT之一數位控制 、 振盡器(digitalIy controlled oscillator)630;用於接收該輸出時脈 OUT及產生該迴授時脈CLK之一除頻電路(除頻之倍率係為可程 • 式的)640(此元件非是必要元件，係可省略）。此TDC 610如係使 用第5圖之電路500而被實現，此TDC 610係偵測在參考時脈 REF與迴授時脈CLK間的一時序差異且產生時序估量信號TE以 表示此時序差異。當此時序差異為小時，此偵測範圍涵蓋此時序 差異之一較寬範圍且具有一高解析度。此迴路濾波器62〇係為一 數位式遽波器’其包含至少一正反器(Flip_Fl〇p)及一將時序估量信 號TE轉換為該頻率控制信號FC之一加總電路。數位控制振盪器 鲁 630產生該迴授時脈CLK’其頻率係由頻率控制信號!^所決定。 非必須的除頻電路640藉由使用一 N因子對該輸出時脈Clk進 行除降以產生該迴授時脈CLK。此迴路濾波器620、數位控制振 盪器630及除頻電路640之實施例已為習知之技藝，故，在此不 在贅述。 ’ 透過本文可知，一資料正反器(DFF)係為一於第二時脈之一邊 1 緣上對第一時脈進行取樣之實施電路。請注意，資料正反器只是 為”取樣’電路之實施範例之一。對於熟悉此技藝之人士，使用另 17 丄州714 -取樣電路如(丨ateh)電路亦在本發明之保護範圍内。 透過本文可知，—延遲元件仙於在—輸人時助產生一已 L遲時脈。對於Lt縣之人士，在不脫縣發明之顧之下， 任可於一時脈内產生產生延遲之電路皆可使用。舉例來說，在 '沒有制1確延遲元件下，設計者可使用—躲_)以延遲一 、 時脈。 # 象:本發Θ已以較佳實施例揭露如Ji，然其並非用以限定本 發明’任何熟習此技藝者’在*脫離本發明之精神和範圍内，當 可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申^ 專利範圍所界定者為準。 【圖式簡單說明】 為讓本發明之上述和其他目的、特徵、優點與實施例能更 明顯易懂，所附圖式之詳細說明如下： 第1圖係繪示習知時間對數位轉換器之電路圖； 第2圖係繪示具8個延遲元件之一習知時間對數位轉換器 之時序示意圖； 第3A圖係緣示根據本發明之一時間對數位轉換器之電路 • S3 · 園， 第3B圖係纷示第3A圖之具8個並聯延遲元件之一時間 對數位轉換器之時序示意圖； 1343714 第4圖係繪示一時間對數位轉換器之另一電路圖； 第5圖係緣示一延伸範圍時間對數位轉換器之電路圖，以 及 第6圖係繪示使用第5圖之一延伸範圍時間對數位轉換器 之一數位PLL電路圖。 【主要元件符號說明】 100:時間對數位轉換器(TDC); 110一1、110—2 及 11〇_3:延遲元件； 120一 1、120—2 及 120_3:P車列資料正反器(DFIT); 300:TDC ； 300 1:第一 TDC 電路； 300一2:第二 TDC 電路； 310—1、310—2 及 310—3:延遲元件； 320-卜 320—2 及 320—3:正反器； 330:溫度計喝解碼器； 400:TDC ； 410:加總電路； 1343714 500:TDC ； 510:精細丁〇(：; 520:粗略 TDC ; 530:TDC選擇器； 540:縮放元件； 550:多工器； 600:數位式相位鎖相迴路； 610:TDC ； 620:迴路濾波器； 630:數位地控制振盪器；以及 640:除頻電路。 c S ?

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Claims (1)

1. ____________________y年10月25日修正替換頁 十、申請專利範圍： ---—- h一種時間對數位轉換器，包含： 银數健聯電路，每一並聯電路係接收—第一時脈及依據 該第-時脈以分別產生-延遲時脈，其中該複數個並 、聯電路所產生的該複數個延遲時脈具有不同的時序； 複數個取樣電路(sampling drcuit)，每一取樣電路係根據一 第二時脈而分別對該複數個延遲時脈之其一進行取 樣以產生一決定信號；以及 溫度計碼解碼器(thermometer code decoder)，係接收該複 數個決定信號且相應地產生一數位輸出信號。 申叫專利範圍弟1項所述之轉換器，其中該複數個延遲 時脈具有不同的延遲量。 3·如申凊專利範圍第2項所述之轉換器，其中該些延遲時脈 夺序形成一序列’该序列近似為一算術(arithmetic)序列 之。 4.如申請專利範圍第1項所述之轉換器’其中該數位輸出信 戒係為該複數個決定信號之總和。 .如申請專利範圍第1項所述之轉換器，其中該數位輸出信 破係為該複數個決定信號之總和加上一固定偏移量。 I^ 1343714 99年10月25日修正替換頁 6,一種時間對數位轉換方法，包含： 提供複數個並聯電路，每一廿 母並聯電路接收一第一時脈，並 相應地產生一延遲時脈，发 有不同的時序；射，錢數個延遲時脈具 依據-第二時脈對該複數個延遲時脈進行取樣以產生複 數個決定信號；以及 使用一溫度計解碼器以依據該複數個決定信號以輸出— 數位輸出信號。 7·如申請專利顧第6 _述之方法，其中該複數個延遲時 脈具有不同的延遲量。 8·如申請專利範圍第7項所述之方法，其中該複數個延遲時 脈之時序形成-序列，該序列近似於一算術序列。 9. 如申請專利制第8項所述之方法，其情出該數位輪出 信號之步驟更包含：對該複數個決定信號進行加總。 10. 如申請專利範圍第8項所述之方法，其中輸出該數位輪出 信號之步驟更包含：對該複數個決定信號與一固定偏移量 進行加總。 1L一種時間對數位轉換(time—to-digital)方法，該方法包 22 1343714 含： 99年10月25日修正替換頁 接收一第一時脈； 藉由使用複數個並聯電路以自該第— 延遲時脈； 、脈產生一第一群 根據-第二時脈對該第一群延遲時脈進行 第一群決定信號； 屋生 依據5亥弟一群決定信號以輸出一裳— ❿ 俨號. 時序估量(estimate) 自該第-時脈產生-第二群延遲時脈，其中該第二群 時脈之延遲時間與該第—群延遲時脈之延遲時間不 同； 根據-第三時脈觸第二群延遲時脈進彳 第二群決定信號； ^ ==二群決定信號以輪出—第二時序估量信號;以及 根據糾-時序估量錢及鄉二時序估量信號以產生 一最終時序估量信號。 π·如申請專利_第n韻述之方法，其_—群延遲 時脈之時序形成-第—序列，該第一序列近似於一算 列0 13·如申請專利範圍第12項所述之方法，其中輸出該第—時 23 99年10月25日修正替換頁 γΛ^. '•一 就之步锁更包含：使用一第一温度計馬解Λ馬器。 ’如申请專利範圍第12項所述之方法，其中該第二延遲群 I遲時脈之時序形成一第二序列，該第二序列近似於一算 術序列。 15‘如申請專利範圍第14項所述之方法，其中輸出該第二時 序估里L號之步驟更包含使用一第二溫度計碼解媽器。 16’如申請專利範圍第11項所述之方法，其中產生該最終時 序估里k號之步驟更包含：偵測用於該第一時序估量信號 之—飽和狀態。 。化 17·如申請專利範圍第16項所述之方法，其中產生該最終時 序估量信號之步驟更包含：除非該飽和狀態被偵剛，^ 將忒第一時序估量信號選擇作為該最終時序估量信銳。、 18.如申請專利範圍第U項所述之方法’其中產生該最级時 序估量信號之步驟更包含：偵測用於該第二時序估〜 ^ φ ϋ b A. 里 h 號 19·如申5,範圍第18項所述之方法，其中產生該最终時 序估量信號更包含：除非該零狀態被侧，否則將該第二 24 99年10月25日修正替換頁 夺序估里域選擇作為該最終時序估量信^ — -- 2〇.—種數位時脈產生器，包含·· 一時間對數位轉換器模組，包含： 一第一時間對數位轉換器，包含： 複數個並聯電路，係根據一第-時脈而產生-第-群延遲時脈； 第群取樣電路’係根據一第二時脈及該第一群 延遲時脈而產生-第—群決定信號； 一第-電路’係根據該第—群決定信號而產生一第 一時序估量信號； —迴路器，肋接倾第—時序估量信㈣及產生— 頻率控制信號；以及 -數位控制器’用以接收該辭控制信號以及產生一 輸出時脈。 21·如申味專利範圍第2〇項所述之時脈產生器，其中該複數 個並聯電路所具有不同的延遲量，且此複數個延遲量係形 成一序列’該序列近似於一算術序列。 / 22·如申請專利範圍第20項所述之時脈產生器，其中使用該 複數個並聯電路以延遲該第一時脈而得到該第—群延遲" 時脈，及於依據-第三時脈對該第一群延遲時脈進行取樣 99年10月25曰修正替換頁 以得到該第一群決定信 脈相對應。 號’其中該第三時臉係與該第二時 23. 如申請專瓶㈣賴述之雜產生H，《中該時間 對數位轉換器模組更包含：一第二時間對數位轉換器，該 第夺間對數位轉換器用於接收读第一時脈及該第一時 脈且產生代表在該第—時脈與該第二時脈間—時序差異 之一第二時序估量信號。 、 24. 如申請專利範圍第23項所述之時脈產生器，其中該時間 對數位轉換模組包含一多工器，用以選出該第-時序估量 ^號及該第二時序估量信號之其一以用作該迴路渡波器 25.如申請專利制第24項所述之時脈產生器，除非該第一 :序估量信號為飽和狀態，否_第—時序估量信:被選 26, 如申請專利範圍第24項所述之時脈產生器，除非該第二 時序估量信號接近零，否則該第二時序估量錢被選出。 27. —種執行時序偵測方法，包含： 使用複數個並聯電路以自—第—時脈中產生複數個導出 1343714. : 99年10月25日修正替換頁 時脈(derived dock)，其中該複數個導出^- 的延遲量； 於該複數個導出時脈及-第二時脈間決定複數個相應時 序關係；以及 、 根據該些時序關係決定於該第-時脈及該第二時脈間的 - —時序差異，其中該時序偵測之解析度少於20ps。 • 28.如申請專利範圍第27項所述之方法，其中該複數個導出 時脈具有不同的時序。 及如申請專利範圍第27項所述之方法，其中該複數個導出 時脈之該複數個時序係形成-序列，該序列近似於一算術 序列。 鲁 3〇.如申請專利範圍第27項所述之方法，其中使用該第二時 序對該複數解㈣脈進行輯財龍些相應時序關 係0 3=申請專利細第27項所述之方法，其中決定之步驟包 含使用-解碼H以將該些相應時序關係轉換為該時序差 32.—種時間對數位轉換方法，包含： 27 99 年 10 月 2b E 使用-第—縣數個並”如接 地產生一第一群延遲時脈； 根據1二時脈對該第—群延遲時脈進行取樣以產生一 第-群決定信號；依據該第—群決定信號以輸出一第 一時序估量信號； 使用1二群複數舰聯電路以接收該第二時脈及相應 地產生一第二群延遲時脈； 康亥第日寺脈對該第二群延遲時脈進行取樣以產生一 第二群決定信號； 康Λ第—群決定信號以輸出至ϋ序估量；以 及 根據該第—日轉估量錢⑽第二時序估量域以產生 —最終時序估量信號。 33=:時==述·’其㈣，· 斤係心成-第-序列’該第一序列近似於—算術 · 34=申請專概_ 33項所述之方法，其中該第—時序估 夏信號為糾—群決定錢之總合。 申明專利_第32項所述之方法，其中該第二群延遲 日、脈之時序形成-第二糊，該第二序列近似於-算術序 28 (S) 列。 99年10月25日修正替換頁 ，其中該第二時序估 36=申請專利範_5項所述之方法 量信m議第二群蚊信號之總合。 量戶t述之方法’其中該最終時序估

   —# Λ時序估量信就與第二時序估量信號間的 是異。 38. 種時間對數位轉換器，包含： 複數甸並聯電路，每一並聯電路係接收—第一時脈及依據 。亥第一時脈以分別產生—延遲時脈，其中該複數個並 、—聯電路所產生的該複數個延遲時脈具有不同的時序； 禝數個取樣電路(sampling circuit)，每一取樣電路係根據一 • 第二時脈而分別對該複數個延遲時脈之其-進行取 樣以產生一決定信號；以及 -第-電路，係接收該複數顧定信社減地產生—數 t輸出信號，其巾該數位輸出信號係為該複數個決定 信號之總和加上一固定偏移量。 39. —種時間對數位轉換方法，包含： 提供複數個並聯電路，每一並聯電路接收一第—時脱二 相應地產生-延遲時脈，其中，該複數個延遲 =脈= 29 1343714 99年10月25日修正替換頁 有不同的時序； 依據一第二時脈對該複數個延遲時脈進行取樣以產生複 數個決定信號；以及 對該複數個決定信號與一固定偏移量進行加總以輸出一 數位輸出信號。

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