ITMI20090077A1 - Convertitore tempo-digitale e sistema elettronico impiegante il convertitore - Google Patents

Description

Descrizione della domanda di brevetto per invenzione industriale avente per titolo: “Convertitore tempo-digitale e sistema elettronico impiegante il convertitore”

Campo tecnico dell’invenzione

La presente invenzione riguarda il settore dei convertitori tempo-digitali e, in particolare, si riferisce a tecniche di linearizzazione di tali convertitori.

Tecnica nota

Il documento US-A-2007/0273569 descrive due tipologie di convertitori tempo-digitale comprendenti una pluralità di celle di ritardo (cioè dispositivi sfasatori) e una pluralità di flip-flop di tipo D che, comandati da un segnale opportuno, si comportano da arbitri di tempo prendendo, cioè, una decisione in merito a quale dei segnali al loro ingresso ha commutato prima. In base ai segnali di decisione, un codificatore di uscita restituisce un codice digitale rappresentativo della durata del segnale che si è convertito. In questo documento della tecnica nota è descritta nella parte introduttiva una modalità di collegamento delle celle di tipo serie e viene proposto un convertitore in una modalità di collegamento delle celle di tipo parallelo.

I convertitori quali quelli sopra accennati presentano delle prestazioni criticamente dipendenti da imprecisioni (mismatch), costruttive o dovute a degradazioni nel tempo, che possono rendere i ritardi e/o le differenze di ritardo introdotti dalle celle non corrispondenti a quelli scelti in sede di progettazione. Tali fenomeni portano ad una non linearità della caratteristica di conversione a cui può corrispondere un’insoddisfacente qualità della conversione tempo-digitale.

Sono note tecniche di calibrazione volte a correggere le non linearità mediante una riduzione dei mismatch introdotti dalle celle di ritardo. A tal proposito, l’articolo di T. Hashimoto et al.“Time-to-Digital Converter with Vernier Delay Mismatch Compensation for High Resolution On-Die lock Jitter Measurement”, Digest of Tech. Papers of IEEE Symp. on VLSI Circuits, 2008, pp.166-167 descrive un convertitore basato su una linea di ritardo a verniero. Secondo tale articolo ogni cella di ritardo è alternativamente chiusa in un oscillatore ad anello di cui viene misurata la frequenza di oscillazione e quindi si impone che le frequenze di oscillazione dell’oscillatore siano le stesse al variare della cella di ritardo inclusa nell’anello.

L’articolo di Weltin-Wu et al. “A 3GHz Fractional-N All-digital PLL with precise Time-to-Digital Converter Calibration and Mismatch Correction”, Digest of Solid-State Circuits Conference, 2008, ISSCC 2008, Febbraio 2008, pp.344-618 descrive una tecnica che prevede una misura statistica, di tipo “code density test”, del comportamento del convertitore. Tramite tale test si valuta la non linearità della caratteristica di conversione e successivamente si effettua una correzione basata sulla caratteristica stimata.

L’articolo di K. Nose et al. “A 1-ps Resolution Jitter-Measurement Macro Using Interpolated Jitter Oversampling”, IEEE J. of Solid-State Circuits, Vol.

41, No. 12, Dicembre 2006, pp. 2911-2920 descrive una tecnica di calibrazione di tipo ad anello aperto (feed-forward) che cerca di equalizzare i ritardi su una linea di ritardo a verniero.

Breve sommario dell’invenzione

La Richiedente ha osservato che gli apparati e le tecniche di calibrazione dei convertitori tempodigitali noti non appaiono soddisfacenti in termini di complessità di realizzazione e di esecuzione né in termini di velocità ed efficacia. Scopo della presente invenzione è quello di proporre una tecnica di calibrazione che risulti di efficacia soddisfacente e di complessità accettabile.

La presente invenzione riguarda un convertitore tempo-digitale come definito nell’annessa rivendicazione 1 e da sue forme di realizzazione preferite descritte nelle rivendicazioni dipendenti da 2 a 13.

Forma oggetto della presente invenzione anche un sistema elettronico definito nell’annessa rivendicazione 14 e da una sua forma di realizzazione preferita descritta nella rivendicazione dipendente 15.

Breve descrizione dei disegni

Ulteriori caratteristiche ed i vantaggi dell’invenzione risulteranno dalla descrizione che segue di una forma di realizzazione preferita e di sue varianti fornita a titolo esemplificativo con riferimento ai disegni allegati, in cui:

- la Figura 1 mostra in modo schematico un esempio di un sistema elettronico comprendente un convertitore tempo-digitale, in accordo con la presente invenzione;

- la Figura 2 mostra mediante blocchi funzionali una prima forma di realizzazione preferita del convertitore tempo-digitale;

- le Figure 3A, 3B e 3C mostrano diagrammi dei parametri INL e DNL in tre diverse condizioni di simulazione;

- la Figura 4 mostra mediante blocchi funzionali una seconda forma di realizzazione preferita del convertitore tempo-digitale.

Descrizione dettagliata dell’invenzione

Descrizione strutturale

Con riferimento alla Figura 1 è mostrato un esempio di un sistema elettronico 400, quale un anello ad aggancio di fase PLL (Phase Locked Loop), comprendente un convertitore tempo-digitale 100 e impiegabile, ad esempio, per la sintesi di frequenza in sistemi radio. Il particolare sistema elettronico 400 rappresentato in Figura 1 comprende inoltre un filtro digitale 200, per generare un segnale di controllo di frequenza, collegato all’uscita del convertitore tempo-digitale 100 e un oscillatore controllato digitalmente 300 (DCO; Digitally Controlled Ocillator)). Il convertitore tempodigitale 100 è provvisto di un primo ingresso 1 per un segnale da agganciare in fase ed un secondo ingresso 2 che, nel caso specificatamente descritto, è atto a ricevere un segnale di retroazione fornito dall’oscillatore controllato in corrente 300 e tale da eguagliare la fase del segnale al primo ingresso 1. Il convertitore tempo-digitale 100 fornisce in uscita un codice digitale rappresentativo del ritardo temporale del segnale al primo ingresso 1 rispetto a quello del secondo ingresso 2. Il filtro digitale 200 in base al segnale ricevuto restituisce il segnale di controllo di frequenza che pilota opportunamente l’oscillatore controllato digitalmente 300.

Il convertitore tempo-digitale 100 è impiegabile oltre che per la sintesi di frequenza anche in altri sistemi elettronici quali, ad esempio, i sistemi di conversione analogico-digitale, particolarmente ma non limitativamente, per effettuare una digitalizzazione di un qualsiasi segnale di tensione proveniente da un sensore, che sia stato preventivamente convertito in tempo.

La Figura 1 mostra mediante blocchi funzionali una prima forma di attuazione del convertitore tempo digitale 100 impiegabile nel sistema elettronico 400 e realizzato in una modalità “parallela”. Il convertitore tempo-digitale 100 rappresentato in Figura 2 comprende un multiplatore di ingresso 3, un dispositivo di ritardo di riferimento Dbm, una pluralità di linee di conversione L1-LN e un codificatore di uscita 4 (encoder) provvisto di una relativa uscita OU.

Il convertitore tempo digitale 10 presenta due configurazioni di funzionamento alternativamente assumibili: una configurazione di calibrazione ed una configurazione operativa. Secondo l’esempio mostrato, il multiplatore di ingresso 3 è provvisto del primo ingresso 1 per un segnale “start” e del secondo ingresso 2 per un segnale di riferimento “stop” e di un ingresso di commutazione 13 per un segnale di commutazione “cal”. Il segnale di commutazione cal è atto, per esempio, a commutare fra due livelli e corrispondentemente a provocare la commutazione del convertitore tempo-digitale 100 dalla configurazione di calibrazione a quella operativa e viceversa.

Si faccia ora riferimento ad una prima linea di conversione L1 della pluralità di linee L1-LN; considerazioni analoghe sono valide per le altre linee di conversione L2-LN. La prima linea di conversione L1 comprende un primo dispositivo o cella di ritardo regolabile D1 provvisto di un ingresso di regolazione 5, un primo dispositivo arbitro FF1, un primo filtro di calibrazione F1 avente un’uscita collegata all’ingresso di regolazione 5, mediante un relativo nodo sommatore “+”.

Inoltre, la prima linea di conversione L1 comprende un interruttore 6 interposto fra il primo dispositivo arbitro FF1 e un ingresso del primo filtro F1 e un multiplatore 7 commutabile mediante il segnale di commutazione cal.

Il dispositivo di ritardo regolabile D1è in grado di introdurre sul segnale di ingresso uno sfasamento corrispondente ad un ritardo temporale τ1che presenta un primo termine τ0, idealmente uguale per tutti i dispositivi di ritardo D1-DN, e un secondo termine k1τ che lo distingue dai ritardi introdotti dagli altri dispositivi D2-DN. I dispositivi di ritardo regolabile D1-DNintroducono ritardi distinti e, ad esempio, crescenti al crescere dell’indice i che identifica ciascun dispositivo. In generale, il ritardo τiintrodotto da ciascun dispositivo di ritardo Diè esprimibile come: τi= τ0+kiτ con ki= 1, 2, 3 …; in cui il coefficiente kiè distinto a seconda del particolare dispositivo di ritardo. La differenza di ritardo minima può essere, ad esempio, resa pari a circa 1 ps.

Ciascun dispositivo di ritardo regolabile D1-DNè realizzato in modo tale da consentire la regolazione del rispettivo ritardo modificando il primo termine τ0e, preferibilmente, anche il secondo termine kiτ, mediante modifica del coefficiente ki. Questa regolazione del ritardo può essere effettuata mediante un segnale digitale inviato all’ingresso di regolazione 5. Si osservi che tipicamente il primo termine τ0è maggiore del secondo termine kiτ. Ad esempio, il rapporto tra il primo termine di ritardo τ0e il secondo termine di ritardo kiτ può essere compreso tra 10 e 100. Secondo un particolare esempio non limitativo, il primo termine τ0può assumere valori compresi nell’intervallo 10 ps - 10 ns e il secondo termine può assumere valori compresi nell’intervallo 1 – 100 ps.

I dispositivi di ritardo regolabile D1-DNpresentano propri terminali di ingresso collegati ad un terminale di uscita 8 del multiplatore di ingresso 3. Ciascun dispositivo di ritardo D1-DNè realizzabile, ad esempio, in modo di per se noto e può comprendere uno stadio buffer che pilota una pluralità di capacitori (o altri idonei componenti elettronici) i quali possono essere collegati o scollegati dal circuito mediante relativi interruttori, in modo da ottenere la desiderata regolazione del ritardo. Questo tipo di dispositivi di ritardo è realizzabile, ad esempio, in tecnologia CMOS (Complementary Metal Oxide Semiconductor).

Il dispositivo di ritardo di riferimento Dbmintroduce un ritardo pari al valore che si desidera uguale per tutti i primi termini τ0dei dispositivi di ritardo D1-DN. Il dispositivo di ritardo di riferimento Dbmpuò essere, ad esempio, di tipo fisso (cioè non regolabile) ed essere realizzato in modo analogo (a meno della variabilità del ritardo) ai dispositivi di ritardo regolabili D1-DN. Il dispositivo di ritardo di riferimento Dbmpresenta un ingresso collegato al secondo ingresso 2 del multiplatore di ingresso 3.

Il primo dispositivo arbitro FF1 della prima linea di conversione L1 è provvisto di un primo ingresso 9, collegato all’uscita del primo dispositivo di ritardo D1,e di un secondo ingresso 10 collegato ad un’uscita 11 del dispositivo di ritardo di riferimento Dbm.I segnali forniti al primo ingresso 9 e al secondo ingresso 10 hanno, per esempio, la forma di segnali ad onda rettangolare che varia fra due livelli (0 ed 1).

Inoltre, il primo dispositivo arbitro FF1 presenta una rispettiva uscita O1 collegabile e scollegabile mediante l’interruttore 6 all’ingresso del filtro di calibrazione F1. L’uscita O1 del dispositivo arbitro FF1 è anche collegata ad un ingresso del codificatore 4.

Il primo dispositivo arbitro FF1 è realizzato in modo da fornire sulla propria uscita O1 un segnale di decisione indicativo di una tempistica relativa dei segnali ai propri ingressi 9 e 10. In altre parole, il dispositivo arbitro FF1, operando come arbitro di tempo, fornisce un segnale di decisione che indica quale dei due segnali presenti agli ingressi 9 e 10 ha commutato per primo da un livello all’altro.

In particolare, il primo dispositivo arbitro FF1 è realizzabile mediante un campionatore che campiona il segnale ricevuto al primo ingresso 9 negli istanti di tempo in cui il segnale al secondo ingresso 10 commuta, ad esempio, da un valore basso verso uno alto. Come mostrato in Figura 2, un tale campionatore è realizzabile, in particolare, mediante un flip flop, ad esempio, di tipo D.

Considerazioni analoghe possono essere effettuate per gli altri dispositivi arbitri FF2-FFN ciascuno avente un primo ingresso 9 collegato all’uscita del rispettivo dispositivo di ritardo regolabile della pluralità D2-DNed un secondo ingresso 10 collegato all’uscita 11 del dispositivo di ritardo di riferimento Dbm. Le altre uscite O2-ON dei dispositivi arbitri FF2-FFN sono collegate a rispettivi ingressi del codificatore 4 oltre che (mediante i corrispondenti interruttori 6) agli ingressi dei rispettivi filtri di calibrazione F2-FN.

Ciascun multiplatore 7 di cui è provvista ogni linea di conversione L1-LN è tale per cui nella configurazione operativa (ad esempio, segnale di commutazione cal pari a 0) impone il rispettivo valore del coefficiente kial corrispondente dispositivo di ritardo regolabile Di. In accordo con la particolare forma di attuazione considerata, nella configurazione di calibrazione (segnale di commutazione cal pari a 1) il multiplatore 7 rende nullo il ritardo associato al secondo termine kiτ per ciascun dispositivo di ritardo D1-DN.

Il primo filtro di calibrazione F1 è configurato in modo da generare a partire dal segnale fornito al primo dispositivo arbitro FF1 un corrispondente segnale di retroazione che, nella fase di calibrazione, è impiegato per la regolazione del ritardo temporale introdotto dal primo dispositivo di ritardo D1. In particolare, il segnale di retroazione fornito dal dispositivo arbitro in fase di calibrazione FF1 è tale da ridurre o minimizzare la differenza fra i ritardi temporali (o, equivalentemente, lo sfasamento relativo) esistente fra i segnali applicati agli ingressi 9 e 10 del dispositivo arbitro F1.

Secondo la forma di attuazione esemplificativamente descritta, la regolazione del ritardo effettuata in calibrazione dal primo filtro di calibrazione F1 agisce solo sul primo termine τ0, rendendo tale termine uguale o prossimo al valore di ritardo introdotto dal dispositivo di ritardo di riferimento Dbm.

Ad esempio, il filtro di calibrazione F1 può essere (come indicato in Figura 2) un filtro integratore digitale oppure una rete logica digitale non lineare o una rete logica che attua un algoritmo di ricerca binaria (binary search algorithm). Nel caso in cui i dispositivi di ritardo regolabile D1-DNconsentano una regolazione continua del valore di ritardo è possibile impiegare come filtro di calibrazione F1 un filtro analogico. In questo caso i coefficenti di ritardo kisono valori reali (cioè non necessariamente interi) dati dalla somma di un valore intero fornito dal rispettivo multiplexer 7 e di un valore reale fornito dal corrispondente filtro di calibrazione F1-FN. Considerazioni analoghe sono valide per gli altri filtri di calibrazione F2-FN.

Il codificatore 4 è tale da ricevere ai propri ingressi i segnali di decisione (sotto forma di segnali ad onda rettangolare) forniti dai dispositivi arbitri FF1-FFN e, nella configurazione operativa, li codifica fornendo un codice digitale, tipicamente binario, rappresentativo del tempo cioè della durata temporale del segnale start, per esempio, ad un livello alto. Secondo un esempio particolare, il codificatore 4 effettua una codifica di tipo “scala termometrica” e quindi esprime, almeno idealmente, in una rappresentazione binaria la somma dei valori 0 e 1 rappresentati dai segnali di decisione in uscita ai dispositivi arbitri FF1-FFN.

Un esempio alternativo al precedente è quello che prevede l’uso di un codificatore 4 di tipo “priority encoder” il quale è tale da rappresentare in codifica binaria la posizione della prima transizione da 0 ad 1 nella sequenza di ingresso. E’ anche possibile impiegare un codificatore 4 di altro tipo, per esempio più elaborato dei precedenti e che effettui una correzione degli errori della sequenza secondo un determinato criterio.

Come chiaro dalla precedente descrizione, il convertitore tempo-digitale 100 è di tipo integrabile in una piastrina di materiale semiconduttore ed è realizzabile ad esempio in tecnologia CMOS o BJT (Bipolar Junction Transistor).

Funzionamento

Con riferimento al funzionamento del convertitore tempo-digitale 100 di Figura 2, si consideri prima la fase in cui è assunta la configurazione di calibrazione; in questa situazione il segnale di commutazione cal assume, per esempio, il valore 1. Nella configurazione di calibrazione il multiplatore di ingresso 3 è commutato in modo che sulla propria uscita 8 sia trasferito il segnale stop il quale è anche applicato all’ingresso del dispositivo di ritardo di riferimento Dbm. Inoltre, i multiplatori 7 di ciascuna linea di conversione L1-LN sono portati in una configurazione in cui il secondo termine di ritardo kiτ è reso nullo per ciascun dispositivo di ritardo regolabile D1-DN. Inoltre gli interruttori 6 sono chiusi in modo da collegare le uscite O1-ON dei dispositivi arbitri FF1-FFN con i rispettivi ingressi dei filtri di calibrazione F1-FN.

Il segnale stop viene ritardato da parte del dispositivo di ritardo di riferimento Dbmdi un valore τ0e il segnale così ritardato S0è applicato al secondo ingresso 10 di ciascuno dispositivo arbitro FF1-FFN.

Inoltre, il segnale stop è ritardato da ciascun dispositivo di ritardo regolabile D1-DNe quindi viene fornita una pluralità di segnali ritardati S1-SN a ciascun primo ingresso 9 di ciascuno dispositivo arbitro FF1-FFN.

Si osservi che a causa di imprecisioni (mismatching) costruttivi o che si presentano durante la vita del prodotto si verifica che i valori dei primi termini di ritardo introdotti dai dispositivi di ritardo D1-DNnon siano, come dovrebbero essere in condizioni ideali, uguali fra loro e uguali al valore τ0. In particolare, i valori di ritardo effettivamente introdotti potrebbero discostarsi da quello ideale in modo così rilevante da compromettere l’esattezza della decisione effettuata dai corrispondenti dispositivi arbitro e quindi compromettere la linearità della conversione tempo-digitale. La procedura di calibrazione qui descritta è, vantaggiosamente, volta a ridurre o sostanzialmente eliminare queste problematiche.

Ciascun dispositivo arbitro FF1-FFN fornisce sulla rispettiva uscita O1-ON un segnale di decisione che nel caso ideale dovrebbe indicare la contemporaneità delle commutazioni dei segnali ai rispettivi ingressi e quindi dovrebbe oscillare fra i valori 0 ed 1.

Quando l’uscita, ad esempio, del primo dispositivo arbitro FF1 è di livello pari al livello alto 1, il primo filtro di calibrazione F1, di tipo integratore, fornisce sulla propria uscita un segnale di retroazione Sr1che va a regolare il dispositivo di ritardo D1incrementando il valore del ritardo associato al primo termine fino ad una commutazione dell’uscita O1 del primo dispositivo arbitro FF1.

Quando l’uscita del primo dispositivo arbitro FF1 è di livello pari al livello basso 0, il primo filtro di calibrazione F1 fornisce sulla propria uscita un segnale di retroazione Sr1che riduce il valore del ritardo associato al primo termine fino ad una commutazione dell’uscita O1 del primo dispositivo arbitro FF1.

In base all’andamento del segnale di retroazione Sr1si attiveranno o disattiveranno alcuni capacitori inclusi nel primo dispositivo di ritardo D1. Per esempio, quando grazie all’azione dell’anello di controllo chiuso si raggiunge un valore medio nullo del ritardo tra i segnali in ingresso al primo dispositivo arbitro FF1 si verificherà, vantaggiosamente, che un singolo capacitore viene acceso e spento dal segnale di retroazione Sr1. In questo caso si può ritenere di aver effettuato la calibrazione e la configurazione di capacitori attivati e disattivati raggiunta, che comporta un primo termine di ritardo sostanzialmente pari τ0, viene mantenuta fissa per la successiva fase operativa. Nel caso in cui il filtro F1 sia un semplice integratore, il segnale di retroazione Sr1è di tipo a rampa ed il numero di confronti che il dispositivo arbitro FF1 effettua per trovare il numero di capacitori che realizza la condizione descritta precedentemente è al più pari al numero totale di capacitori.

In modo analogo operano gli alti filtri di calibrazione F2-FN che producono relativi segnali di retroazione Sr2-SrN.

Si osservi che il filtro di calibrazione F1 disposto in retroazione è inserito in modo da formare un anello di controllo che include anche il dispositivo arbitro FF1 e quindi la regolazione effettuata porta alla riduzione anche di mismatching dovute a parametri fisici del dispositivo arbitro FF1 stesso e non solo al dispositivo di ritardo regolabile D1.

Con riguardo alla soluzione alternativa che prevede l’impiego di un filtro che implementa un algoritmo di ricerca binaria o dicotomica (algoritmo di per se noto) si attivano inizialmente tutti i capacitori che concorrono al primo termine di ritardo per il primo dispositivo D1. Quindi il primo filtro F1 ricerca il valore del numero di capacitori da attivare a seconda del segnale uscente dal primo dispositivo arbitro FF1, ridefinendo iterativamente un valore massimo e valore minimo di tale numero di capacitori, mediante dimezzamenti successivi di tale numero. In maggior dettaglio, la ricerca binaria prevede al primo passo la selezione del valore mediano dell’intervallo dei valori possibili del numero di capacitori e, in base all’uscita del primo dispositivo arbitro FF1, il dimezzamento dell’intervallo di ricerca effettuato selezionando o l’intervallo al di sopra del valore precedentemente selezionato o al di sotto. Al passo successivo si seleziona il valore mediano del nuovo intervallo di ricerca la cui ampiezza è dimezzata rispetto al passo precedente. E così via. Il numero di confronti che il primo dispositivo arbitro FF1 effettua è in questo caso al più pari al logaritmo in base due del numero totale di capacitori.

Nella fase relativa alla configurazione operativa il segnale di commutazione cal assume il valore 0 e sull’uscita 8 del multiplatore di ingresso 3 è trasferito il segnale start cioè il segnale rappresentativo di un tempo che si desidera convertire in digitale. Il segnale stop è alimentato all’ingresso del dispositivo di ritardo di riferimento Dbm. Gli interruttori 6 collegati a ciascun filtro di calibrazione F1-FN sono aperti in modo che la corrispondente linea di conversione L1-LN sia un anello aperto. I multiplatori 7 di ciascuna linea di conversione L1-LN sono portati dal segnale di commutazione cal in una configurazione in cui al relativo dispositivo di ritardo regolabile D1-DNè alimentato un segnale di regolazione costante in modo che il ritardo del generico dispositivo sia, come già descritto, pari a τi= τ0+iτ; dove τ0è stato ottenuto dalla fase di calibrazione.

Il segnale da convertire start viene ritardato in modo distinto da ciascun dispositivo di ritardo D1-DNe i corrispondenti segnali ritardati S1-SN(repliche sfasate del segnale start) sono alimentati ai rispettivi primi ingressi 9 dei dispositivi arbitri FF1-FFN, che restituiscono sulle relative uscite O1-ON i segnali di decisione SD1-SDN. Il segnale stop è ritardato dal dispositivo di ritardo di riferimento Dbmdi una quantità τ0in modo da ottenere il segnale di riferimento S0che viene alimentato al secondo ingresso 10 di ciascun dispositivo arbitro FF1-FFN.

Ciascun segnale di decisione SD1-SDNsarà, ad esempio, di livello alto o di livello basso se alla commutazione da 0 ad 1 del segnale di riferimento S0il corrispondente segnale ritardato S1-SNè di livello alto o basso, rispettivamente. I segnali di decisione SD1-SDNsono quindi alimentati al codificatore 4 che li converte in un codice digitale.

Simulazioni

Con riferimento alle prestazioni del convertitore tempo-digitale 100 si faccia riferimento alle Figure 3A, 3B e 3C nelle quali sono diagrammati i parametri di Non Linearità Differenziale DNL (Differential Non Linearity) e Non Linearità Integrale INL (Integral Non Linearity) in tre diverse condizioni simulate ed espressi in unità di τ ossia di Least Significant Bit (LSB) del convertitore tempo-digitale. Come chiaro al tecnico del settore i parametri DNL ed INL sono entrambi significativi delle prestazioni della conversione effettuata della grandezza “tempo” nel rispettivo codice binario di uscita OU.

I diagrammi di figura 3A si riferiscono ad un convertitore tempo-digitale analogo a quello di Figura 2 in cui non si è effettuata la procedura di calibrazione. I diagrammi di Figura 3B si riferiscono ad una situazione in cui si sia effettuata la conversione tempo-digitale in un convertitore calibrato quale quello 100 di Figura 2 e in presenza di un filtro di calibrazione digitale. I diagrammi di Figura 3C si riferiscono ad una situazione in cui si sia effettuata la conversione tempo-digitale in un convertitore calibrato quale quello 100 di Figura 2 e in presenza di dispositivi di ritardo che permettono una variazione continua del ritardo stesso e di filtri di calibrazione analogici.

Confrontando i diagrammi DNL e INL di Figura 3B con quelli di Figura 3A si nota come per la Figura 3B i valori di INL e DNL sono contenuti entro l’intervallo (-1τ, 1τ) mentre per i diagrammi di figura 3A questi parametri sono anche superori in valore assoluto a 2τ. Le migliori performance in termini di linearità del convertitore tempo-digitale di Figura 3B sono particolarmente evidenti in relazione al parametro INL.

Con riguardo ai diagrammi di Figura 3C, si osservi come la non linearità sia in termini di DNL che di INL è estremamente ridotta rispetto a quella presente nel convertitore relativo alla Figura 3A, risultando quasi trascurabile e dovuta alla imprecisione del ritardo τ.

Il convertitore tempo-digitale 100 al quale è applicata la sopra decritta procedura di calibrazione risulta di non complessa realizzazione e presenta delle prestazioni soddisfacenti, come dimostrato dai valori dei parametri di DNL e INL ottenuti dalle simulazioni effettuate. La calibrazione del primo termine di ritardo τ0presenta un effetto benefico sulla qualità della conversione in quanto il primo termine di ritardo rappresenta la componente di maggior peso nel ritardo introdotto da ciascun dispositivo di ritardo regolabile D1-DN. La possibilità di retroazionare durante la calibrazione anche gli stessi dispositivi arbitro FF1-FFN impiegati nella fase operativa consente di compensare nella fase di calibrazione anche imprecisioni dei parametri fisici associati a tali dispositivi arbitro. Inoltre, considerando che il multiplatore di ingresso 3 è comune a tutti i dispositivi di ritardo regolabile D1-DN, un’eventuale differenza nei ritardi introdotti dal multiplatore 3 stesso nella configurazione di calibrazione (secondo ingresso 2 collegato all’uscita 8) e nella configurazione operativa (primo ingresso 1 collegato all’uscita 8) risulta non alterare l’accuratezza della correzione effettuata in fase di calibrazione perché uniforme per ogni linea di conversione L1-LN.

Forma di realizzazione alternativa

Secondo un’altra forma di realizzazione dell’invenzione il convertitore tempo-digitale 100 può essere realizzato in modalità “serie”. Nella Figura 4, che si riferisce proprio alla modalità serie, dispositivi e componenti uguali o analoghi a quelli già definiti sono rappresentati con i medesimi riferimenti numerici.

Secondo questa forma di realizzazione, i dispositivi di ritardo regolabile D1-DNpresentano ritardi idealmente uguali. In pratica, prima della calibrazione tali ritardi possono essere fra loro distinti a causa di imprecisioni costruttive e il generico ritardo di un dispositivo i-esimo è rappresentabile con l’espressione kiτ.

L’uscita di ogni dispositivo di ritardo D1-DNè collegata al primo ingresso 9 del relativo dispositivo arbitro FF1-FFN ed è collegabile, salvo che per l’N-esimo dispositivo di ritardo DN, anche all’ingresso del dispositivo di ritardo successivo mediante il relativo multiplatore 7, realizzando la modalità di collegamento serie.

Nella fase di calibrazione, ogni multiplatore 7 trasferisce alla propria uscita il segnale stop che viene quindi applicato all’ingresso dei dispositivi di ritardo regolabile D1-DNe all’ingresso del dispositivo di ritardo di riferimento Dbm. Ciascun filtro di calibrazione F1-FN, analogo a quello descritto con riguardo alla Figura 2, agirà nell’anello di retroazione in modo da regolare il coefficiente kidi ciascun dispositivo di ritardo regolabile per ottenere ritardi complessivi kiτ uguali fra loro e uguali al ritardo introdotto dal dispositivo di ritardo di riferimento Dbm. Si osservi che, vantaggiosamente, la fase di calibrazione tiene anche conto, compensandolo, del ritardo introdotto da ciascun multiplatore 7, presente in ingresso a ciascun dispositivo di ritardo regolabile.

Nella fase operativa, il multiplatore 7 collegato al primo dispositivo di ritardo regolabile D1trasferirà sulla propria uscita il segnale da convertire start. Gli altri multiplatori 7 trasferiscono sulla propria uscita il segnale uscente dal dispositivo di ritardo precedente. All’ingresso del dispositivo di ritardo di riferimento Dbmè fornito il segnale stop. Ciascun dispositivo arbitro FF1-FFN fornisce un segnale di decisione SD1-SDN, indicativo di quale segnale al proprio ingresso ha commutato prima, che viene fornito al codificatore 4 il quale genera il corrispondente codice binario.

E’ chiaro che i concetti inventivi qui espressi non sono limitati alle forme di realizzazione esemplificative qui illustrate poiché il presente trovato è suscettibile di numerose modifiche e varianti tutte rientranti nel principio inventivo, espresso nelle rivendicazioni allegate, e i dettagli tecnici potranno variare a seconda di particolari esigenze e dello stato della tecnica in continua evoluzione.

Claims (15)

1. Rivendicazioni 1. Convertitore tempo-digitale (100) comprendente: un dispositivo di ritardo regolabile (D1) per generare un segnale ritardato (S1) provvisto di un ingresso di regolazione del ritardo (5); un dispositivo arbitro (FF1) per ricevere su rispettivi ingressi il segnale ritardato e un segnale di riferimento (S0) e fornire su un’uscita (O1) un segnale di uscita (SD1) indicativo di una tempistica relativa dei segnali ai propri ingressi; caratterizzato dal fatto di comprendere inoltre: un dispositivo di ritardo di calibrazione (Dbm) per fornire il segnale di riferimento al dispositivo arbitro; un filtro di calibrazione (F1) collegabile a detta uscita (O1) per fornire all’ingresso (5) del dispositivo di ritardo regolabile un segnale di regolazione del ritardo (Sr1) dipendente dal segnale di uscita del dispositivo arbitro.
2. 2. Convertitore (100) secondo la rivendicazione 1, in cui detto filtro di calibrazione (F1) è configurato per generare il segnale di regolazione tale da ridurre una differenza fra un primo ritardo introdotto dal dispositivo di ritardo regolabile e un secondo ritardo introdotto dal dispositivo di ritardo di calibrazione.
3. 3. Convertitore (100) secondo almeno una delle precedenti rivendicazioni, in cui il convertitore è tale da assumere alternativamente: una configurazione operativa in cui al dispositivo di ritardo regolabile (D1) è fornito un segnale da ritardare (start) e il filtro di calibrazione è scollegato da detta uscita; una configurazione di calibrazione in cui a detto dispositivo di ritardo regolabile è fornito il segnale di riferimento e il filtro di calibrazione (F1) è collegato a detta uscita del dispositivo arbitro.
4. 4. Convertitore (100) secondo almeno una delle precedenti rivendicazioni, in cui detto filtro di calibrazione è disposto in retroazione formando un anello chiuso comprendente inoltre il dispositivo di ritardo regolabile e il dispositivo arbitro.
5. 5. Convertitore (100) secondo almeno una delle precedenti rivendicazioni, in cui detto filtro è uno dei filtri appartenenti al gruppo consistente di: integratore, rete logica digitale non lineare, rete logica di ricerca binaria, filtro analogico.
6. 6. Convertitore (100) secondo almeno una delle precedenti rivendicazioni, in cui detto dispositivo arbitro è un campionatore del segnale ritardato in base a detto segnale di riferimento.
7. 7. Convertitore (100) secondo la rivendicazione 6, in cui il dispositivo arbitro appartiene al gruppo consistente di: campionatore, flip flop, flip flop di tipo D.
8. 8. Convertitore secondo almeno una rivendicaione precedente, comprendente inoltre: almeno un ulteriore dispositivo di ritardo regolabile (D2) per generare almeno un ulteriore segnale ritardato (S2) e provvisto di un rispettivo ulteriore ingresso di regolazione del ritardo; almeno un ulteriore dispositivo arbitro (FF2) per ricevere su rispettivi ingressi detto almeno un ulteriore segnale ritardato (S2) e detto segnale di riferimento (S0) e fornire su una rispettiva uscita almeno un ulteriore segnale di uscita (SD2) indicativo di una tempistica relativa dei segnali ai propri ingressi; almeno un ulteriore filtro di calibrazione (F2) collegabile a detta rispettiva uscita per fornire all’ingresso dell’ulteriore dispositivo di ritardo regolabile un ulteriore segnale di regolazione del ritardo (Sr2) dipendente da detto almeno un ulteriore segnale di uscita.
9. 9. Convertitore (100) secondo la rivendicazione 8, realizzato in modalità parallela in cui il dispositivo di ritardo regolabile (D1) e l’almeno un ulteriore dispositivo di ritardo regolabile (D2) presentano un ingresso comune per un comune segnale da ritardare (8).
10. 10. Convertitore (100) secondo le rivendicazioni 2 e 9, in cui il dispositivo di ritardo regolabile e l’almeno un ulteriore dispositivo di ritardo regolabile presentano in configurazione operativa ritardi distinti; ciascuno di detti ritardi comprendendo una rispettiva prima componente sostanzialmente pari a detto primo ritardo e rispettive seconde componenti fra loro distinte.
11. 11. Convertitore (100) secondo la rivendicazione 8, realizzato in modalità serie in cui il dispositivo di ritardo regolabile (D1) è provvisto di un terminale di uscita collegabile ad un relativo ingresso dell’almeno un ulteriore dispositivo di ritardo regolabile (D2); il dispositivo di ritardo regolabile e l’ulteriore dispositivo di ritardo regolabile presentando in configurazione operativa ritardi sostanzialmente uguali a un rispettivo ritardo associato a detto dispositivo di ritardo calibrazione.
12. 12. Convertitore (100) secondo almeno una delle rivendicazioni da 8 a 11, in cui detta uscita del dispositivo arbitro e detta rispettiva uscita dell’almeno un ulteriore dispositivo arbitro sono collegate ad un codificatore (4) di conversione in un codice binario rappresentativo del tempo.
13. 13. Convertitore secondo la rivendicazione 12, in cui detto codificatore è configurato in modo da operare secondo una delle seguenti modalità: una modalità in cui il codificatore effettua una somma di livelli di segnali al proprio ingresso; un’altra modalità in cui il codificatore opera come un priority encoder.
14. 14. Sistema elettronico (400) comprendente: - un convertitore tempo-digitale (100) provvisto di un’uscita per un segnale digitale; - un filtro digitale (200) connesso a detta uscita per elaborare il segnale digitale; caratterizzato dal fatto che detto convertitore tempo-digitale è realizzato in accordo ad almeno una delle precedenti rivendicazioni.
15. 15. Sistema elettronico (400) secondo la rivendicazione 14, in cui detto sistema appartiene al gruppo consistente di: anello ad aggancio di fase, sistema di conversione analogico-digitale, sensore.