TWI343542B - Dual-path, multimode sequential storage element - Google Patents

Description

丄343542 九、發明說明： 【發明所屬之技術領域】 本揭示案大體而言係關於循序儲存元件，且特 關於在雙路徑、多模式循序儲存元件Μ存資料。之係 【先前技術】 " ::能積體電路(特定言之，微處理器)通常提供多種摔 作Μ式，例如，高效能模式 '低功率模式、待” ’模式。當被分派時序關鍵應用任務時，微處理：；二 高效能模式操作。一些微處理器併有脈衝觸發儲存以 (例如’脈衝觸發鎖存器、暫存器或正反器）以改 ^ 與時序關鍵應用相關聯之指令時的效能。舉例而^ : 觸發儲存元件可經分散整個指令執行管線以改良管線⑽ (PlPelme邮）之間的資料轉移速度。脈衝觸發儲存^ 回應於-脈衝時序信號（亦即，一具有一小於時序週期: 一半之脈衝寬度的時序信號）而俘獲及/或發出資料。 習知脈衝觸發鍺存元件折衷穩定性效能。亦即，脈衝觸 發儲存兀件提供改良效能，因為僅一單一鎖存階段存在於 儲存元件輸入端與輸出端之間。相反，習知主從式儲存元 件包含兩個鎖存階段，輸入資料在到達輸出端之前通過該 兩個鎖存階段。然而，在廣泛的製程變化及/或操作條件 上’脈衝觸發儲存元件通常不如主從式儲存元件穩定Γ 與脈衝觸發儲存元件相關聯之短取樣窗造成脈衝觸發儲 存:件對製程參數及/或操作條件中之變化更敏感。舉例 而。與主從切存元件相比，脈衝觸發儲存元件對諸如 119165-1000318.doc 1343542 電晶體臨限電壓、通道長度及閘氧化物厚度之製程參數中 之變化更敏感。此外，脈衝觸發儲存元件對操作條件中之 變化更敏感’操作條件諸如動態變化之供應電壓、電源漂 移、溫度改變、尚輻射通量（造成軟錯誤）及其類似物。 另外，可以諸如低功率模式、待用模式或測試模式之時 序不敏感模式操作併有脈衝觸發儲存元件之積體電路（例 如，微處理器）。當以一時序不敏感之操作模式組態時， 包括於一微處理器中之脈衝觸發儲存元件不會適當地運 行。舉例而言，在低功率模式下，可降低操作電壓至以致 脈衝對於可靠電路操作而言將變得太窄或者太寬的該值。 因而，脈衝觸發儲存元件按照慣例用於效能為關鍵的且 製程參數及/或操作條件中之變化為最小或可維持於可接 受限度内的應用中。另外，主從式储存元件按照慣例用於 可靠操作在廣泛過程變化及/或操作條件下所係所要之應 用中。 【發明内容】 根據本文所教示之方法及裝置，提出一雙路徑、多模式 循序儲存元件（SSE)。在一或多項實施例中，該雙路徑、 夕模式SSE包含第一及第二擔序儲存元件、—資料輸入 端、一資料輸出端及一選擇機件。該第一循序儲存元件及 第循序儲存元件各自具有一輸入端及一輸出端。該資 料輸入柒耦接至至兩個循序儲存元件之輸入端且經組態以 f受資料。該資料輸出端耦接至兩個循序儲存元件之輸出 ’、·二、’且態以輸出資料s該選擇機件經組態以選擇該等循 119165-1000318.doc 丄WM2 存π件中之一者以用於將資料自資料輸入端傳遞至資 端。在：實例中，第一循序儲存元件包含一脈衝觸 r子兀件a第二循序儲存元件包含_主從切存元件。 因此，在至少一實施例中，藉由回應於一模式輸入而選擇 並聯輕接之-主從式儲存元件及一脈衝觸發儲存元件之— 2，經由所選定之儲存元件將資料自—資料輸人端傳遞至 一資料輸出端來將資料儲存於一雙路徑、多模式咖中。 對應於上述雙路徑、多模式SSE裝置及方法，—互補微 ^里器包3 _序控制電路、複數個管線及階段間雙路徑 多模式SSE。該時序控制電路經組態以啟動—脈衝時序^ 號及-相位時序信號之一者。每一管線具有由階段間雙路 控多模式咖分開之複數個階段。每一雙路徑多模式咖 。3主攸式儲存兀件、一脈衝觸發儲存元件、一資料輸 入知、一貧料輸出端及—選擇機件。該主從式儲存元件及 該脈衝觸發儲存元件各自具有一輸入端及一輸出端。該資 料輸入端Μ接至兩個儲存元件之輪入端且經組態以接受資 料μ亥育料輸出端耗接至兩個儲存元件之輸出端且經組態 以輸出資料。該選擇機件經組態以回應於由時序控制電路 所啟動之時序信號而選擇該等循序儲存元件中之一者以用 於：資料自資料輸入端傳遞至資料輸出端。 當然，本揭示案不限於上述特徵。當閱讀以下實施方式 且* k視附隨圖式時，熟習此項技術者將辨識額外特徵。 【實施方式】 圖1說明一雙路獲、之抬； 夕模式循序儲存元件（SSE) 10之一實 119165-1000318.doc 1343542 施例。雙路徑、多模式咖1Q具有兩個並聯路徑，每一路 徑能夠儲存資料。在操作期間，選擇或啟用該等並聯路徑 中之者以將資料自雙路技、多模式㈣之一資料輸入 端傳遞至雙路徑、多模式SSE1Q卜資料輸出端。雙路 徨、多模式SSE 10之資料輪入端接受或接收來自耦接至 犯H)之邏輯或電路(未圖示)之資料。雙路徑、多模式 SSE 1〇之資料輸出端可用或將由咖ι〇所儲存之資料輸出 至相同或不同邏輯或電路。 在一非限制實射，雙路徑、多模式SSE1G之—路徑為 -低效能路徑，其包含一主從式储存元㈣(例如，一主 ^式鎖存器、正反器或暫存器路徑為—高效能路 徑，其包含-脈衝觸發儲存元件14(例如，一脈衝觸發鎖 存器、正反器或暫存器）。雙路徑、多模式说1〇進一步 ^括-選擇機件16(例如，一多工器電路），其用於回應於 一模式控制信號（mode_ctr丨）而啟用或選擇該等路徑之一 者’資料經由該等路徑之—者自SSE 1()之資料輸人端傳遞 至SSE 10之資料輸出端。 藉由選擇脈衝觸發儲存元件14，與雙路徑、多模式sse 10相關聯之延時得以減少’因此最佳tSSE 1〇之效能。因 而g效此關鍵或當製程參數（例如，電晶體臨限電壓、 通道長度及閘氧化物厚度）及/或操作條件（例如，動態變化 之供應電壓、電源漂移、溫度改變及輻射通量中之變化） 系在了接父限度内以致期待脈衝觸發儲存元件1 4可靠地運 行時，可選擇脈衝觸發儲存元件14。相反，當選擇主從式 119165-1000318.doc 1343542 儲存元件12時，雙路拇、j c c ρ , Λ Λ 又峪心·夕模式SSE 10之可靠度得以最佳 化。亦即，雖然與脈衝觸發儲存元件14相比，主從式儲存 元件12的效能減少’但因為主從式儲存元件12提供廣泛過 程變化及/或操作條件上夕i 幵F俅仟上之可罪刼作，所以主從式儲存元 件12提供最佳可罪度。因而，當效能不關鍵時或當製程參 數及/或操作條件係、在可接受限度之外以致不期望脈衝觸 發儲存元件14可靠地運行時，可選擇主從式健存元件12。

因此&路！、多換式SSE 1G能夠回應於使用咖⑺之特 定應用或環境而在高效能資料儲存路徑與最佳可靠度資料 儲存路徑之間選擇性地切換。 脈衝觸發儲存元株 兀件14回應於一脈衝時序信號 (pulse_clk)(亦即，—且女 ， - ”有—小於時序週期之一半之脈衝寬

度的時序信號）而儲存眘粗B 仔貧科且將資料自雙路徑、多模式SS£ 1 0之資料輸入端傳遞至雜在 又從、夕模式s S E 1 〇之資料輸出 端。當脈衝時序不在作用中 一 用中時，有效地停用脈衝觸發儲存

元件14。類似地，主從彳 _ 攸式儲存tl件1 2回應於一相位時序信 號（phase一elk)(亦即，—且女 ， ，、有一大致為時序週期之一半之脈 衝寬度的時序信號）而蚀方 死）而储存資料且將資料自SSE丨〇之資料 輸入端傳遞至SSE 1〇之眘姐认， 貝枓輸出端。同樣，當相位時序不 在作用中時，有效祕位田+ 停用主從式儲存元件12。如稍後詳細 拖述的，回應於一模式 飞控制k旎而啟動脈衝時序及相位時 序0 1〇之一實施例，其中，選 定言之，選擇機件16包含 圖2說明雙路徑、多模式咖 擇機件16包含傳輸或傳遞閉。特 119165-1000318.doc 1343542 插入於脈衝觸發儲存元件14與雙路徑、多模式咖ι〇之資 料輸出端之間的-第_傳輸閘18及插入於主從式儲存元件 12與SSE1G之資料輸出端之間的—第二傳輸問2〇。 第傳輸閘18可回應於脈衝時序信號（pulse—clk)而得以 啟用’其觸發或計時脈衝觸發儲存元件14。因而，第一傳 輸問18允許脈衝觸發健存元件14回應於-脈衝時序信號而 將貝料自雙路徑、多模式SSE 1()之資料輸人端傳遞至雙路 徑、多模式SSE 1〇之資料輸出端。相反’纽衝時序信號 ，在作用中時4用第一傳輸閘】8 ’因此防止資料經由脈 衝觸發儲存7L件14在SSE 1G之資料輸人端與資料輸出端之 間傳遞。或者’可藉由—模式控制信號直接地控制傳輸間 18。 第二傳輸閘20可回應於相位時序信號（phase_clk)而得以 啟用，其觸發或計時主從式儲存元件12。因而，第二傳輸 閘20允許主從式儲存元件丨2回應於一相位時序信號而將資 料自雙路徑、多模式SSE 1 0之資料輸入端傳遞至雙路徑、 多模式SSE 1 0之資料輸出端。當相位時序信號不在作用中 時，停用第二傳輸閘2〇，因此防止資料經由主從式儲存元 件12在SSE 10之資料輸入端與資料輸出端之間傳遞。或 者，可藉由該模式控制信號直接地控制第二傳輸閘2〇。 另外傳輸閉1 8、20之輸出端以一 wire(j_〇R組態耗接至 雙路徑、多模式S S E 1 0之資料輸出端。因而，傳輸閘丨8、 20之輸出經邏輯打點或組合在一起以形成一輸出信號，因 此僅藉由與wired-OR組態相關聯之延時或多或少地增加與 119165-1000318.doc -12· 1343542 S SE 10相關聯之總延遲。 記住上述描述，圖3說明用於將資料儲存在雙路徑多 模式SSE 10中之對應程式邏輯。處理以選擇主從式儲存元 件12或脈衝觸發儲存元件14 "開始"（步驟丨〇〇)。在一實例 中，雙路徑、多模式SSE丨0包括一用於選擇儲存元件12、

14中之一者之多工器電路。在另一實例中，雙路徑、多模 式SSE 10包括用於選擇儲存元件12、14中之一者之傳輸閘 18、20。不管特线擇機件，接著經由所敎之儲存^ 將輸入資料自雙路徑、多模式SSE 1〇之一資料輸入端傳遞 至雙路徑、多模式SSE1〇i—資料輸出端（步驟1〇2)。

圖4說明雙路徑、多模<SSE 1〇之另—實施例，其令， SSE 進-步包括用於使SSE 1G相容於_或多種測試方法 學之電路。在-實例中，雙路徑、多模式咖W進一步包 括-測試多工器電路22。測試多卫器電路22回應於一測試 啟用信f虎（teSt_en)而將SSE ! 〇之主從式儲存元件！ 2耗接至 -測試資料輸入端或耗接至正常功能資料輸入端。在測試 期間，該測試啟用信號使測試多工器電㈣選擇測試資料 輸入端。因而，在測試操作期間，由主從式儲存元们2俘 獲及/或發出測試資料。在非測試操作㈣，測試啟用信 號不作用。喊於此’測試多工器電路辦主從式儲存元 件12耦接至正常功能資料輪入端。因&，雙路徑、多模式 ㈣H)完全相容於基於掃描之測試方法學。Μ卜，測試多 工器電路22增加僅與SSE 1〇之台紅+ " 〇之包括主從式儲存元件12之低 效能路徑有關的延時。因為在時序残感操作_或當最 I19165.1000318.doc -13- ^43542 佳可靠度比增加的效能更關鍵時，SSE 1 〇之低效能路徑可 係作用中’所以由於測試多工器電珞22之增加延時所產生 的效能影響係可接受的。因而，SSE〗〇之包括脈衝觸發儲 存元件14之高效能路徑的效能並不受將測試多工器電路22 插入於SSE 10之低效能路徑中之不利影響。 圖5說明雙路徑、多模式SSE丨〇之一例示性電路實施 例。在此特定實施例中，主從式儲存元件12與脈衝觸發儲 存元件14共用一保持器電路24。特定言之，共用保持器電 路24充當一用於兩個儲存元件12、14之資料儲存元件。脈 衝觸發儲存元件14包含一緩衝器電路26、一傳輸閘28及共 用保持器電路24。主從式儲存元件12包含一包括一傳輸閘 32及-保持器電路34之主控階段3〇及—包括一傳輸間⑽ 共用保持器電路24之從屬階段。 包含-緩衝器38及一個三態緩衝器4〇之共用保持器電路 24儲存由循㈣存元件12、14之任—者所俘獲之資料。在 資料被儲存元件12、14之一者俘獲之後啟用共用保持器電 路24。相反，當儲存元件12、14之一者係處於俘獲資料之 過程中時’停用共用保持器電路24以防止信號爭用。特定 ^ ’當儲存元件12、14之—者正俘獲f料時，脈衝時序 k號（pulse_clk)或者相位時序信號（phase_cik)具有一作用 中時序循環週期。在作用中時序循環週期_，回應於 —信號而停用共用保持器電路以，因此防止資料俘獲 期間之信號爭用°在完成資料俘獲且對應時序信號進入-非作用中時序猶環週期之後，回應於該信號而啟用 JJ9165-10003I8.doc 1343542 共用保持器電路24，因此使iL用仅 俘獲之資料。因此使，、用保持器⑽儲存新近被 脈衝觸發儲存元件14回應於脈衝時序信號（pub 俘獲資料。當脈衝時序信號係作用中時，脈衝觸發儲存元 件14之緩衝器電路26藉由輸 一 《竹之一反相版本驅動雙路 徑、多模式SSE 10之輸出節點。—緩衝器電路仰呈現於 SSE 1〇之輸出節點處之信號反相以使得由SSE H)輸出之資 料信號具有正確極性。在資料俘獲期間，共用保持器電路 24回應於脈_序信狀作用巾時序循環㈣而保持被停 用’因此防止資料輸人端與共用保持H電路24之間的爭 用。在輸入資料被脈衝觸發儲存元件14俘獲之後（亦即， SSE !0之資料輸出端經充電至適當信號位準），脈衝時序 信號在當前時序循環期間轉變至一非作用中週期。當脈衝 時序轉變至-非作时時序循環週料，回應於。〔仙信 號而啟用共用保持器電路24。因此，共用保持器電路Μ藉 由儲存先前由脈衝觸發儲存元件】4所俘獲之資料來穩定^ 路徑、多模式SSE 10之資料輸出。 主從式儲存元件12回應於相位時序信號（pulse—dk)而俘 獲資料。在-特定相位時序循環之—非作用中週期期間， 主控階段30經充電至輸入資料之值。亦即，主控階段儿之 傳輸閘32啟用輸入資料以給主控階段3〇充電，而從屬階段 之傳輸閘36防止輸入資料流動至共用保持器電路以。另 外，在一緊接前述之相位時序循環期間，從屬階段經由共 用保持器電路24繼續儲存先前由主從式儲存元件12所俘獲 119165-1000318.doc 15 1343542 之資料。在當前相位時序循環進入—作用令週期時，停用 主控階㈣之傳輸開32，因此允許主控階段3〇之包 緩衝器似第二缓衝器46之保持器電路34儲存被㈣之資 料:在相位時序循環之作用中週期期間，主控階段3〇之保 持器電路34亦藉由輪人資+ 彻入資枓之一反相版本驅動雙路徑、多 模式SSE 10之資料輪屮。术冬。，+ — 粉出*相位時序信號係作用中時，停 用共用保持器電路24。因而，在具有最小爭用的情況下， 用新近所俘獲之資料覆寫在緊接前述之相位時序循環期間 由從屬階段所儲存之資料。當相位時序在—隨後循環期間 轉變至-非作用中週期時，共用保持器電路Μ被再次啟用 且儲存從屬階段令新近所俘獲之資料。 因此’包括於脈衝觸發儲存元件14中之傳輸閘28及包括 於主攸式儲存疋件！ 2之從屬階段中之傳輸開％充當雙路 位夕模式SSE 10之選擇機件10。當脈衝時序信號係非作 用中時&括於脈衝觸發儲存元件i 4中之傳輸開28防止資 料匕由脈衝觸發儲存元件M在SSE 之資料輸入端與資料 輸出知之間傳遞。同樣’當相位時序信號係非作用中時， 包括於主從式儲存元件12之從屬階段中之傳輸閘36防止資 料經由主從式储存元件12在咖10之資料輸入端與輸出端 之間傳遞。 雙路徑、多模式SSE 10進一步包括測試多工器電路22, 測5式多工器電路22包含三個緩衝器48至52，其用於使SSE 1〇此夠適應如先前所描述之掃描測試。特定言之當測試 啟用信號（test 一 en)係作用中時，第—缓衝器48及第二緩衝 119165-1000318.doc ，16 · 1343542 器50將主從式儲存元件12耦接至一測試資料輸入端。相 反，當測試啟⑽號係非作用中時，第二緩衝器遵第三 緩衝器52將主從式儲存元件12耦接至功能資料輸入端。 圖6說明雙路徑、多模式SSE 1〇之另一例示性電路實施 例。在此特定實施例中’共用保持器電路24包含第一三態 緩衝器54及第二三態緩衝器56。t脈衝時序信號 (PUlSe-Clk)係作用中時，第—三態緩衝器54經置於-高阻 抗狀心中$樣’當相位時序信號⑽咖一仙)係作用中 時，第二三態緩衝器56經置於一高阻抗狀態中。當脈衝時 序信號與相位時序信號均係非作用中時（例如，在儲存元 件12、Μ之-者已俘獲輸入資料之後），三態緩衝器54、 56共同儲存由循序儲存元件12、14之任—者所俘獲之資 料。 SSE 10之;k屬階段進一步包括一使自主控階段所接收 之信號反相之反相器58。隸額外反才目器58增力口與主從式 儲存元件12相關聯之延時，但當共用保持器電㈣包含雙 三態緩衝器54、56時’反相器财保SSE 10之資料輸出具 有適當極性。當共用保持器電路24包含雙三態緩衝器54、 時不再而要產生用於控制共用保持器電路24之操作之 〇r_clkU。實情為’共用保持器電路24係回應於相位時 序信號及脈衝時序信號直接地加以控制。此外，當共用保 持益電路24包含雙三態緩衝器54、料，由於脈衝觸發錯 存7L件14之輸出節點處之較低總電容，與脈衝觸發健存元 件14相關聯之效能得以改良。 119165.1000318.doc •17· 1343542 圖7說明一包括複數個雙路徑、多模SSSE 1〇A_1〇D之微 處理器200之一實施例。雙路徑、多模式38£ 1〇A1〇D回應 於一作用中相位時序信號（phase_clk)或一作用中脈衝時序 k號（pulse_clk)而經觸發或計時，該作用中相位時序信號 與該作用中脈衝時序信號係由時序脈衝振盪、控制及配送 電路202所產生。時序脈衝振盪、控制及配送電路2〇2回應 於一外部系統時序信號（S YSCLK)而（例如）藉由產生相位時 序信號及脈衝時序信號管理微處理器2〇〇之内部時序。包 括於時序脈衝振盪、控制及配送電路2〇2中或與時序脈衝 振盪、控制及配送電路202相關聯之一時序控制電路2〇4回 應於一模式控制信號（m〇de_ctrl)而啟動由時序脈衝振盪、 控制及配送電路202所產生之脈衝時序信號或相位時序信 號。如先前所描述的，經啟動之時序信號計時或觸發雙路 控、多模式SSE 10A-10D。 當與微處理器200相關聯之製程參數及/或操作條件係在 可接受限度内以致期望SSE 10A-10D之脈衝觸發儲存元件 可靠運行時，將可在微處理器2〇〇之外部產生或可由微處 理器200在内部產生之模式控制信號設定至一第一狀態以 用於最小化延時及最佳化微處理器2〇〇之效能。舉例而 言，可在微處理器200之正常功能操作期間或在掃描測試 之一發出/俘獲階段期間將模式控制信號設定至該第一狀 態以用於計時該等SSE 10A_10D。相反，在諸如低功率模 式/待用模式之時序不敏感操作期間或在微處理器2〇〇之掃 描測試期間或當過程變化及/或操作條件係在可接受限度 119165-]〇〇〇3]8.(ioc • 18 - 1343542

之外以致不期望該等SSE 10A-10D之脈衝觸發儲存元件可 靠運行時，將模式控制信號設定至一第二狀態以用於最佳 化微處理器200之可靠度。不管模式控制信號係如何產生 的，時序控制電路204啟動由時序脈衝振盪、控制及配送 電路202所產生之該等時序信號中之一者且將經啟動之時 序信號提供至雙路徑、多模式SSE ι〇Α·10Ε)。在一實施例 中，時序控制電路204亦啟動一信號（or—cik)以用於在相位 時序k號及脈衝時序信號之非作用中時序循環週期期間啟 用雙路徑、多模式SSE 10A-10D之各別共用保持器電路以 最小化爭用，如先前所描述。

在操作中’微處理器200自外部記憶體（未圖示）擷取指 令及對應資料。微處理器2〇〇執行該等指令且將結果儲存 至外部記憶體。在一非限制實例中，微處理器2〇〇包括用 於執行指令之複數個管線206A-206D。每一管線 206A-206D包括複數個階段’該複數個階段包括用於執行 一指令或一指令之一部分之組合邏輯2〇8A_2〇8D。該等階 段被諸如雙路徑、多模式SSE 10A_10D之階段間雙路徑循 序儲存元件分開。雙路徑、多模式SSE 10A_I0D回應於如 由時序控制電路2 04所提供之一經啟動之時序信號而自先 前管線階段俘獲資料且/或將資料發出至隨後階段。 在一實施例中，一記憶體快取記憶體21 〇(例如，二級快 取記憶體）儲存經由微處理器200之匯流排介面邏輯（未圖 示）自外部記憶體所擷取之位址及資料資訊。記憶體快取 記憶體210將指令資訊轉發至一指令快取記憶體212且將資 119165d000318.doc •19- 1343542 料轉發至一資料快取記憶體214並接收來自資料快取記憶 體214之資料。一指令單元216提供流動至微處理器耀之 管線206A-206D之指令的隼φ批生，丨 ^ 曰7的果〒控制。一元成早元218追蹤指 令之自被指令單元216發派至被管線2〇6A_2〇6D執行之處 理。每一管線206A-206D分階段地執行自指令單元216所接 收之指令。在-非限制實例中’-分支管線206A包括兩個 階段之用於執行一指令之組合邏輯2〇8A，一浮點管線 206B包括四個階段之組合邏輯2〇8B，一整數管線包 括三個階段之組合邏輯208C，且一載入/儲存管線2〇6D包 括兩個階段之組合邏輯208D。熟習此項技術者將瞭解，微 處理器200可係超管線及/或超純量（SUperscaiar)。因而，微 處理器200可包括用於執行指令之眾多管線，其中每一管 線可包括由雙路徑、多模式SSE 1〇之多個執行個體分開之 若干階段。 圖8說明包括於微處理器200之時序脈衝振盪、控制及配 送電路202中或與微處理器2〇〇之時序脈衝振盪、控制及配 送電路202相關聯之時序控制電路204的一實施例》接下來 參看圖9描述時序控制電路204，圖9說明由時序控制電路 204回應於模式控制信號（mode_ctrl)所啟動或產生之多個 信號之時序關係。時序控制電路204包括一用於啟動一脈 衝時序信號（pulse_clk)之第一電路220、一用於啟動一相位 時序信號（phase_clk)之第二電路222及一用於產生一信號 (or_clk)之第三電路224，當共用保持器電路24包含一如圖 5中所說明之三態緩衝器時，該信號（or_clk)停用雙路徑、 U9165-1000318.doc •20· 1343542 多模式SSE 10之共用保持器電路24。 第一電路220包含一 NAND邏輯閘226及一緩衝器228。當 模式控制信號係處於一第一狀態時，第一電路22〇藉由輸 出一脈衝時序信號（pulse—elk)及該脈衝時序信號之一反相 版本而啟動由微處理器200之時序脈衝振盪、控制及配送 電路202所產生之脈衝時序輸入。經啟動之脈衝時序信號 如先前所描述地控制雙路徑、多模式SSE 10之傳輪閘。第 二電路222包含一 NAND邏輯閘230及兩個緩衝器232、 234。當模式控制信號係處於一第二狀態時，第二電路222 藉由輸出一相位時序信號（phase一Clk)及該相位時序信號之 一反相版本而啟動由微處理器2〇〇之時序脈衝振盪、控制 及配送電路202所產生之相位時序輸入。經啟動之相位時 序信號如先前所描述地控制雙路徑、多模sSSE 10之傳輸 閘。第一電路220及第二電路222防止相位時序信號與脈衝 時序信號同時處於作用中狀態。因而，僅雙路徑、多模式 SSE 10之一條路徑被啟用以儲存資料。 第三電路224包含一 NOR邏輯閘236及一緩衝器238。當 共用保持器電路24包含一如圖5中所說明之三態緩衝器 時，第二電路224回應於相位時序輸入及脈衝時序輸入而 產生用於啟用或停用雙路徑、多模sSSE 1〇之共用保持器 電路24之一信號（〇r_clk)及該信號之一反相版本。因而， 當由微處理器200之時序脈衝振盪、控制及配送電路2〇2所 產生之相位時序輸入或脈衝時序輸入的任一者具有一作用 中時序循環週期時，回應於由第三電路224所產生之信號 119165-1000318.doc •21 - 1343542 而V用共用保持器電路24，因此 :;相反，當相位時序輸入與脈衝時序:二描 =二=:期或均被停用時―Si 因此儲存由雙路徑、多模式SSE ig之主從式 件12或脈衝觸發儲存元件14所俘獲之資料。 述圍之變化及應用，應瞭解’本揭示案不受前 田述所限制’亦不受附隨圖式所限制。實情為，本揭示 案僅受以下中請專利範圍及其合法均等物所限制。 【圖式簡單說明】 圖1為一雙路徑、多模式循序儲存元件（SSE)之一實施例 之方塊圖。 圖2為一雙路徑、多模式SSE之另—實施例之方塊圖。 圖3為說明用於將資料儲存在一雙路徑、多模式sse中之 程式邏輯之邏輯流程圖。 圖4為一雙路徑、多模式SSE之又一實施例之方塊圖。 圖5為一雙路徑、多模式SSE之一實施例之電路圖。 圖6為一雙路徑、多模式sse之另一實施例之電路圖。 圖7為一包括雙路徑、多模式SSE之微處理器之一實施例 的方塊圖。 圖8為一用於與一雙路徑、多模式SSE一起使用之時序控 制電路之一實施例的方塊圖。 圖9為說明由一雙路徑、多模式SSE所產生之多個信號之 時序圖。 【主要元件符號說明】 U9l65-1000318.doc •22- 1343542 10 雙路徑、多模式 10A-10D 雙路徑、多模式 12 主從式儲存元件 14 脈衝觸發儲存元 16 選擇機件 18 第一傳輸閘 20 第二傳輸閘 22 測試多工器電路 24 保持器電路 26 緩衝器電路 28 傳輸閘 30 主控階段 32 傳輸閘 34 保持Is電路 36 傳輸閘 38 緩衝器 40 三態緩衝器 42 缓衝器電路 44 第一緩衝器 46 第二緩衝器 48 第一緩衝器 50 第二緩衝器 52 第三緩衝器 54 第一三態緩衝器 119165-1000318.doc -23- 1343542 56 58 200 202 204

206A

206B

206C

206D 208A, 208B, 208C, 208D 210 212 214 216 218 220 222 224 226 228 230 232 234 236 第二三態緩衝器 反相器 微處理器 時序脈衝振盪、控制及配送電路 時序控制電路 分支管線 浮點管線 整數管線 載入/儲存管線 組合邏輯 記憶體快取記憶體 指令快取記憶體 資料快取記憶體 指令單元 完成單元 第一電路 第二電路 第三電路 N AND邏輯閘 緩衝器 NAND邏輯閘 緩衝器 緩衝器 NOR邏輯閘 119165-1000318.doc -24- 1343542 238 緩衝器 mode_ctrl 模式控制信號 orclk 信號 phase_clk 相位時序信號 pulse_clk 脈衝時序信號 SYSCLK 外部系統時序信號 test_en 測試啟用信號

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Claims (1)

1343542 十、申請專利範圍： 1·—種用於儲存資料之裝置，其包含： 一具有一輸入端及一輪出端之第一循序儲存元件豆 中該第一循序儲存元件包含—脈衝觸發儲存元件其二 應於一脈衝時序； ' 13 -具有-輸入端及-輸出端之第二循序儲 ，i 中該第二循序儲存元件包含—主從式儲存元件： 於一相位時序； 回應 其中在該資料在該相位時序之一循環的期間， 在該脈衝時序的一循環的期間之該脈衝觸發儲存元件較 多的循序鎖存階段，該主從式儲存元件鎖存資料. 計轉接至該第-循序儲存元件的輸人端及該第二循序 以接受資料； “身科輸入端經組態 一耦接至該第一循序儲存 ^ ^ , 丨卞刃徇出端及邊第二循序 儲存兀件的輸出端之資料輸 以輸出該資料；及 Μ 。玄資枓輸出端經組態 選擇機件，其經組態以# g 4 μ / 、擇6亥第一循序儲存元件或 s亥第一循序儲存元件以用 遞至該資料輸出端。 字X㈣自該資料輸入端傳 2-如請求項1之裝置，盆由4 n货 〃中忒選擇機件包含一插入於該第 一及第二循序儲存元 之5亥等輸出端與該資料輸出端之 間的選擇器電路。 3.如請求項1之裝置，装由兮、s伸 '中5亥選擇機件包含一插入於該第 119165-1000318.doc 1343542 循序儲存7G件之該輸出端與該 #科輸出端之間的第一 傳輸閘及—插入於該第二 次評山 盾序儲存兀件之該輸出端與該 貝料輸出端之間的第二傳輸閘。 4·=二項1之裝置’其令該脈衝觸發儲存元件及該主從 件之一從屬階段共用—經組態以儲存該資料之 保持益電路。 5.如請求項4之裝置，其中該 衝觸笋健户1 判件包插入於該脈 ::錯存兀件之一緩衝器電路與該共用保持器電路之 間的第—傳輸閘及-插人於該主從式儲存㈣之一主控 階段與該共用保持器電路之間的第二傳輸問。 6·=請求項5之裝置’其中該資料輸出端經配置成一_· Π態，其將該第一傳輸問之-輸出端及該第二傳輸閘 之一輸出端連接至該共用保持器電路。 7♦如請求項5之裝置’其中該第—傳輸閘經組態以回應於 脈衝時序信號而選擇該脈衝觸發儲存元件，且該第二 =開經組態以回應於—相位時序信號而選擇該主〆從式 儲存元件。 8. 一月求項7之裝置，其中該共用保持器電路回應於具有 I非作用巾時序循環之每—特錢而被啟用且回 應於该等時序信號之具有-作用中時序循環週期之一者 而被停用β 9.:請^項4之裝置，其中該共用保持器電路包含並聯耗 接之一緩衝器及一個三態緩衝器。 求項4之裝置，其中該共用保持器電路包含並聯耦 I19165-1000318.doc 1343542 接之兩個三態緩衝器。 11‘如請求項4之裝置，苴谁一牛 ''進步包含一電路，該電路經組 U在以-測試模式被啟用時將測試資料傳遞至該主從 =子元件且在以-非測試模式被啟用時將功能資料傳 遞至該主從式儲存元件。 12.—種微處理器，其包含： 時序控制電路，其經炎且陡w. 丹二，、且慼以啟動一脈衝時序信號或

一相位時序信號令之一者；及 複數個管線，每-管線具有由階段間雙路徑多模式循 邊存元件刀開之複數個階段，每一雙路徑多模式循序 儲存元件包含： 一具有一輸入端及一輪出端之主從式儲存元件該 主從式儲存元件回應於該相位時序信號； 一具有一輸入端及一輸出端之脈衝觸發儲存元件， 該脈衝觸發儲存元件回應於該脈衝時序信號； 一耦接至該主從式儲存元件的輸入端及該脈衝觸發 儲存元件的輸入端之資料輸入端，該資料輸入端經組 態以接受資料； 一耦接至該主從式儲存元件的輸出端及該脈衝觸發 儲存元件的輸出端之資料輸出端；及 一選擇機件，其經組態以回應於由該時序控制電路 所啟動之該時序信號而選擇該主從式儲存元件或該脈 衝觸發儲存元件，以將該資料自該資料輸入端傳遞至 該資料輸出端 119165-1000318.doc ^4J542 其中在該資料在一相位時序之一德環 脈衝時序的一循環的期間之該脈衝觸:儲= =夕的循序鎖存階段，該主從式儲存元件鎖存資 13.如請求項12之微處理器，其中該脈衝觸發 主從式儲存元件之一從屬階P 兀牛及該 料之保持器電路。屬…用-經組態以儲存該資 14·如請求項13之微處理器，其中該選擇機件包含 該脈衝觸發儲存元件之—緩 ； 衝電路與邊共用保持器電 路之間的第—傳輸閘及-插人於該主從式儲存元件之一 主控階段與該共用保持器電路之間的第二傳輸間。 15. 如請求項14之微處理器，其中該資料輸出端經配置成一 _ed-0R組態，其將該第—傳輸間之—輸出端及該第二 傳輸閘之-輸出端連接至該共用保持器電路。 16, 如請求項14之微處理器’其中該第-傳輸問經組態以回 應於該脈衝時序信號而選擇該脈衝觸發儲存元件且該第 二傳輸閘經組態以回應於該相位時序信號而選擇該主從 式儲存元件。 如請求項13之微處理器，其中該共用保持器電路回應於 具有-非作时時序循環週期之每—時序信號而被啟用 且回應於該等時序信號之具有一作用中時序循環週期之 一者而被停用。 18·如請求項12之微處理器’其中每—雙路徑、多模式循序 儲存元件進一步包含一電路，該電路經組態以在該微處 119165-10003I8.doc -4- 1343542 理器以-測試模式被啟用時將測試資料傳遞至該主從式 ::元件且在該微處理器以-非測試模式被啟用時將； 月匕貝料傳遞至該主從式儲存元件。 19‘ —種儲存資料之方法，其包含： 回應於-模式輸入而選擇並聯搞接之一 件及-脈朗發料元件巾之—者， ’、甲5亥主從式儲存 疋件回應於-相料序㈣且祕衝觸發料元件回應 於一脈衝時序信號；及 經由該所選定之儲存元件將資料自— 至-資料輸出端； ㈣輸入端傳遞 其中該資料在該相位時序之一循環的期間，通過 該脈衝時序的一循環的期間之該脈衝觸發儲存 的循序鎖存階段，該主從式儲存元件鎖存資料。 2〇.如請求項19之方法，其進一步包含回應於處於H 態之該模式輸人而選擇該主從式儲存元件及回應於心 -第二狀態之該模式輸入而選擇該脈衝觸發儲存元件。 21. 如請求項20之方法，其進一步包含. :應於處於該第二狀態之該模式輸入而停用該 儲存元件；及 飞 回應於處於該第一狀態之該模式 發儲存元件。 …用該脈衝觸 22. 如請求項20之方法，其進_步包含，回應於處㈣p 狀態之該模式輸入’在測試期間將測試資料傳遞 從式儲存元件及在正常功能操作烟將功能資料㈣至 119165-1000318.doc -5- 1343542 該主從式儲存元件。 23. 如請求項19之方法，其進一步包含·•回應於處於一第一 狀態之該模式輸入而啟用該脈衝觸發儲存元件之一傳輪 閘及回應於處於一第二狀態之該模式輸入而啟用該主從 式儲存元件之一傳輸閘。 24. 如請求項23之方法，其進一步包含： 回應於處於該第一狀態之該模式輸入而啟動一脈衝時 序信號；及 回應於處於該第二狀態之該模式輸入而啟動一相位時 序信號。 ’ 25.如請求項24之方法，其中啟用該脈衝觸發儲存元件之該 傳輸閘包含將該脈衝時序信號提供至該脈衝觸發儲存‘ 件之該傳輸閘；^啟用該主從切存元件之該傳輸問包 ^將該相㈣序㈣提供至該主彳1 切存元件之該傳輸 26. 如請求項24之方法，其進—步包含回應於該等 而穩定資料輸出。 观 27. 如請求項26之方法，其中穩定該資料輸出包含： 回應於具有-非作用中時序循環週期之每 而啟用-由該等储存元件所共用之保持器電^ 回應於該等時序信號之具有一作用 -者而停用該共用保持器電路。 《環週期之 119165-1000318.doc -6 -