TWI341977B - Method of identifying and accessing memory, memory integrated circuit and memory module - Google Patents

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¢341977 九、發明說明： I：發明所屬之技術領域3 ^ 發明領域 、 本發明之實施例主要係關於記憶體，特別是將識別號 5 碼分派到記憶體模組之記憶體積體電路以支援對記憶體通 道之獨立次通道記憶體存取的技術。 I：先前技術3 發明背景 # 以一致或聯合記憶體存取之一記憶體架構，有時稱作 10 一聯合記憶體架構(UMA)，一處理器與一圖型控制器共享 系統記憶體來降低成本。傳統上，一UMA記憶體架構可被 最佳化以處理從處理器到系統記憶體中之記憶體請求（讀 取/寫入存取）。典型UMA記憶體架構包含圖型控制器所進 行之記憶體請求a今日，圖型效能對於支援三維（3D)及更 15 高解析度變得更重要。 典型UMA記憶體架構中，快取記憶體使用一固定的64 ® 個（64)位元組快取線來支援處理器之記憶體請求和圖型控 制器之記憶體請求。一UMA記憶體架構之一典型記憶體控 制器具有1個或2個記憶體通道。各記憶體通道與各記憶體 ， 20 模組共用一位址匯流排中之所有位址線以進行讀取或寫入 存取。典型記憶體通道中之資料匯流排傳統上係64個（64) 位元寬，使得一給定位址之8個（8)位元組之連續資料同時從 一記憶體被存取。資料匯流排位元可視所用的記憶體類型 及記憶體尺寸以不同方式路由到記憶體模組。 5 1341977 然而一處理器傳統上使用自記憶體存取之連續資料之 * 全部64位元，一圖型控制器傳統上則可能不。在一圖型控 ^ 制器進行一UMA記憶體架構之一記憶體請求時大部份之連 . 續資料可被捨棄。因而，典型UMA記憶體架構中，記憶體 5 通道之帶寬可能被圖型控制器發佈之記憶體請求無效率地 使用。 【發明内容】 發明概要 • 依據本發明之一實施例，係特地提出一種方法，其包 10 含下列步驟：提供具有多個記憶體積體電路之一記憶體模 組，每一該等多個記憶體積體電路具有用來將資訊耦接至 該記憶體積體電路之至少兩個腳位；分別設定至少兩個識 別位元之值於一記憶體積體電路之該等至少兩個腳位上； 接收該等至少兩個識別位元到該一記憶體積體電路中作為 15 一識別值；以及以該等至少兩個識別位元確認該至少一個 記憶體積體電路之一功能合格。 ® 圖式簡單說明 本發明實施例之特徵將由下列詳細敘述而為人所明 ’ 瞭： / 20 第1A圖繪示利用本發明實施例之一典型電腦系統之一 方塊圖。 第1B圖繪示可利用本發明實施例之一客戶端伺服器系 統之一方塊圖。 第2圖繪示可利用本發明實施例之一第一處理單元之 6 1341977 一方塊圖。 第3A圖繪示耦接至各包括4個記憶體次通道之一對記 憶體通道之一記憶體控制區塊的一高階方塊圖。 第3B圖繪示耦接至快取記憶體與包括多個S個次通道 5 之一對記憶體通道的一記憶體控制區塊中之一記憶體控制 器之詳細方塊圖。 第4 A圖係繪示在一視訊顯示器上不經由次通道而係利 用一線性記憶體存取之一記憶體通道的記憶體存取之像素 對映的一圖面。 10 第4B圖係繪示在一視訊顯示器上經由具有2個支援微 鋪碑記憶體存取之次通道的一記憶體通道的記憶體存取之 像素對映的一圖面。 第4C圖係繪示在一視訊顯示器上經由具有4個支援微 鋪磚記憶體存取之次通道的一記憶體通道的記憶體存取之 15 像素對映的一圖面。 第5A圖係繪示一 64位元寬記憶體通道上之一線性64位 元組記憶體存取之圖。 第5B圖係繪示一對32位元寬記憶體次通道上一對32位 元組記憶體存取之獨立次通道記憶體存取之圖。 20 第5C圖係繪示4個16位元寬記憶體次通道上4個16位元 組記憶體存取之獨立次通道記憶體存取的一圖面。 第6圖繪示針對一記憶體通道之一位址信號線位元對 映。 第7圖繪示用來耦接至裝在一主機印刷電路板上之一 1341977 連接器的一多晶片記憶體模組的一方塊圖。 * 第8圖繪示用以支援記憶體次通道上微鋪磚記憶體存 . 取之一記憶體積體電路之一方塊圖。 • 第9圖繪示耦接至針對一 16位元寬記憶體次通道與一 5 16位元組記憶體存取之模式暫存器之位址超載邏輯之一概 略圖。 第10Α圖繪示一多晶片記憶體模組與被組配來分派及 識別具有一記憶體通道而其中有一對次通道的記憶體積體 • 電路之跳線的方塊圖。 10 第10Β圖繪示一多晶片記憶體模組與被組配來分派及 識別具有一記憶體通道而其中有四個次通道的記憶體積體 電路之跳線的方塊圖 第10C圖為一多晶片記憶體模組與被組配來分派及識 別具有一記憶體通道而其中有多個次通道的記憶體積體電 15 路之跳線的方塊圖。 第11Α圖繪示一控制電路之方塊圖，其中包括用以接收 ® 來自用於第10A-10C圖中硬佈線設定之識別腳位之識別位 元的一緩衝器。 / 第11Β圖繪示繪示一控制電路之方塊圖，其中包括用以 - 20 接收來自用於第10A-10C圖中硬佈線設定之識別腳位之識 別位元的一暫存器。 第11C圖繪示一控制電路之方塊圖，其中包括用以在重 設以外之一特定計時週期量後捕捉識別資訊的一暫存器。 第11D圖繪示控制電路之一方塊圖，其包括用來在重設 8 1341977 後與一控制信號之選通同步地捕捉識別資訊之一暫存器。 * 第12A圖繪示資料位元組中之資料位元DO和D1的第一 ▲ 種範例排列，其係排列於一記憶體模組之第一組多個記憶 、 體積體電路中。 5 第12B圖繪示資料位元組中之資料位元DO和D1的第二 種範例排列，其係排列於一記憶體模組之第二組多個記憶 體積體電路中。 第13A圖繪示用於第11C圖之控制電路的一時間圖。 • 第13B圖繪示用於第11D圖之控制電路的一時間圖。 10 第14圖繪示耦接至記憶體模組之一記憶體控制器之方 塊圖，其繪示響應於一資訊匯流排上之一資料分類器將識 別值載入一暫存器之一範例方法。 相同的元件編號與標示在圖式中係指提供相同功能之 相同元件。 15 【實施方式】 較佳實施例之詳細說明 ^ 下列本發明實施例之詳細說明中，說明諸多特定細節 以提供本發明之一整體瞭解。然而，熟於此技藝者清楚瞭 / 解本發明實施例之實現可不需這些特定細節。其他習知方 20 法、程序、構件、和電路未詳細地說明以避免不必要地模 糊本發明實施例之焦點。 一積體圖型電腦系統之記憶體效能傳統上受限於一快 取線之大小。大多時候，針對圖型之理想記憶體存取大小 為4個16位元組之資料，因為圖型處理器一次操作一個或更 9 1341977 少的像素(pixel)或紋理影像元素(texel)。然而，uma記憶體 架構針對一64位元組快取線被最佳化，以使得處理器記憶 體政能最佳化。藉由一 64位元組快取線，—圖型控制器之 δ己憶體請求，在平均值上，造成大量資料自記憶體提取且 從未被圖型控制器所使用。未被使用的資料可稱作過度提 取。 藉由微鋪碑技術，記憶體請求從一圖型控制器之過度 提取可被減少，同時保持具一積體圖型控制器之— UMA記 憶體架構中之快取線需求。通常，微鋪磚使用一新記憶體 10架構及一新記憶體控制器架構。為了支援一微鋪碑記憶體 架構，新記憶體子系統提供一記憶體通道中之獨立次通道 s己憶體存取。存取到一記憶體的這些獨立次通道記憶體可 稱作微鋪磚或微鋪磚記憶體存取，而通常稱作微鋪碑技術。 儘管已說明了一些新記憶體控制器與記憶體架構，此 15應用程式之焦點在於將識別值載入支援微鋪磚能力之記憶 體模組上。 一記憶體陣列中之記憶體積體電路可被指派一值，其 與同一記憶體陣列中其他記憶體積體電路中之值相異。本 發明之實施例包括一識別符並提供設定識別符之值的一種 20機構。識別符可稱為具有識別位元之一識別值。 識別值之一應用係用於獨立次通道記憶體存取，又稱 作微鋪磚記憶體存取。本發明之實施例，允許次通道選擇 位元被載入每-記憶體通道中之每一記憶體模組之每一記 憶體積體電路中之一暫存器。 10 1341977 在本發明之一實施例中，揭露一種方法，其包括提供 具有多數個記憶體積體電路之一記憶體模組，每組記憶體 積體電路具有至少兩個腳位來將資訊耦接至記憶體積體電 路；至少兩個識別位元之設定值分別在記憶體積體電路之 5 至少兩個腳位上；接收至少兩個識別位元至一記憶體積體 電路中作為一識別值；以及以至少兩個識別位元確認至少 一記憶體積體電路的一種功能合格。 在本發明之另一實施例中，提供一記憶體積體電路， 其包括一記憶體陣列、一暫存器、及耦接至暫存器之控制 10 邏輯。記憶體積體電路中之記憶體陣列儲存資料。暫存器 包括一或更多位元儲存電路來儲存一識別值之一或更多識 別位元。控制邏輯提供獨立次通道記憶體響應於儲存在暫 存器中之一或更多識別位元存取記憶體積體電路。 在本發明之又另一實施例中揭露一記憶體模組，其包 15 括具有一電氣連接器來耦接一主機印刷電路板之一印刷電 路板，以及裝設在印刷電路板上並耦接至邊緣連接之多數 個記憶體積體電路。電氣連接器包括一電源連接和一地電 位連接。裝置在模組上之每一記憶體積體電路包括一記憶 體陣列來儲存資料；一暫存器包括具有耦接至一資料匯流 20 排位元之一資料輸入之一或更多位元儲存電路，以及耦接 至暫存器之控制邏輯。暫存器響應於一負載信號儲存一或 更多次通道選擇位元於資料匯流排之位元上。控制邏輯提 供獨立次通道記憶體響應於儲存在暫存器中之一或更多次 通道選擇位元存取記憶體積體電路。 11 1341977 簡言之，微鋪碑令-記憶體請求針對記憶體之不連續 節段或塊以較小請求組成。微鋪磚記憶體架構允許讀取和 寫入記憶體提取根據請求方之需求*在大小與結構上變 化。為使較小塊被正確地識別，額外位址資訊藉微铺碑記 5憶體控制器被供至系統記憶體。舉例來說，在本發明之一 實施例中，一64位tl寬記憶體通道(實體位元寬)可分成糊 16位元寬次通m此實務中，—64位元組記憶體存取(一 記憶體通道之邏輯位元組寬)係由4個不連續16位元組塊(假 设一圯憶體異動係8個轉移之一叢發)所組成。各次通道使 10用一些獨特位址資訊。第3A圖係4個丨6個位元次通道之一範 例實務’各具有-些獨特位址資訊。—微鋪碑記憶體架構 之其他實務會改變各次通道之大小和供入各次通道之獨立 位址線數量。 有許多種方法可用來對記憶體陣列之各次通道支援額 15外獨立位址貧訊，包括藉由將新專用線從記憶體控制器路 由到記憶體積體裝置、或將一記憶體模組中路由之未被使 用錯誤校正碼（ECC)信號線之目的重新設定為額外位址線 來支援額外位址線。獨立額外位址資訊亦可被支援，藉由 在典型非使用週期間超載先前存在的位址信號線，例如在 20行位址被寫入到記憶體積體電路之一記憶體週期期間。在 此情況下，微鋪磚技術之支援可實行於記憶體模組中，且 仍對先前存在的記憶體模組實務提供退化的相容性。這些 方法可分開來使用，或可組合地使用於本發明之實施例， 以提供超過理想數目之位址線之額外位址資訊，包括任— 12 1341977 額外位址線。 在一標準記憶體通道中，例如基於雙重資料率（DDR) DRAM技術之一記憶體通道，記憶體通道之邏輯寬度可視 為Μ位元組寬。一位元組的資料有有8個位元。記憶體通道 5之邏輯寬度稍微與一記憶體模組上轉移之資料叢發長度相 關聯。也就是，Μ位元組的資料可連續地被形成一叢發之 資料轉移所存取，藉用從一基本位址累加之連貫位址。傳 統上’被存取(讀取或寫入）的區塊的位元組之基本位址係通 道邏輯寬度之一整數倍。記憶體通道之實質寬度係記憶體 10控制器與§己憶體模組間之資料匯流排之位元寬。典型最小 叢發長度可為具有一起始位元組順序的8個記憶體週期，其 可由位址線之最無效位元設定。以64位元之一典型實質寬 度，8個記憶體週期存取一記憶體通道中64位元組的資料。 因而記憶體通道之典型邏輯寬度係64位元組的資料。 15 如前所述’記憶體通道之邏輯寬度係位元組之數量， 其可連續地以一基本位址轉移，而記憶體通道之實質寬度 係記憶體控制器和記憶體模組間之資料匯流排（「WDB」） 之位元寬。一微鋪磚記憶體系統將記憶體通道之邏輯寬度 和實質寬度均分成具較小邏輯位元組寬度與較小實體位元 20 寬度之次通道。 記憶體之微鋪磚能力將記憶體通道(WDB位元）之實質 寬度與記憶體通道(Μ位元組)之邏輯寬度打散成s個次通道 (WSC)。各次通道具有一實質寬度：wSC=WDB/S位元，以 及一邏輯寬度：N=M/S位元組。因而，N位元組的資料可針 13 資料轉移之各叢發在各次通道中之資料線的WSC位元上 轉移—έ己憶體通道可具有存取到記憶體之一記憶體位 置〜、數TML。各次通道存取一記憶體通道之記憶體位置總 數的—子集(TSML)，其中 TSML=TML/S。 微鋪磚記憶體中，各次通道可彼此獨立地存取記憶體 通道少一較小粒之資料。為使它們完全獨立，個別位址信 號線可從記憶體控制H㈣到各次通道。為避免路由過多 的個別位址信號線，有些位址信號線可被許多次通道共 享，使得記憶體位置可獨立地從一組共用位址中選出。因 而，呈現給各次通道之位址具有一些獨立位址位元（ΓΙ」）， 其值可與呈現給其他次通道之位址之對應位元不同。因 而，儘管各次通道上轉移之資料表現一連續資料區塊各 ••人通道上之資料區塊不一定由一連續位址範圍所構成。這 是因為獨立位址位元〖可來自不同位元位置，下面將更詳細 地說明。 本發明之貫施例可用於不同系統例如第1Α_1Β圖所繪 示。現在參考第1Α圖，其中繪示可運用本發明實施例之一 典型電腦系統100之一方塊圖。電腦系統100A包括一處理單 元101;輸入/輸出裝置(1/0)丨02例如鍵盤’數據機’印表機， 外部儲存裝置4 ;以及監視裝置(Μ) 1 〇3，例如一 CRT或圖 型顯示器。監視裝置（M)103可提供一人類智慧型格式之電 腦資sfl，例如視訊或音訊格式。系統1 〇〇可為除了一電腦系 統以外的許多不同電子系統。 現在參考第1B圖，其中繪示可利用本發明實施例之一 客戶端伺服器系統100B。客戶端伺服器系統1008包括耗接 至一網路112之一或更多客戶端U0A-110M及辆接至網路 112之一伺服器丨14。客戶端丨1〇八_11〇1^透過網路112與伺服 器114通訊，以發射或接收資訊及獲得存取到伺服器上可能 5需要的任—資料庫及/或應用程式軟體。客戶端110A-110M 和伺服器114可為典型電腦系統1〇〇A之例子。伺服器】14具 有含有記憶體之一處理單元，且更可包括一或更多碟片機 儲存裝置。伺服器114可用於一儲存區域網路(SAN)中作為 一網路附接儲存(NAS)裝置，且具有一碟陣列。存取伺服器 10丨14之資料可在網路112上供多重客戶端110A-110C共享。 現在參考第2圖’其繪示可運用本發明之實施例的一處 理單元101之一詳細方塊圖。處理單元101可包括一處理器 電路201、一記憶體控制區塊202、外部快取記憶體203E、 一或更多記憶體通道204A-204N、一圖型控制器206、以及 15 如所示地耦接在一起的一輸入/輸出控制器207。兩個以上 的處理器電路201元件之組合、記憶體控制區塊202、快取 記憶體203E、圖型控制器206、以及處理單元1〇1之輸入/輸 出控制器207可一起積設成一單一積體電路。舉例來說，記 憶體控制區塊202、圖型控制器206、及輸入/輸出控制器207 2〇 可被整合在一起作為一積體電路210。又另一範例，處理器 電路201、記憶體控制區塊2〇2、快取記憶體203E、圖型控 制器206、及輸入/輸出控制器207可被整合在一起作為一積 體電路210’。又另一範例，記憶體控制區塊2〇7與其記憶體 控制器可被積設於處理器電路201。同時麵接於處理器電路 15 1341977 201與記憶體控制區塊202間之外部快取記憶體203E繪示為 積體電路210’之一部份，其可為一分離的電路。由於分開 製造大型記憶體容量較有效率，大多時候快取記憶體2〇3E 保持在積體電路210’之外部。 5 處理器電路丨可包括一或更多執行單元或一個以上 的處理器（亦稱作核心處理器），例如處理器A_n 201A-201N，作為一多處理器積體電路。處理器電路2〇1之各處理 器可具有一或更多層的經晶片上或内部快取記憶體2〇31或 共享同一内部快取記憶體。其他層的快取記憶體可在處理 10 為201之外部並介接記憶體控制器，例如外部快取記憶體 203E。處理器電路201亦可如一微電腦可具有一晶片上或内 部隨機存取記憶體(RAM)以及一晶片上或内部唯讀記憶體 (ROM)。處理器2(H、其一或更多執行單元、以及一或更多 層的快取記憶體可透過具有一或更多記憶體通道 15 204A-204N之記憶體控制區塊202讀取或寫入資料（包括指 令）。 搞接於一或更多記憶體通道204A-204N與處理器2〇 1 以及圖型控制器206之間的記憶體控制區塊202可選擇性地 具有其自身的内部快取記憶體203M、或其可在外部作為另 20 一層的快取記憶體。記憶體控制區塊202包括用於每—個別 一或更多記憶體通道204A-204N之一或更多微舖磚記憶體 控制器 MCA-MCN 208A-208N。 一或更多記憶體通道204A-204N每一者各包括—或更 多記憶體模組MMl-MMn。各記憶體模組包括一或更多記憶 16 1341977 體積體電路或裝置。一或更多記憶體積體電路或裝置可為 . 各種類型的記憶體積體電路，包括動態隨機存取存取記憶 . 體(DRAM)電路、靜態隨機存取記憶體(SRAM)電路、或非 . 依電性隨機存取記憶體(NVRAM)電路。然而，在本發明較 5佳實施例中，一或更多記憶體積體電路係為動態隨機存取 存取記憶體(DRAM)電路。 一或更多記憶體通道204A-204N各包括兩個以上的記 憶體次通道。第2圖中，4個記憶體次通道205A-205D被包括 • 於每一記憶體通道204A-204N中。雖然繪成各記憶體通道有 10 4個記憶體次通道，理應理解一記憶體通道亦可具有其他數 量的分道，可包括奇數或偶數個次通道，例如2個記情體次 通道。一記憶體通道之分道可隨一記憶體通道之邏輯寬度 或叢發長度增加而特定地改變。 各記憶體通道204A-204N中之一或更多記憶體模組 15 MM1-MMN可被組配來支援微舖磚。記憶體控制區塊可使 用-演算法來狀-或更多記龍肋是Η援微舖碑。 鲁 一或更多記憶體模組上包括的-或更多記憶體電路或裝置 可被組配來支援微鋪磚。-或更多記憶體電路可為具微鋪 " 磚能力的(ΜΤΕ)而被指派來支援—特定記憶體錢道。一或 -20 t多記憶體電路可包括額外腳位或在將被致能微鋪碑之一 模式暫存器中具有額外位元以指派給—特定記憶體次通 道。在記憶體電路提供額外腳位之情形中，外部跳針腳位、 跳線、或微開關(舉例來說，Dlp開關)可用來組配微鋪碑支 援。在記憶體電路中提供模式暫存器之情況中進入各欠 17 1341977 通道之資料匯流排之獨立部段可用來載入具有一適當載入 選通之模式暫存器。 I/O控制器207可被耦接至記憶體控制區塊202以將資 料寫入一或更多記憶體通道204A-204N，故其可被處理器 5 201存取。處理單元1〇1可更包括一無線網路介面電路 (WNIC)213、一有線網路介面電路或卡(NIC)214、一通用序 列匯流排（USB)及/或火線(FW)串列介面215、及/或耦接至 I/O控制器207之一碟片機216。無線網路介面電路 (WNIQ213提供一無線電連接至一基本無線電單元，例如 10 透過一無線區域網路、wifi(IEEE802.11)、藍芽、或其他無 線電連接。無線網路互連（WNIC)213包括一天線來被無線 電波耦接至一基本無線電單元或其他行動無線電單元。 NIC214提供一乙太網路有線區域網路連接。USB/FW串列 介面215允許系統擴充，包括其他◦周邊裝置。碟片機216 15係為習知且提供可再寫儲存能力給處理器201。碟片儲存裝 置216可為一或更多一軟碟片、壓縮碟片、DVD碟片、硬碟、 可再寫光碟、快閃記憶體、或其他非依電性儲存裝置。 圖型控制器206被耦接到記憶體控制區塊2〇2以讀取及 寫入資料到一或更多記憶體通道204A-204N。處理器201可 20寫入資料到一或更多記憶體通道204A-204N，使其可被圖型 控制器206存取並可顯示於一圖型顯示器或視訊裝置上。一 圖型顯示器217可被耦接至圖型控制器206。一視訊介面218 可耦接至圖型控制器206。視訊介面218可為一類比及/或數 位視訊介面。 18 1341977 在處理單元101中，處理器201、I/O控制器207、及圖 型控制器206可透過記憶體控制區塊202中之記憶體控制器 存取一或更多記憶體通道204A-204N中之資料。記憶體控制 區塊中之記憶體控制器介接一個別記憶體通道204A-240N 5 來讀取及寫入介於系統記憶體和處理器201、I/O控制器 2〇7、及圖型控制器206間之資料。在分別介接微鋪磚記憶 體控制器208A-208N至記憶體通道204A-204N時，可具有一 位址匯流排之位址信號線220、一資料匯流排之資料信號線 222、以及控制和計時信號線224作為部份的記憶體介面。 10 耦接至I/O控制器207之輸入裝置，例如碟片儲存裝置216， 亦可讀取和寫入資訊到系統記憶體。 通常，資料匯流排之資料信號線222被分出S個次通 道。第2圖中，其中S為4，資料匯流排之資料信號線222被 分出4個次通道，如所繪之次通道資料線222A ' 222B、 15 222C、及222D，並被耦接到個別次通道205A、205B、205C、 和205D。舉例來說’一 64位元匯流排被分成4組16個位元資 料線。在本發明之一實施例中，有些位址信號線220可被次 通道共享，而其他位址信號線則各自獨立。本發明之另一 實施例’位址信號線220可完全獨立於各次通道。位址信號 2〇 線將於下面更詳細地說明。 現在參考第3 A圖，其繪示一 2個記憶體通道之一方塊 圖。第3A圖繪示一組合圖型與記憶體控制器3〇〇,亦稱作一 主機300，其耦接至一記憶體通道〇 304A與一記憶體通道1 304B。記憶體通道0 304A和記憶體通道1 304B各被分成4 19 1341977 個次通道3〇5A、305B、305C、及305D。各記憶體通道具有 一獨立微鋪碑記憶體控制器來支援記憶體通道之次通道。 各記憶體通道具有一獨立資料匯流排。舉例來說，設記憶 體通遒之各資料匯流排之總資料位元寬為64位元，各次通 5道被耦接到一組獨立的16位元資料匯流排。次通道305A被 耦接刻資料位元D15-D0 ’次通道305B被耦接到資料位元 D31-D16 ’次通道305C被耗接到D47-D32，而次通道305D 被耦接到資料位元D63-D48 ’如第3A圖所繪。 如前所述’有些位址信號線可為每一次通道所共享， 10 同時其他位址信號線則獨立於各次通道，在本發明之一實 施例中。舉例來說，位址信號線31 〇(標為Αχχ-a!〇，BA2_BA〇) 被所有次通道305A-305D所共享。也就是說，每一位址信號 線310可分散耦接各次通道。相對的，位址信號線311A(標 為A9-A6之第一組)被獨特地搞接到次通道a。位址信號 15線3nB(標為A9-A6之第二組）被獨立地耦接到次通道 305B。位址信號線311C(標為A9-A6之第三組)獨立地耦接到 次通道305C。位址信號線311D(標為a9_A6之第四組）獨立 地耦接到次通道305D。 理想地’提供充分的獨立位址線以在所配置之記憶體 2〇刀頁大小顆粗中允許完全可定址性。分頁大小傳統上由管 理圖型記憶體空間之軟體設定。舉例來說，考慮在插敘一 雙重通道快取線之記憶體子系統令一 4000位元組(KB)分頁 大】的位置的情況。2KB的分頁被對映到各記憶體通道。 這樣的情況中，5條位址線可用來定址記憶體各實體分頁中 20 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4 5 之3264B快取線。因而，15個額外獨立位址線會理想地用於 一 4個16位元次通道實務。所示的這些位址信號線311B-D 分別相對於一開始標為位址線A10 - A 6的第一組位址信號線 311A而標為位址線AI0-A6之第二、第三、及第四組位址信 號線。若可用的額外獨立位址線較少，各次通道可定址的 獨立位址空間減少。若可用於各次通道之獨立位址線較 多，各次通道可定址的獨立位址空間增加。為了實施2個32 位元次通道，具有5條額外獨立位址線是較理想的。 • 額外位址信號線可路由在記憶體控制器和次通道之 10 間，以提供如第3A圖所繪示之獨立位址信號線。位址信號 在先前存在的位址線上可能超載。組合路由額外位址信號 線和超載位址信號可用來支援微鋪磚。另可選擇地，各次 通道可備具第3A圖中所繪之沒有共享位址線310的一組完 整獨立位址線。然而，使用共享位址信號線310保護印刷電 15 • 路板區域避免被獨立位址信號線路由。 現在參考第6圖，繪示用於一記憶體通道之一位址信號 線位元對映，其中使用共享及獨立位址位元。亦即，第6圖 係一位址位元對映，其繪示位址位元之一實體位址解譯。 一組I個獨立位址位元（IAB)被供至各次通道以支援微鋪 -- 20 碑。一組0或更多SA共享位址位元（SAB)可被供至所有次通 道。一組Q個次通道選擇位元（SSB)被用在指派一記憶體請 求至一次通道。一組P個次通道資料位址位元(SDAB)係用 於一 DRAM記憶體中各快取線中之位址位元組。該組P個 SDAB位元傳統上係位址信號線對映之最無效位元。該組Q 21 1341977 個SSB位元與P個SDAB位元不必然路由於記憶體控制器和 次通道記憶體之間，理應瞭解，所存取之基本位址之方塊 資料係叢發尺寸之整數倍。也就是，P個SDAB位元可由一 記憶體積體電路内部地產生，例如藉由一 DRAM裝置依據 5 雙重資料率(DDR)記憶體規格。儘管第6圖繪示被選來共享 之特定一些位址位元及獨立位址位元，其他位址位元也可 被指派。亦即，P個次通道資料位址(SDAB)位元分成SA共 享位址（SAB)位元與I個獨立位址（IAB)位元之位址位元分 配一般是任意的。 10 現在參考第4A-4C圖，其中繪示使用一鋪磚式位址空間 之一個三角形之理想化像素對映呈現。第4A圖繪示使用一 非微舖磚記憶體系統之一铺磚式位址空間中的三角形4〇1 之描畫，其中邏輯通道寬為64位元組。第4B-4C圖繪示使用 一微舖碑記憶體系統之一鋪磚式位址空間中的三角形401 15 之描畫。三角形401之描畫單位係一斷片402。一斷片402可 表示一像素或一紋理影像元素。一舖碑式位址空間中一邏 輯二維陣列之資料被組織成一組次陣列，使得子陣列中之 資料儲存在位址空間之一連續範圍中’並因而在記憶體中 兩度局部化。線性定址之一邏輯二維陣列之資料沒有這樣 20的次陣列；反之，資料例如斷片402被從左到右的線性定址 於—列’然後從頂到底的線性定址到下一列。因而，垂直 相鄰的斷片402在記憶體中遠遠相隔。 相較於第4A圖，第4B-4C圖顯示微鋪磚記憶體存取如 何提供較小記憶體請求之優勢。每一第4A-4C圖顯示針對不 22 1341977 同記憶體請求大小之一個三角形401之描畫。 第4A圊中’一單一記憶體請求包圍資料呈現16斷片。 每一個別方形402表示一斷片，傳統上’每一斷片有32位元 或4個位元組之資料。第4A-4C圖繪示一 20x20陣列之斷 5 片。一4x4陣列之斷片，如第4A圖所示’係一跨距404，並 表示一 64位元組記憶體請求。一跨距424在第4C圖中繪示成 一 2x2陣列之斷片或一 16位元組記憶體請求。一雙重跨距 414繪於第4B圖中，且為定為一2x4陣列之斷片的一32位元 組記憶體請求。 1〇 第4A-4C圖間之差異繪示理論上的過度提取隨記憶體 請求大小縮減而降低。在第4A-4C圖各圖中，三角形401請 求存取相同數量的斷片。然而一記憶體存取傳統上轉移一 個以上的斷片之資料’使其可包括在三角形401内之資料呈 現斷片408以及在三角形401外之斷片406。三角形401外之 15 資料呈現斷片406被過度提取’造成記憶體帶寬無效率的使 用。 在第4A圖中，一64位元組記憶體存取轉移一跨距404 之資料，即一4x4方塊的斷片之資料。舉例來說，跨距404A 係一第一64位元組記憶體存取。跨距404B為一第二64位元 2〇組記憶體存取。舉例來說視為三角形401包圍將近57個像素 來呈現。在64位元組記憶體存取之例子中，需要1〇個記憶 體存取來存取三角形中之65個斷片。額外的95個斷片之資 料被存取，但可能不被使用。 第圖中，一32位元組記憶體存取轉移一個雙重次跨 23 距之資料，即一2x4方塊的斷片或1/2個64位元組記憶體存 取。舉例來說，雙重跨距414A係一第一32位元組記憶體存 取。雙重跨距414B為一第二32位元組記憶體存取。就32位 元紐記憶體存取之情況，存取三角形中之65個斷片需13個 5記德體存取。一額外的47個斷片資料之被存取但可能不被 使用。 第4C圖中，一16位元組記憶體存取轉移一次跨距之資 料’即一2x2方塊的斷片或1/4個64位元組記憶體存取。一 跨距424A為一第一 16位元組記憶體存取。一跨距424B為一 1〇第二丨6位元組記憶體存取。一跨距424C為一第三16位元組 。己憶體存取。一跨距424D為一第四16位元組記憶體存取。 針對16位元組記憶體存取之情況中，存取三角形中之65個 斷片需要22個記憶體存取。一額外的π個斷片之資料被存 取但可能不被使用。 15 又考慮另一範例’其中三角形401需求65個像素或斷片 (260位元組）來顯示第4A、4B、及4C圖各圖。第4A圖中， 將近10個跨距的記憶體被存取，包括160個像素或64〇位元 組之資料，以呈現三角形401。第4B圖中，將近13個雙重子 跨距之資料被存取，包括112個像素或448個位元組之資 20料，來呈現三角形401。第4C圖中，將近22個子跨距之資料 被存取，包括88個斷片或352個位元組之資料，來呈現三角 形401。因而相較於第4A圖，過度提取的像素或斷片4〇6在 第4B、4C圖中藉由實施各記憶體通道中具有次通道之微鋪 碑定址而減少。 24 j如則所述，第4B_4cgI繪示—鋪碑式位址空間中利用具 :-己隱體-人通道之一微鋪碑記憶體系統的三角形4〇 "苗 第4B圖中，―64位元組寬記憶體通道可由2個32位元相 寬記憶體:欠通_成。在此肢下，—賴啦憶體存取 將2個不連續32位元組存取組合成-單-64位元組存取， ^欠通道㈣64位元組之—社,卜三㈣描畫早成請求 子取雙重子跨距414。舉例來說，微鋪碑記憶體控制器 對存取雙重子跨距414C和414D之請求組合成—單 10 碑記憶體存取。又另—範例，記憶體控㈣可將對存取雙 重子跨距414E和414F之請求組合成―單—微料記憶體靖 求。其他對麵雙重子跨距之請求的組合刊麵—單一 微鋪碑記憶料求或存取。—或更？本發明實施例中，电 合的次通道麵具有SA共享位錄元形式之-共享位址位 元圖樣。 第圖令64位元組寬記憶體通道可由4個16位元組 寬記憶體次通道形成。在此情況下，一微鋪碍記憶體存取 將4個不連續16位元組存取組合成—單一64位元組存取，每 4個次通道具有64位元組之一總大小。三角形福畫造成對存 取子跨距424之請求。舉例來說，微鋪磚記憶體控制器可將 2〇 f存取子跨距侧、娜、侧、及侧之請求組合成一 早-微鋪碑記憶體存取。其他對存取子跨距請求之組合可 形成為一單一微鋪碑記憶體請求或存取。-或更多本M 實施例t，組合的切道記㈣存取具㈣對4個記憶 通道之SA共享位址位元形式的一共享位址位元圖樣二' 25 1341977 理想情形中，假定所有的微鋪磚記憶體請求可被微鋪 碑異動組合器利用來建立沒有未被使用次通道之64B記憶 體異動。亦即，微鋪磚之有效性依據異動組合器326A、326B 之能力來建構完全移植之記憶體異動。 5 現在參考第3B圖，其中繪示之一多通道記憶體子系統 包括耦接至系統記憶體通道和一或更多快取記憶體203之 一微舖磚記憶體控制區塊300。記憶體控制區塊300中，多 通道記憶體子系統包括用於進入到系統記憶體之各記憶體 通道之一微鋪磚記憶體控制器。 10 第3B圖中，備具有2個記憶體通道304A和304B。因而，

2個微鋪磚記憶體控制器321A和321B備具有個別記憶體通 道304A和304B。各記憶體通道304A、304B可由S個次通道 305A-305S所組成。各次通道305係邏輯上為N位元組寬與B 位元寬。各記憶體通道3〇4邏輯上為m=N*S位元組寬。 15 記憶體控制區塊300和快取記憶體203之間係可能包括 命令路徑或位址路徑之一寫入資料路徑3〇1和一讀取資料 路仏302 ’其上可進行項取和寫入請求。在一讀取異動情形 中，N個位兀組透過讀取資料路徑3 〇 2從記憶體控制區塊3 〇 〇 被傳回快取記憶體203。在一寫入異動情形中，^^位元組寫 20入請求透過寫人⑽路㈣1從快取記賴2()3供至記憶體 控制區塊300。儘管N位元組讀取或寫人請求在快取記憶體 203和記憶體控制區塊猶之間進行，請求被畫成w鋪碑陣 列來表現-2x2陣列之像素或紋理影像元素，例如可被用以 4個次通道。 26 1341977 記憶體控制區塊300包括一通道指派器320、一第一記 憶體控制器321A、及一第二記憶體控制器321B。記憶體控 制區塊3 00亦被耦接到記憶體通道0 3 04A和記憶體通道1 304B。記憶體通道〇 304A包括「S」個次通道305A-305S。 5 同樣地’記憶體通道1 304B包括「S」個次通道305A-305S。 共享位址線310從各記憶體控制器3 22耦接進入各次通道 305A-305S。獨立位址線311A-311S耦接進入個別次通道 305A-305S。每一資料匯流排次通道部段312A-312S被耦接 進入個別記憶體次通道305A-305S。 10 每一記憶體控制器321A和321B分別包括一次通道指 派器322A-322B、一重新排序緩衝器324A-324B、及一異動 組合器326A-326B。 針對N位元組資料之記憶體請求，一通道之邏輯寬度， 被耦接到通道指派器320。通道指派器視情況（包括記憶體 15 通道之變化性）來指派記憶體請求到記憶體通道0 304A或 記憶體通道1 304B。在被通道指派器指派到一記憶體通道 後，N位元組請求被耦接進入個別記憶體控制器321A或 321B及進入次通道指派器322A或322B。 次通道指派器322A和322B指派N位元組請求到其中一 20 個次通道305A-305S。現參考第6圖，本體次通道指派，s， 可由下列步驟定義：（1)請求位址，「A」，被右移P個SDAB 位元，造成新整數值A(其中’ Α=Α»Ρ)。（2)用於次通道 指派之值「s」係A之最無效的Q個SSB位元（例如， s=入&((i<<：Q)_i))。 27 1341977 每一微鋪磚記憶體控制器321A-321B分別具有一重新 排序緩衝器324A-324B。重新排序緩衝器重新排序進入到次 通道之記憶體請求以便增加各記憶體通道中之帶寬效能 π。對於位址讀取或寫入一方塊的N位元組資料之一請求 5 「A」進入記憶體控制器322A或322B，被指派到一次通道， 並被置於重新排序緩衝器中。重新排序緩衝器可實施為用 於各次通道之一重新排序佇列。其他重新排序緩衝器之實 務亦為可能的。

異動組合器326A、326B藉從重新排序緩衝器選擇S個 10 各用於各次通道之讀取請求形成一記憶體讀取異動，使得 全部S個請求具有相同的共享位址位元。其藉由從重新排序 緩衝器選擇S個各用於各次通道之寫入請求形〈成一記憶 體寫入異動’使得全部S個求具有相同的共享位址位元。舉 例來說’異動組合器326A、326B可在一記憶體通道中由4 15 個各用於各次通道之16位元組請求組合成一 64位元組異 動。 在嘗s式形成一異動後’一微鋪碑控制器中之異動組人 器可能無法找到各針對各次通道之一同步的請求組，使得 SA共享位址位元在所有次通道上均相同。在這樣—種.产兄 20下’一次通道上沒有資料會針對找不到的一請求而被轉 移，否則當資料在該次通道上被轉移時，資料會被丢棄 現在參考第5A-5C圖，範例位元組順序係針對各+己障體 通道500A-500C繪示。第5A圖中，記憶體通道5〇〇八具有編 號從0到63之一64位元組之轉移大小。64位元組之邏輯寬戶 28 1341977 可被記憶體通道之一64位元實質寬度存取。 第5B圖中，記憶體通道500B可分成2個記憶體次通道 505A和505B，各自轉移一64位元組之丨/2的轉移’使得各次 通道轉移32位元組。針對記憶體次通道505A ’記憶體位元 5 組係為從第5A圖重新排序存取號從0到31者。針對記憶體次 通道505B，位元組係為從第5A圖重新排序存取號從32到63 者。 第5C圖中，記憶體通道500C可分成4個記憶體次通 道，515A、515B、515C、及515D，各轉移一64位元組轉移 10之1/4，使得各次通道轉移16位元組。記憶體次通道515A存 取從第5A圖之位元組編號重新排序之從〇到15之記憔體。纪 憶體次通道515B存取從第5A圖之位元組編號重新排序之 編號16-31之δ己憶體。§己憶體次通道5丨5C；存取從第$ a圖之位 元組編號重新排序之位元組編號32-47之記憶體。記愫體大 15通道515D存取從第5A圖之位元組編號重新排序之位元組 編號48-63之記憶體。以此方式，—64位元組轉移被均等分 配於每-記憶體次通道上，同時位元組編號經重 ^ 分派。 現在參考第6圖在本發明其他實施例中，位 20同地重新排序。 、，』被不 如前所述，為了支援微舖碑記憶體存取 位元可與1獨純址位元—起使用，同時⑽切=位址 元與P個次通道資料位址位元被用來定 := 之實體位元組。針對^位元_取線，q通^ = 29 1341977 元與P個次通道資料位址位元之總和為6。 第6圖中，我們訂P個次通道資料位址位元為a〇_a8。 第6圖中’ Q個次通道選擇位元被標為A1〇、a8、及彳壬何更 夕其匕在其等之間的標號。第6圖中，I個獨立位址位元被 5標為A9、A10、A16、A18、A24、及任何更多其它在其等 之間的標號。第6圖中，SA共享位址位元舉例來說被棹為 AU、A15、A17、A19、A20、A25、A26、及Ax。額外共 享位址位元可用於其等之間。 利用I獨立位址位元，次通道位址彼此之位址偏移内係 10互相獨立。為令次通道彼此互相完全獨立，可利用對從圮 憶體控制器到各次通道之命令與位址的完全複製，但合大 幅增加記憶體控制器腳位數、用於輸入/輸出驅動器之矽區 域'及一主機印刷電路板或主機板上所需線路路由區域。 反之，本發明之實施例共用所有次通道上之—或更多次通 15道位址位元部份，並允許剩下的I個獨立於各次通道，如第 6圖所示。因而審慎地選擇I個獨立位址位元能提供增進的 帶寬效能’均衡對抗複製丨個位址信號到各次通道之花費。 如前所述’ I個獨立位址位元可以不同方式獲得，包括 將額外位址線路由到各記憶體次通道及/或使用位址超載。 2〇 現在參考第7圖，其繪示一記憶體模組(MM)710，其是 為記憶體模組MMl-MMn之範例。記憶體模組71〇可為任何 類型，例如一單直列記憶體模組(SIMM)或雙重直列記憶體 模組(DIMM)，舉例來說。記憶體模組71〇包括耦接至一印 刷電路板751之記憶體積體電路晶片（「記憶體裝置」）752。 30 個金屬墊構成，其亦可稱為腳位。邊舆 係—vcc或電源墊。邊緣連接754之另

腳位而另一腳位為— 來，邊鏠揸垃哭心d _電《751包括__主機印刷電路板762之一邊緣連 接器76G或其他類型連接ϋ的-邊緣連接H或邊緣連接 I7刷電路板751之邊緣連接器或邊緣連接75罐由多數 。邊緣連接754之一金屬墊 本之另一金屬墊係一VSS或 &另—實施例中，邊緣連接754可為具 器’其並非具有一腳位為VCC或電源 VSS或地電位腳位之金屬墊。整體說 1 Α邊緣連接S和邊緣連接在本文中可稱為具有可為腳 位塾、或其動之組合之連接器的一電氣連接器754。 把憶體模組710域軸碑和觀磚記憶體存取。為了 支援心It體之賴碑魏’額外位址信號線可藉用印刷電 路板751之邊緣連接754之未被使用或未連接腳位獨立地供 至記憶體積體電路752,在本發明之一實施例中。邊緣連接 754之這些未被使用或未連接腳位可用來將額外獨立位址 仏號線路由到記憶體積體電路752。可獲得裝在主機板762 之對應邊緣連接器760接腳之相同的未被使用腳位。額外獨 立位址信號線763路由經過主機板762到先前存在的連接 益，從記憶體控制區塊中之記憶體控制器來供應額外獨立 2〇位址資訊。可獲得記憶體模組之邊緣連接754接腳之一些不 门類型的未被使用或未連接腳位。 舉例來說，同位或一錯誤校正碼(ECC)功能可保留腳位 作為邊緣連接754之部份接腳。為降低記憶體模組對消費者 的開銷，同位與ECC功能通常被記憶體模組停用以使保留 31 的信號線和腳位通常未被使用。亦即，同位/ECC信號線可 路由到主機板之所有邊緣連接器，但僅在ECC致能之記憶 體模組(例如’雙重直列記憶體模組(DIMM))裝在其中時被 使用。記憶體模組之未被使用先前存在的ECc線/腳位被視 5為獨立位址信號線’並用來實施微鋪磚於非ECC記憶體模 組中。然而使用ECC線/腳位於微鋪磚功能時，ECC和微鋪 碑功能無法同時在一記憶體模組上被致能。此種解決方案 在傳統上不需要（或希望）同位/ECC功能被致能的環境下作 用良好。 10 又另一範例’邊緣連接754之接腳中保存的選擇性主動 低資料信號線通常未被使用，因為它們對於所提供之主動 而k號線而§是冗餘的。又另一範例，記憶體模組之邊緣 連接754之一接腳保留的選擇性測試腳位通常未被使用，由 於測試模式可能未被使用。 15 任一情況下’這些未被使用腳位被重新訂為獨立位址 信號腳位755A-755D，而獨立位址信號線763被路由於主機 印刷電路板762上，獨立位址信號線756A-756D被路由於記 憶體模組710之PCB751上至記憶體積體電路752。 某些例子中’記憶體模組710可更包括一支援積體電路 20 750，例如一緩衝器積體電路（「緩衝器」）或一錯誤校正控 制（ECC)積體電路。然而如前所述，若記憶體模組上不 具有ECC，反而為ECC保留而未被使用之邊緣連接754之腳 位可用於獨立定址進入一記憶體次通道之線路來支援微鋪 碑0 32 1341977 為支援記憶體次通道之微鎖磚與獨立定址，記憶體模 ‘ 型710上記憶體積體電路752可被劃分指派給不同記憶體次 . 通道，例如第7圖所繪之4個記憶體次通道205A、205B、 . 205C、及205D。一記憶體積體電路752之資料I/O傳統上為 、 5 4、8、或16位元寬。就一實質寬度64位元之一記憶體通道

和各16位元之記憶體次通道，4個16位元寬之記憶體積體電 路752會分別一對一分派給4個記憶體次通道205A、205B、 205C、及205D。8個8位元寬記憶體積體電路752 —次分別 # 會被指配2個到4個記憶體次通道205A、205B、205C、205D 10 來提供一實質寬度64位元之一記憶體通道和各16位元之記 憶體次通道。16個4位元寬記憶體積體電路752—次分別會 被指配4個到4個記憶體次通道205A，205B、205C、205D 以提供一實質寬度64個位元之一記憶體通道與各16位元之 記憶體次通道。 15 在2個記憶體次通道之例子中，4個16位元寬記憶體積 體電路752—次分別會被指配2個到2個記憶體次通道，其實 ® 質寬度為一記憶體通道64位元而記憶體次通道各32位元。8 個8位元寬記憶體積體電路752 —次分別會被指配4個到2個 ·' 記憶體次通道，其一實質寬度為一記憶體通道64個位元而 ·- 20 記憶體次通道各32位元。16個4位元寬記憶體積體電路752 一次分別會被指配8個到2個記憶體次通道，其實質寬度為 一記憶體通道64個位元而記憶體次通道各32位元。 藉用記憶體模組之邊緣連接754之未被使用腳位與一 標準邊緣連接器760，記憶體模組710可與先前存在的記憶 33 1341977 體子系統相容。 、考慮第3A圖’譬如每-記憶體通道中有4個獨立記憶體 -人通道。每一次通道會備具獨立的額外4條位址線以獨立存 取每人通道中之記憶體區域。位址線3丨1八_31 id(標為 5 A9-A6)在每_次通道係獨立的。假定四條為—組之位址線 預先存在，將被路由之總數或額外位址線係為四條之三被 或十—條獨立位址信號線。將額外之信號線在一主機板上 路由到一 έ己憶體模組在一預先存在之邊緣連接器之輸出腳 位與記憶職組未被完全利料可用來增加獨立位址傳訊 10 功能。 現在參考第8圖，其繪示一記憶體積體電路8〇〇之一方 塊圖。έ己憶體積體電路8〇〇可被包括在記憶體模組 MMl-MMn中作為-或更多記憶體裝置752。記隐體積體電 路800包括一記憶體陣列8〇卜一列位址解碼器8〇2、位元線 15預充/復新邏輯803、一行解碼器804、一感測放大器陣列和 寫入驅動器區塊806、一控制器808、一位址緩衝器8U '及 微鋪碑控制邏輯812’相耦接如圖所示。微鋪磚控制邏輯812 亦可稱為超載邏輯(OL)。 控制器808包括具有多數個位元之一模式暫存器“ο， 2〇其可被設定/初始化以控制記憶體積體電路800之一般功 旎。模式暫存器包括用來儲存位元之位元儲存電路。模式 暫存器810之位元可藉由與一負載選通同時地施加適當的 位tl設定於位址線820或資料線821上來設定。負载選通可 藉由在記憶體閒置時切換耦接到記憶體積體電路之控制器 34 1341977 808之一或更多控制線822來進行。控制器808接收一或更多 控制線822。一或更多控制線822可包括列位址選通RAS#， 行位址選通CAS#、寫入啟用WE#、晶片選擇CS#、排組選 擇ΒΑ0、BA1、BA2、重設RST#、時鐘CLK、及其他標準 5 記憶體積體控制輸出。一或更多控制線822上之控制信號可 為低態有效信號或高態有效信號。低態有效信號指出一反 相的真實條件，而高態有效信號指示一非反相的真實條件。 更特別地，模式暫存器810可用來組配用於微舖磚記憶 體存取之積體電路800。如下更進一步之說明，模式暫存器 10 810之其中一位元係被一微鋪碑致能。微鋪碑致能可為高態 有效並稱作MTE位元。另可選擇地，微鋪磚致能可為低態 有效並稱作MTE#。在各自情況中，微鋪碑致能可通常被稱 作微鋪磚致能或MTE位元。在裝置一開始啟動時或重開 時，微鋪磚致能被預設為重設使得微鋪碑被停用。這允許 15記憶體模組710和記憶體積體電路800在被插入不支援微鋪 碍之系統時跟以往的架構相容。模式暫存器81〇更具有一或 更多次通道選擇(SCS)位元，用來指出積設的記憶體被指派 與可疋址之s己憶體次通道D Μτ_元與一或更多scs位元 被耦接至微鋪磚控制邏輯8丨2。 2〇 冑官―貞載選通可由—負載模式暫存器命令產生並用 來將位元設定載入模式暫存器中，-新命令可用於從記憶 體積體電路中讀出模式暫存器内之位元設定。一狀態命令 可供記憶體積體電路讀出模式暫存器之位元。狀態命令< 藉由在記憶體閒置時快速地開關或設定被耗接至記憶體積 35 1341977 體電路之控制器808之一或更多控制線822而形成。在此情 況下，MTE位元850可從支援微鋪磚之記憶體積體電路讀 出。 微鋪磚控制邏輯812被耦接到多個位址信號線82〇以便 5透過位址緩衝器8丨1耗接位址到行位址解碼器804及/或列 位址解碼器8 02。位址緩衝器8丨丨可為位址解碼器閂鎖住網 際網路位址信號線上的位址信號。控制邏輯812亦被耦接到 控制器之模式暫存器來接收微鋪磚致能及至少一次通道選 擇位元以支援微鋪碑記憶體存取記憶體陣列8〇1。響應於微 10鋪碑致能和至少一次通道選擇位元，控制邏輯812選擇在一 或更多位址k號線上捕捉用於所指派之一預定次通道之獨 立位址資訊。亦即，僅一位址信號線之子集可被指派到一 預定次通道。控制邏輯812選擇此位址信號線子集來提取獨 立位址資訊。其他位址信號線可被用於其他次通道、或也 15些可為進入各次通道之共享位址信號線。控制邏輯812將獨 立位址資訊耦接至行位址解碼器8 〇 4及/或列位址解碼器 802。控制邏輯對一或更多位址信號線之選擇可進一步響應 於一行位址負載信號(CAS#)和一異動致能信號。 額外控制邏輯可被加入微鋪磚控制邏輯812或在其周 20圍以進一步針對一有效位元獨立之位址資訊設置到另一有 效位元位置。此係為提供一線性定址方法，例如在微鋪磚 被致能時用於螢幕更新。 感測放大陣列與寫入驅動器區塊806耦接資料輸入/輸 出（I/O)匯流排並可從控制器808接收控制信號來讀取來自 36 己隐體陣列之資料或寫入資料到記憶體陣列8 01。感測放大 陣列與寫入驅動器區塊8〇6接收將被寫入至記憶體陣列801 之貝料並透過資料輸入/輸出（I/O)匯流排821將已從記憶體 車歹】801璜取貢料驅出。資料輸入/輸出（I/O)匯流排821包括 5傳統上有4、8或16位元寬之記憶體積體電路800之雙向資料 線。 *己憶體陣列8〇1由可組織成行與列之記憶體胞元構 5己憶體胞元傳統上係為動態隨機存取記憶體(DRAM) 胞元，但可選擇性地為一靜態隨機存取記憶體(SRAM)胞元 10 赤 5非依電性可規劃（NVRAM)類型之可再寫式記憶體胞 元。 列位址解碼器802接收位址線上之一列位址並在其中 字k線（WL)上產生一信號以在記憶體陣列8〇1中定址一 歹“己憶體胞元。行解碼器8〇4亦接收位址線上之一行位址並 15選擇在記憶體胞元之列中的哪些行被存取。行解碼器804實 貝上選擇進入將被存取之記憶體胞元之位元線。在一讀取 存去中，行解碼器804作用為一多工器。在一寫入存取中， 行解碼器804作用為一解多工器。行位址解碼器8〇4響應於 共享行位址信號選擇性地存取記憶體陣列8 01中記憶體胞 20元之行’切若模式暫存器中之微鋪磚致能被設定，行位址 解碼器804更進—步響應於獨立次通道行位址信號選擇性 地存取記憶體陣列8〇1中記憶體胞元之行。 感測放大陣列與寫入驅動器區塊4 〇 6可包括感測放大 器來判定一邏輯1或邏輯0是否已在讀取操作期間被儲存在 37 1341977 存取的記憶體胞元中。定址的記憶體胞元嘗試在讀取操作 期間驅動一邏輯1或邏輯〇於選定的記憶體陣列位元線上 感測放大器檢測一邏輯1或邏輯0是否已在讀取操作期間被 存取的記憶體胞元驅動於選定記憶體陣列位元線上。成測 5放大陣列與寫入驅動器區塊406可更包括在一寫入操作期 限寫入驅動器來驅動一邏輯1或邏輯0於選定的記憔體陣列 位元線上及定址的記憶體胞元内。 預充電/更新區塊803耦接記憶體陣列801中之位元線。預充 電/更新區塊80 3可在一讀取或寫入操作期間在定址記憔體 10胞元前事先對位元線進行處理。預充電/更新區塊803亦可 在不作用週期期間更新儲存在記憶體陣列8 〇丨之記憶體胞 元之資料。 在特定記憶體週期，某些進入記憶體積體電路8〇〇之現 有信號線不被使用且在此用於其他用途的期間可被重新設 15定目標。舉例來說，在CAS(行位址選通)週期内，並非所有 的位址線都被使用。這些綠使驗址錢線可在㈤週 期内重新設定目標，以將額外位址資訊通訊到記憶體模組 (例如’ DIMM)及其中之記憶體積體電路裝f。記憶體控制 區塊202中之記憶體控制器2〇8在CAS週期π，透過這些未 20被使用位址信號線傳送額外位址資訊。②憶體積體電路_ 藉由附加的微鋪碑控制邏輯電路812和模式暫存器81〇中之 位几辨識並解碼這些先前在CAS週期中未被使用之未被使 用位址信號線上之超載信號。 現在參考第9圖，其繪示支援耦接至一記憶體積體電路 38 1341977 中一模式暫存器810A之微鋪磚技術之範例微鋪碑記情體^ 制邏輯812A。微鋪磚記憶體控制邏輯812A之範例實務解碼 超載位址信號線，其具有在未被使用記憶體週期期間提供 之額外位址資訊，例如一CAS週期。微鋪磚記憶體控制羅 輯812A之概略圖假設所備具之4個次通道各具有16位元組 之一邏輯寬度以支援微鋪碑。 微鋪碑記憶體控制邏輯812A之核心係雙倍4輪入夕工 器900，用以擷取獨立位址資訊。微鋪磚記憶體控制邏輯 812A之雙倍4輸入多工器900於多工輸出（A3,和A4，)上選擇 性地輸出共享行位址信號或獨立次通道行位址信號。雙倍4 輸入多工器之輸出（A3’和A4’)被耦接至行位址解碼器之輸 入。獨立次通道行位址信號係經選擇由個別記憶體文通^ 接收之一或更多獨立行位址信號。 15 微鋪碑控制邏輯812A接收來自記憶體積體電路之位址 腳位的位址線。微鋪磚控制邏輯812A提供位址給將分'到 列位址解碼器和行位址解碼器之位址緩衝器。記情體積體 電路之有些位址腳位接收共享列位址信號、址直〜 予仃位址信 20 工 號、獨立行位址信號、或其等之一組合。舉例來說位 腳位A5-A9和A13經過微鋪磚控制邏輯812A周圍並可接收 進入每一記憶體次通道之共享列位址信號及/或共享行位 址信號。位址腳位A0-A4和A10-A12被耦接至兩個4輪二: 工器900 ’若微鋪磚被致能時尚可接收共享列位址信號與= 立行位址信號。若微鋪磚未被致能，耦接至雙倍4個輪 -器900之位址腳位A3與A4可接收共享列位址信號及共 39 1341977 享行位址信號。一行位址負載選通針腳CAS#被耦接到控制 ♦ 邏輯812A以接收一行位址負載選通信號，並選擇性地接收 ， 適當一或更多位址腳位上之獨立行位址信號，該一或更多 • 位址腳位被指派到一給定次通道供擷取記憶體積體電路。 、 5行位址負載選通信號亦可用來接收及擷取適當位址腳位之 共享行位址信號。 Ά 模式暫存器810A可包括3位元儲存電路，例如用來儲存 一微鋪碑致能（MTE)位元、一次通道選擇位元〇(scs〇)位 • 元、及一次通道選擇位元1(SCS1)位元之設定的一正反器或 10 記憶體胞元。這3個位元在模式暫存器810A中被規劃以適當

次通道選擇位元及微鋪碑致能。這3個位元係由記憶體積雜 電路在初始化期間（例如開機或重開時)接收之位元設定來 設定/重設。這3個位元亦可在記憶體積體電路閒置時被設 定/重設而毋需記憶體繼續存取。位元設定可透過位址或資 15 料信號線接收，並響應於被耦接至記憶體積體電路之一或 更多控制線輸入產生的一負載選通信號而被載入模式暫存 φ 器。若微鋪磚將在記憶體積體電路中啟用，微鋪磚致能MTE 被設定。當MTE位元為高態有效，其被設為一高邏輯位準。 . 若MTE位元為低態有效，MTE#位元被設為一邏輯低位準。 20 於第9圖之範例控制邏輯中，一記憶體通道中有4個以下的 巧·能次通道。SCS0和SCSI位元將記憶體積體電路分派到4 個記憶體次通道其中之一。同一記憶體模組上之其它記憶 體積體電路可被指派到另外4個記憶體次通道。 每一次通道之獨立位址資訊係透過先前存在的位址線 40 而可用’例如位址線A0-A4和A10-A12，在CAS週期期間。 在此範例中，位址線A3和A4通常被使用。因而，位址線A〇, Al、A2、A10、All、A12、和A13係過載信號線(A13可為 微舖碑異動致能一根據一異動基礎指定）。此在現有位址線 超栽信號線之方法實際上提供六條額外位址線（A〇_A2* A10-A12)給記憶體積體電路裝置，而非使用額外跡線（即， 線路路由）或額外腳位。 各s己憶體積體電路中備具微舖碑記憶體控制邏輯 812八，而得以響應於儲存在模式暫存器中之次通道選擇位 元（例如，5〔50 851六和5〇518513)從位址線八0^4和 A10-A12中選出適當的獨立次通道位址資訊。次通道選擇位 疋(例如，SCSO 851A和SCSI 851B)之設定係從模式暫存器 810A路由到微舖磚記憶體控制邏輯812A以控制多工器9〇〇 之輸入選擇處理。多工器900之輸出端子被耦接至位址信號 線A3’和A4’。位址信號線A3’和A4’被耗接至一位址解碼器 (例如，行位址解碼器804)以選擇記憶體陣列中之記憶體胞 元0 當CAS#係低態有效時（「CAS週期」），微鋪碑控制邏 輯可在行位址寫入存取時間期間超載記憶體位址信號線 A3’和A4’。亦即，在行位址不以微鋪磚寫入到記憶體積體 電路時，位址位元AO、Al、A2、ΑΙ0、All、和A12係正常 未被使用位址位元。被A3’和A4’取代之位址位元A3和A4， 係用來將行位址寫入到記憶體積體電路之位址位元。儘管 位址位元在不使用微鋪磚技術之CAS週期期間而係正常未 1341977 被使用狀態，其可用來在RAS#m態有效（「RAS週期」）， 列位址被寫入記憶體積體電路時，選擇一記憶體積體電路 中之列位址。本文中稱為位址超載。儘管第9圖中行位址選 通CAS#期間，AO，A卜A2，A10，All與A12係圖示以未 被使用之位址位元’可利用多種不同的未被使用位址位元 作為支援微鋪磚之超載位址信號線。 微鋪碑記憶體控制邏輯812 A包括雙倍4輸入多工器

900、一個3輸入AND閘903、多個2輸入AND閘904-91卜及 多個反相器912-918，如圖所式相耦接。可很清楚地瞭解到 10 一 AND閘可由組合_NAND閘與耦接至NAND閘輸出端知 一反相器來構成。 雙倍4輸入多工器9〇〇係一對4至丨多工器，各自具有相 耦接之一第一選擇控制輸入s〇和相耦接之一第二選擇控制 輸入S1。第一4至1多工器接收輸入11〇•丨丨3並響應於選擇控 15制輸入训和以提供輸出1Y。第二4至1多工器接收輸入 210-213並響應於選擇控制輸入so和S1輸出2Y。若so和S1邏 輯皆為低或0 ’輸入1丨0和210被多工於個別輸出1Y和2Y上。 若如之邏輯係為高或1而S1之邏輯為低或〇 ,輸入iU和211 被多工於個別輸出以和2丫上。若s〇之邏輯為低或〇而以之 20邏輯為尚或1 ’輸入丨12與212被多工於個別輸出ιγ和2丫上。 若so和si皆為邏輯為高或丨，輸入113和213被多工於個別輸 出1Y和2Y上。 雙倍4輸入多工器900之第一組4輸入多工器於其個別 110-113輸入接收位址位元幻、A〇、Ai、及A2，並選擇其 42 1341977 中一者於其1Y輸出來在位址信號線A3’上驅動。第二組4輸 入多工器於其個別210-213輸入接收位址位元A4及 A10-A12 ’並選擇其中一者於其2Y輸出來在位址信號線A4, 上驅動。選擇控制輸入S0和S1分別被搞接至AND閣904-905 5 之輸出。 AND閘903於其輸出產生一微鋪磚模式信號（mtm) 902A。微鋪磚模式信號902A係為高態有效，並於獨立位址 信號位在耦接到雙倍4輸入多工器900之超載位址信號線之 適當時機產生。反相器912於其耦接至AND閘903輸出之輸 10入將低態有效CAS#信號反相成一高態有效CAS信號。AND 閘903邏輯交集CAS信號、MTE位元設定(ME)、與異動致能 1吕號(丁£，位址位元A13)來產生微鋪磚模式信號9〇2a。亦 即若微鋪磚被MTE位元致能而異動被TE信號致能，當CAS# 變為低態時微鋪碑模式信號(MTM) 902A產生。 15 微舖磚模式信號(MTM) 902A被耦接進入AND閘904與 9〇5之輸入至閘次通道選擇位元scs〇 和SCSI 851B。 若微鋪磚模式信號(MTM) 902A無論如何都為低態，進入多 工器900之選擇控制so和S1在AND閘904和905之輸出係為 邏輯低態或0»藉由S0與^皆為邏輯低態或〇，分別耦接至 2〇輸入110與210之位址位元A3與A4分別多工到在個別輸出 1Y與2Y之位址信號線A3’和A4’上。位元A3和八4僅分別通 過信號線八3,和Μ，。此係當微鋪碑未被致能或在位元幻與 A4用於任何其他用途時之預設條件，例如列定址。 當微舖磚模式信號(ΜΤΜ) 902Α係高態有效時，次通道 43 1341977 選擇位元SCSO和SCSI藉由分別通過and閘904和905而分 別耦接至多工器900之選擇控制輸入S0和S1。因而，當微鋪 碑模式信號(MTM) 902A被AND閘903生成為高態有效時， 次通道選擇位元SCS0與SCSI控制多工個別4輸入之選擇到 5多工器9〇〇之個別輸出。有效率地設定次通道選擇位元SCS0 和SCSI、指示次通道到可被指派的記憶體IC、判定哪個耦 接至多工器900之位址位元線被用來在CAS週期期間擷取 獨立位址信號。 次通道選擇位元SCS0及SCS1之設定會從一次通道變 10成下一個。針對4個次通道，對於SCS0於SCSI分別有4種個 不同設定。然而需注意被設計來支援4個次通道之微鋪碑控 制邏輯可容易地僅用次通道選擇位元SCS0和SCSI之兩種 不同設定來減少到支援兩個次通道。藉由對SCS(^〇 scs丨之 不同設定’多工器900選擇不同位址信號線來在微鋪磚模式 15信號產生時擷取獨立位址信號。 微鋪碑模式信號(MTM) 902A亦分別被耦接至在通至 AND閘906-911之—第一輸入的反相器913918。位址信號 AQ'A1'A2'A10、AU、與A12分別被耦接至AND閘906-911 之第二輸入。微舖磚模式信號(MTM) 902A有效地閘控分別 20進入έ己憶體積體電路於AND問9〇6_911之輸出A〇,、ai，、 A2、A10’、Al1’、與A12’之位址線AO、A1、A2、A10、 All、與A12上的信號。亦即，當微鋪磚模式信號（mtm) 9〇2A為邏輯低態或〇時，AND閘906-911允許位址線A0、 Al ' A2 > A10、Au '與A12上之信號通過到輸出、A〇’、 44 1341977

Al’、A2’、A10’、All，、及A12’上和到位址解碼器。當微 鋪磚模式信號（MTM) 902A為邏輯高態或1時，AND閘 906-91 1驅動所有的輸出 AO’、Al’、A2’、A10’、All，、和 A12’為邏輯低態或0。因而當微鋪碑模式信號(MTM) 902A 5 被設為高態有效以擷取獨立位址資訊時，輸出A0’、ΑΓ、 A2’、A10’、All’、和A12’因全被驅動為零而不被使用。

將識別值載入記憶體ICS 記憶體積體電路可包括閂鎖器或位元暫存器來儲存一 識別值。識別值可結合額外的功能性而確認一記憶體通道 10 中之各記憶體積體電路一獨特的「個性」合格。額外的功 能性可包括由識別值限制之電路。指派給一記憶體通道中 每一記憶體積體電路與記憶體模組之識別值，可為一任意 值或一預定值。每一記憶體積體電路之識別值是獨特、或 建立具有相同識別值之記憶體積體電路群。 15 識別值可由識別位元硬佈線到一記憶體積體電路之專 用腳位上。識別值可被載入一記憶體積體電路之一現存模 式暫存器中的一些位元，如動態隨機存取記憶體（DRAM) 積體電路中可見者。另可選擇地，識別值可被載入一新界 定之暫存器之一些位元。用來儲存識別值之識別位元的暫 20 存器可為一唯寫暫存器、或暫存器可在一初始寫入動作 後、或於初始化步驟期間或之後的任意時間被鎖住。 微鋪磚記憶體通道中，每一記憶體模組之識別值係被 指派之次通道。識別值之識別位元儲存在次通道選擇位元 中，例如次通道選擇位元SCSO 851A和SCSI 851B，如前所 45 1341977 述。 記憶體積體電路中之識別值可在工廠外規劃。亦即， 積體電路製造商在工廠内不將識別值載入記憶體積體電路 中。識別值在完成記憶體積體電路之製造後，在廠外以各 5 種方式儲存或載入到各記憶體積體電路。 在本發明之一實施例中，識別值位元由硬佈線電源或 地電位設於裝設在記憶體模組上之記憶體積體電路之次通 道選擇腳位。記憶體積體電路可藉由一緩衝器内部地接收 識別位元值或另可選擇地它們可藉由一負載選通載入一暫 10 存器中。在本發明之另一實施例中，識別值位元亦被設於 一資料匯流排之資料位元線上，並在緊接著記憶體積體電 路重設之一預定時鐘週期量後被載入一暫存器。在本發明 之又另一實施例中，識別值位元被設於一資料匯流排之資 料位元線上並被載入一暫存器内響應於一致能位元之設 15 定，例如一微鋪磚致能位元或一模式致能位元，或其他負 載信號。本發明之又另一實施例中，識別值位元被設於一 位址匯流排之位址位元線上，並利用一資料分類器載入一 暫存器中，以獨立地規劃記憶體積體電路，例如動態隨機 存取記憶體積體電路構件。 20 為藉由硬佈線來設定識別值，跳線被使用於一記憶體 模組上。這樣的情況下，每一記憶體積體電路包括專用識 別位元輸入腳位作為其接腳之附加輸入腳位。識別位元輸 入腳位被與一高態邏輯準位（亦稱為，邏輯1)、或一低態邏 輯準位（也就是邏輯0)相綁，以將識別值設定在積體電路之 46 1341977 腳位上。設定在識別輸入腳位上之識別位元值可以各種方 式載入記憶體積體電路。微鋪碑記憶體中，識別位元輸入 腳位係用來設定哪個次通道記憶體裝置可被指派之次通道 選擇輸入腳位SO、S1。 5 現在參考第lOA-WC圖，記憶體模組HH0A-1010C係繪 示成藉由硬佈線到電源或地電位之識別值規劃。第10A-10B 圖分別繪示利用跳線選擇性地將電源或地電位耦接到各記 憶體積體電路之次通道選擇輸入腳位SO、Sl(亦稱為，識別 輸入腳位）的記憶體模組1010A-1010B。第10C圖中，裝設於 10 記憶體模組1 〇10 c上之封裝開關選擇性地將電源或地電位 耦接到各記憶體積體電路之次通道選擇輸入腳位SO、S1(亦 稱為，識別輸入腳位）。 分別設定邏輯值為0、0於識別輸入腳位S1 ' so上來表 示一識別值0。分別設定識別輸入腳位S1、so為邏輯值〇、1 15 來表示一識別值1。分別設定識別輸入腳位S1、so為邏輯值 1、0來表示一識別值2。分別設定識別輸入腳位si、so為邏 輯值1、1表示一識別值3。儘管此處以一對識別輸入腳位例 示與描述’每一積體電路可備具額外的專用識別輸入腳位 來致能大範圍的不同識別值。 20 第1〇A圖中，記憶體模組1010A包括耦接至一印刷電路 板751之6己憶體積體電路752A-752D。記憶體積體電路 752A-752D係被電耦接至形成印刷電路板751之邊緣連接 754之塾片。§己憶體模组1Q10A經規劃’使其記憶體積體電 路752A-752D被指派給兩個記憶體次通道25〇Α_25〇Β❶識別 47 1341977 值藉用如圖所示地將識別輸入腳位SO、S1耦接至電源 - (VCC)lOOl 或地電位（VSS)IOOO 之跳線 1002A-1002D， 1004A-1004D、1006A-1006B、1007A、及 1008B被規劃到 . 記憶體積體電路中。識別輸入腳位SO、S1上設定之位元可 ^ 5 被稱作識別位元SO、S1。識別位元so、S1表示可被載入或 規劃到在每一記憶體積體電路中具有一或更多正反器或一 或更多閂鎖器之一暫存器中之任意識別值。 每一記憶體積體電路752A-752D可具有至少兩個額外 φ 腳位，識別輸入腳位S01010和S1101卜識別值係由設定輸 10 入腳位S01010和S11011設定為接電源(VCC)lOOl或接地電 位(VSS)IOOO。 第10A圖中，記憶體積體電路752A-752B之識別輸入腳 位SO、S1均被設為0、或由跳線1002A-1002B、1004A-10048、1006八、及1007八設定。中央跳線1〇〇7八將識別輸入 15 腳位so和S1搞接在一起。這將記憶體模組之記憶體積體電 路752A-752B規劃成被分派到一第一記憶體次通道25〇a， ® 次通道0。 第10A圖中之記憶體積體電路752C-752D藉由被耗接 到地電位(VSS)IOOO而令其識別輪入腳位si設為〇、以及藉 ·· 20由耦接到電源(VCC)lOOl而令其識別輸入腳位刈設為卜記 憶體積體電路752C-752D之識別輸入腳位s 1透過跳線 1004C、1004D、以及1006B被耦接到地電位(vss)i〇〇〇。記 憶體積體電路752C-752D之識別輪入腳位8〇藉由耗接至電 源(VCC)lOOl之跳線1002C-1002D與1〇08¥被設為卜如此將 48 1341977 記憶體模組之記憶體積體電路752C-752D規劃為被分派到 一第二記憶體次通道250B，次通道1。 以此方式，記憶體積體電路裝置752A-752B令其識別輸 入腳位SO、S1均被設為低態之VSS或地電位而分別設為邏 5 輯值〇、0，或一識別值〇。記憶體積體電路裝置752C-752D 令其識別輸入腳位SO、S1分別設為邏輯值〇、1、或一識別 值1。

第10B圖中，記憶體模組1010B之記憶體積體電路 752A-752D透過其識別值而分派到4個記憶體次通道 10 250A-250D。 記憶體積體電路752A藉由令其兩識別輸入腳位S1和 SO被耦接到地電位（VSS)IOOO來設為0而令其識別值設為 〇。記憶體積體電路752A之S0和S1識別輸入腳位經由跳線 1002A’、1004A ' 及 1006A耦接到地電位（VSS)IOOO。由此 15 規劃記憶體模組之記憶體積體電路7 5 2A被分派到一第一記 憶體次通道250A，次通道0。 記憶體積體電路752B令其識別值設為卜耦接記憶體積 體電路752B之識別輸入腳位S0透過耦接至電源(VCC)lOOl 之跳線1002B和1002A被設為邏輯1。記憶體積體電路752B 20 之識別輸入腳位S1透過跳線1004B和1006耦接至地電位 (VSS)1000而被設為〇。由此規劃記憶體模組之記憶體積體 電路752B被分派到一第二記憶體次通道250B，次通道1。 記憶體積體電路752C令其識別值設為2。亦即，記憶體 積體電路752C藉由令其識別輸入腳位S1設為1及其識別輸 49 1341977 入腳位SO設為〇而被分派到4個次通道中之兩個次通道。記 憶體積體電路752C之識別輸入腳位S1藉由耦接至電源 (VCC)l〇〇l之跳線i〇〇4C、1007Β、及 1008Β設為 1。記憶體 積體電路752C之識別輸入腳位SO藉由透過跳線1002C’被耦 5 接到地電位(VSS)IOOO而設為0，其中可包括一或更多通孔 來穿過跳線1004C下方或上方。如此將記憶體模組之記憶體 積體電路752C規劃成被分派到一第三記憶體次通道 250C，次通道2。 記憶體積體電路7 5 2D令其識別值設為3來指示其規劃 10 為屬於一第四記憶體次通道，次通道250D。記憶體積體電 路752D之S1和S0識別輸入腳位藉耦接到電源(VCC)lOOl被 設為1。積體電路752D之識別輸入腳位S1藉由跳線1004D、 1007B、及1008B耦接電源。積體電路752D之識別輸入腳位 S0透過跳線l〇〇2D和1008B耦接電源。 15 第10A-10B圖繪示跳線能夠如何將識別值規劃到一記 憶體模組之記憶體積體電路752A-752D中。然而可利用其他 手段來對記憶體積體電路之識別輸入腳位S1、S0之邏輯準 位進行硬佈線。第10C圖圖例另一使用跳線之方法。 現在參考第10C圖，記憶體模組1010C繪示利用指撥開 20關1020A_102〇B來將識別值設定到積體電路之識別輸入腳 位上，而不使用跳線。記憶體模型1010C包括耦接至指撥開 關1020A之記憶體積體電路752A、752B 〇記憶體模組1 〇i〇c 更進一步包括耦接至指撥開關1020A之記憶體積體電路 752C和752D。每一指撥開關ι〇2〇Α和1020B耦接至電源 50 (VCC)lOOl和地電位（VSS)IOOO以針對記憶體積體電路 752A-752D將識別輸入腳位S1和SO設定成邏輯為！或〇。 指撥開關1020A-1020B獨立地耦接至每一記憶體積體 電路之識別輸入腳位so和si。譬如，積體電路752A之識別 輸入腳位S1藉由指撥開關1020A而獨立於積體電路752B識 別輸入腳位S1地耦接與切換。再舉另一例子，指撥開關 1020B獨立於至積體電路752D之耦接地耦接到積體電路 752C。 指撥開關1020A耦接記憶體積體電路752A之識別輸入 腳位SO和S1和記憶體積體電路752B之識別輸入腳位81和 SOf。指撥開關1020B耦接記憶體積體電路752C之識別輸入 腳位S1和SO以及積體電路752D之識別輸入腳位§1和卯。 每一指撥開關1020A和1020B可為一單極雙投開關。單 極耦接至個別S1或SO輸入而同時耦接到電源與地電位。每 一指撥開關1020A-1020B包括4個單極雙投開關，識別值一 個對一個地輸入記憶體積體電路。 儘管已描述一對識別輸入位元與腳位，每一記憶體積 體電路可備具額外的識別位元與腳位來致能更多不同的識 別值。儘管指撥開關1020A- 1020B提供了設定識別輸入腳位 與識別值之一種切換手段，也可使用任何其他開關。 現在參考第11A圖，其具有如第i〇A-i〇c圖所示硬佈線 到電源或地電位之專用識別輸入腳位，識別輸入位元與識 別值可單純為s己憶體積體電路之一緩衝器所接收。控制邏 輯808A包括用來接收識別輸入腳位S0 1〇1〇與S1 1〇1丨上設 識別位元值的緩衝器祕1⑵。緩衝器⑽和1121分 產應於識職人職S(MG_S1⑼丨上硬佈線設定而 ㈣生識別位元SCSG】叫SCS11U1。以此方式暫存器 旁路’而專m練之朗值可直制於記憶體 入结電，之功能性。注意，緩衝器1120、1121可被反相輸 、衝器或非反相輸入緩衝器。 10 微鋪碑致能位凡可利用標準習知暫存器規劃技術載入 =劃到-記賴㈣電路752之—暫㈣之—位元儲存 路85〇中，例如模式暫存器810或一延伸模式暫存器。孽 =位元儲存電路可為一暫存器之一部份，其可在記憶體積 _ 上之δ己憶體對映空間或一I/O對映空間被存取。位 =儲存電路850可為具有一資料輸入之一問鎖器或一正反 15 H位疋儲存電路850接著在其資料輸入處設定微鋪碍致能 位疋以載入其中之同時被妥適地計時或選通。儘管第 A i〇cm-種藉由硬佈料段設定朗值之方法，識 另J位7L值可在重設或初始化記憶體積體電路752A-752D之 時即局部地載入一或更多識別暫存器。 20 現在參考第11B圖，藉由如第1〇八_1〇(：圖所示將專用識 J輪入腳彳立硬佈線到電源或地電位來設定之識別值，亦可 被栽入&己憶體積體電路中之位元儲存電路(例如，位元暫存 益或閃鎖器）。第11Β圖中，控制邏輯8_包括具有位元儲 存電路851Α-851Β之一暫存器81〇(例如，位元暫存器或 巧）位元储存電路851Α-851Β令其資料輸入D耦接到識別輸 入腳位SO 1〇1〇及si 1〇11以接收識別位元與識別值之個別 52 ，定。位S儲存電路（例如，位元暫存器或閃鎖 • 51A-851B之計時輸入被柄接到—負栽選通產生器⑽ 之-負載選通輸出信號LS1127。位元储存電路(例如，位元 $暫存器或問鎖器）851A_851B之重設輸入被耗接到重設控制 5信號822R。針對微鋪碑致能位元之位元儲存電路㈣可同樣 地被載入為暫存器⑽之部份、或相異地栽人為—不同的暫 存器。 負載選通產生器1丨22令其輸入耦接至一或更多控制信 號822來產生負載選通輸出信號LS1127。負載選通產生器 10 1122可響應於一或更多控制信號822之一或更多脈衝以種 種方式產生負栽選通輸出信號LS1127。由於識別輸入腳位 S0 1010和S1 1〇1丨被硬佈線，且實質上在電源開起後被固 疋，一或更多控制信號822之一或更多脈衝時脈實質上可較 鬆散的來產生負載選通輸出信號LSI 127。下面將說明之第 15 11C_11D圖將進一步描述可用為負載信號LSI 127之負載信 號1107、1117之產生。 現在參考第11C圖’說明規劃個別記憶體模組之記憶體 裝置的一邏輯手段。此規劃個別記憶體裝置之方法利用重 設信號822R與一時鐘信號822C將來自資料匯流排之資料

20位元之識別值載入識別位元儲存電路SCSO 851A與SCSI 851B 〇 第11C圖繪示包括一 SCS0位元儲存電路851A與一 SCSI位元儲存電路851B作為部份的模式暫存器810之一記 憶體積體電路752的一控制邏輯8〇8C。針對微鋪碑致能位元 53 1341977 之位元儲存電路850亦可為模式暫存器81〇之一部份。位元 儲存電路85〇、851A、851B可為D型正反器。一資料匯流排 之鹌料位元輸入腳位D0 1〇〇〇被轉接到d型正反器851 a之 資料輸入D。一資料匯流排之資料位元輸入腳位D1 u〇1被 5耗接到D型正反器851B之資料輸入D。D型正反器 851A-851B之Q各輸出分別被耦接到識別位元（亦稱為，次通 道選擇位元）SCSO 1110和SCSI 1111。 控制邏輯808C更進一步包括一計數器11〇4來在解除宣 告重設控制信號822R後計數時鐘週期之一預定量，從其將 10設給資料匯流排之資料位元輸入腳位D0 11〇〇與D1 1101之 識別位元載入D型正反器851A與851B。在本發明之一實施 例中，計數器Π04係一有8個時鐘週期之計數器，用以在重 設以產生負載信號後計算8個時鐘週期。耦接至計數器丨丨⑽ 者係一時鐘信號822C及一重設控制信號822R。重設控制信 15號822R亦被耦接至D型正反器851A_851B之重設輸入R。計 數器1104之輸出被耦接到D型正反器851A_851B之計時輪 入，使得在計數器1104達到一預定值時，產生一負載信號 1107型式之一脈衝來觸發D型正反器“丨八和“⑴載入識別 值設定。亦即，在重設被解除宣告後之一預定時鐘量識 20別值從一資料匯流排之資料位元線被載入記憶體積體電路 之一暫存器。在產生負載信號1107之脈衝後，時鐘計數器 11〇4繼續計時但歸零而停止計數，直到重設控制信號822r 再次被宣告而重設計數器1104為止。針對微鋪碑致能位元 之位元儲存電路850可同樣地被載入為暫存器81〇之部份、 54 或相異地載入為一不同的暫存器。 第13 A圖繪示第11C圖之控制邏輯808C之功能性的一 範例波形圖。一重設波形1300、一計時波形1301、一 D1/D0 資料位元波形1302A、及一SCS1/SCS0波形1303A繪於第 5 UA圖。波形1300中重設脈衝1304被解除宣告後，波形1301 中發生於在資料匯流排之資料位元輸入腳位D0/D1上設定 前的一預定量時鐘週期1305被載入一暫存器以儲存識別 值。在時鐘信號822C之最後一個計時週期13〇8期間，資料 位元輸入腳位D1和D0上的識別位元設定準備在波形丨3〇2八 10 上點1307被載入積體電路中。 在计時波形13 01之點13 01A處，資料位元輸入腳位d 1 和D0上的識別位元設定會響應於波形1303所繪之—時鐘古十 數信號CCNT1107之昇起緣1306而被載入元儲存電路。時鐘 計數信號CCNT1107亦可稱為一負載信號U〇7，係因其將識 15別位元載入記憶體積體電路中之一位元儲存電路。假定位 元儲存電路為負緣觸發D型正反器，D型正反器之輸出q在 時鐘計數信號CCNT1107之下降緣改變狀態，在計數器u〇4 之最後一個計時週期1308期間，在計數器歸零前。依據識 別位元設定，D型正反器之Q個輸出可從其如波形13〇4八上 20所繪點1309之重設狀態改變來儲存識別位元值。 在此範例中，重設脈衝1314被解除宣告後之8個時_ 期，各記憶體裝置之識別值係從其浦至一資料匯流排位 元之D0與D1資料輸入腳位載入。由於每—記憶體裝置具有 一組㈣的資料輸人腳位設定來搞接―資料匯流排之位 55 1341977 疋’每一記憶體裝置之識別值可被載以彼此相異的任一 值。如第12A-I2B圖中所緣，記憶體積體電路可以—記憶趙 通道寬之位元組對準。 -記憶體控制器針對每一記憶體積體電路驅動理想識 5別值設定到每一位元纽資料欄位之資料位元上與記憶體積 體電路對準。重設之後在時鐘計數CCNT值達一預定量之時 鐘週期前，記憶體控制器驅動理想識別值設定到64位元資 料攔位之每一位元組的資料位元上。在本發明之一實施例 中，重设後之8個時鐘週期，識別位元值被閂鎖進每一記憶 10體積體電路裝置中一些暫存器之一識別值攔位中。 現在參考第12A圖，所繪示之一記憶體模組121〇A包括 耗接至一邊緣連接器754之8個記憶體積體電路裝置 752A-752H。每一記憶體積體電路752A-752H具有一些耦接 至汜憶體模組之資料位元和資料匯流排與記憶體通道的資 15料輸入/輸出腳位。亦即，記憶體積體電路752A-752H係8 位元寬（亦稱為，乘8或χ8) ’其具有8個耦接至在邊緣連接器 754之64位元資料匯流排1200的8個不同資料位元的資料腳 位。積體電路752Α-752Η分別耦接至第12Α圖中8個位元資 料位元組1202Α-1202Η。每一記憶體積體電路之輸入/輸出 20腳位D0與D1上之資料位元分別繪示成耦接在邊緣連接器 754與記憶體積體電路752A-752H之間。資料位元輸入/輸出 腳位D0針對資料位元組1202A-1202H之個別8個位元而被 標為1101A-1100H。資料位元輸入/輸出腳位D1 1101A-1100H分別被繪示成耦接至64位元資料匯流排1200 56 1341977 的8個位元資料位元組1202A-1202H。 藉由各s己憶體積體電路752A-752H耗接到各個DO與D1 位兀1100與1101，識別值會在時鐘計數器11〇4達其重設後 之預定時終週期計數時停止載入資料匯流排。 5 現在參考第12B圖，一記憶體模組1210B繪示成包括耦 接至邊緣連接器754之4個記憶體積體電路裝置 752八’-7520’。4個記憶體積體電路裝置752八，_7521)，與8個記 憶體積體電路裝置752A-752H之差異在於記憶體積體電路 裝置752A，-752D’較寬。記憶體積體電路裝置752八，_752〇, 10係16位元寬（亦稱為，乘16或χ16)，其具有耦接在邊緣連接 器754處之64位元資料匯流排1200的16個相異資料位元的 16個資料腳位。進入和離開每一記憶體積體電路752a_752D 之資料位元係16位元寬，如此僅4個積體電路可用來耦接一 64位元資料匯流排1200。 15 記憶體積體電路752A’耦接至資料匯流排丨2〇〇之第一 和第一8位元資料位元組1202A與1202B。記憶體積體電路 752’耦接第三組和第四組8位元資料位元組1202C與 1202D。記憶體積體電路752C’耦接至第五與第六8位元資料 位元組1202E與1202F。記憶體積體電路752D’耦接至第七和 20 第八8位元資料位元組1202G與1202H。 儘管已經說明了從記憶體控制器到記憶體模組之資料 匯流排寬度，實體記憶體通道寬度，是為64位元寬，資料 匯流排亦可使用其他實體位元寬。 之前，一時鐘信號係用來觸發將識別位元載入記憶體 57 積體電路。然而’其他資料選通亦可用來觸發將識別位元 載入一 έ己憶體積體電路。譬如，一邏輯產生的資料選通信 號係為一記憶體積體電路以令一延伸模式暫存器之位元藉 由組合控制信號來規劃的一規劃模式傳送而產生之一延伸 5模式暫存器選通信號EMS#。延伸模式暫存器選通信號 EMS#可用來觸發將識別位元載入記憶體積體電路。 現在參考第11D圖，繪示一記憶體積體電路752之控制 邏輯方塊圖808D。控制邏輯808D可使用延伸模式暫存器選 通信號EMS#，一資料選通，作為將識別位元載入記憶體積 1〇體電路之觸發。EMS#係一低態有效信號，且其設定負緣觸 發D型正反器可被使用。因此，當£_被宣告時，資料匯 流排上之值可被讀入位元儲存電路，例如閂鎖器或一暫存 器’例如-識別值暫存器或次通道選擇暫存器。當祕#被 解除宣告，識別位元值被儲存或問鎖進位元儲存電路内供 Μ記憶體積體電路内部使用，而資料輸入腳位上設定之識別 位元值接著可改變。 控制邏輯麵包括-SCS〇位元儲存電路85iA和一 scsm儲存電路咖作為—模式暫存器⑽之一部份。 用於微鋪碑致能位元之MTE位元儲存電路㈣亦可為模式 20暫存1581(3之—部份。位讀存電路可為用來儲存-資料位 元之閂鎖器或D型正反器。資枓 、 貝枓位輸入腳位D〇 ι100被耦 接到D型正反器851A之D輪入次止.， ' ° _貝料位元輸入腳位D1 1101 被耦接到D型正反器851IX^D輸入。 控制邏輯咖更包括謂之 58 1341977 S十時輸入的一緩衝器1105。緩衝器11 〇5可為以一單一反相 器或一奇數串反相器構成的—反相緩衝器。另可選擇地， 缓衝器1105可為一非反相緩衝器，其可單傳地由—偶數串 反相器構成。任何情況下，緩衝器11〇5接收/控制信號或 5資料選通信號，例如延伸模式暫存器選通信號EMS#1182 ’ 而產生一負載信號1117。 EMS#信號1182被耦接到緩衝器11〇5之輸入。£]^5#信 號1182係一低態有效信號，其接著會被進入負載信號ul7 之一反相緩衝器1105反向，並耦接到正反器851Α·851Β之計 10時輸入D型。負載信號1117係用來將識別位元從資料位元輸 入腳位D1/D0載入D型正反器851Α-851Β。用於微鋪磚致能 位元之位元儲存電路850可同樣載入為暫存器81〇之一部 份、或相異地載入為一不同的暫存器。否則控制邏輯8〇8D 係類似第lie圖所繪示及前述之控制邏輯808C。

15 EMS#信號1182可變為低態有效，並造成重設選通822R 遠離後接著重設的一段預定時鐘週期量之負載信號m7之 產生。藉著知道EMS#信號1182可能會變為低態有效，識別 位元值可以充分的設定與保存時間而位於資料位元輸入腳 位 D0 11〇〇 和 D1 1101 上。

20 現在參考第圖，一範例波形圖係提供以例說第11D 圖之控制邏輯808D的範例功能。一重設波形13〇〇、一資料 選通/負載信號LS/EMS#波形1310、一 D1/D0資料位元波形 1302B、及一 SCS1/SCS0波形1303B繪於第13B圖。重設波 形1300係針對重設控制輸入822R。資料選通/負載信號 59 1341977 LS/EMS#波形1310表示負載信號1117或EMS#選通信號 1182。針對EMS#或任何其他選通信號之一低態有效波形可 由波形1310反相得之。01/00資料位元波形13028繪示識別 輸入位元D1/D0 1101、1100。SCS1/SCS0波形 1304B繪示載 5 入D型正反器851A-851B之識別位元SCS1/SCS0 1111、1110 之值。 在重設控制信號822R之重設脈衝1314離開後，在宣告 資料選通EMS#信號1182之前會經過一預定時間區間 • 13乃。在預定時間區間1325過去前，識別位元可被設於資 10 料位元輸入腳位D1/D0上以提供充分的設定時間，使其可被 接收到記憶體積體電路中並耦接至位元儲存電路。負載信 號1117將設於記憶體積體電路之資料輸入腳位D1/D0上的 識別位元載入其中之暫存器810之位元儲存電路851A、 851B内。位元儲存電路可為d型正反器、閂鎖器、或其他 15 類型的位元儲存電路。 設定負緣觸發D型正反器係用為位元儲存電路，負載信 ® 號波形1310之脈衝1326的昇起緣1327讀取在個別資料位元 輸入腳位D1與D0上的識別位元值到D型正反器851A-851B ' 中。負載信號波形1310之脈衝1326可具有一脈衝寬度 ' 20 1335，其係一預定量之時鐘週期或一預定時間區間的一函 數。一旦負走向至脈衝1326之邊緣1328,負載選通信號1117 將識別值閃鎖入D型正反器851A-851B，並可於SCS1/SCS0 位元1111、1110之波形1304B中產生昇起緣1329。以此方 式’延伸模式暫存器選通信號EMS#1182產生之負載信號 60 1117可將識別值載入積體電路752中。 儘管已經說明延伸模式暫存器選通信號E M s #為用來 觸發將制位域人記憶體積體電路，也可湘控制信號 產生之其他資料選通信號來達成。 前面所敘述的，耦接於邊緣連接器和記憶體積體電路 裝置752間之記憶體通道資料匯流排係利用―資料選通信 號來將識別值載如記憶體積體電路。然而在—非資料存取 模式下之s己憶體積體電路’例如—規劃模式或—設定模式 下’記憶體通道之位址位元線亦可絲將識別值規劃到記 憶體模組之圮憶體積體電路上。在此情況下，被選通以將 位址位元線上識別位元載入記憶體積體電路之資料可在資 料匯流排上或其他資料匯流排相關信號線上被提供。 現在參考第14圖，一範例匯流排結構14〇〇被耦接於一 s己憶體控制器208和一記憶體模組141〇之間。範例匯流排結 構1400包括一共用位址&控制匯流排14〇1、一資料匯流排 (DQ[63 : 0])1402、-ECC資料匯流排(DQ[71 : 64])14〇3、 及一資料遮罩匯流排（DM[7 : 〇]) 1404。資料匯流排14〇2之 二貝料(DQ)位元傳統上係用來在—記憶體存取期間在記憶體 模組1410和記憶體控制器2 〇 8間轉移資料。資料遮罩匯流排 1404之資料遮罩(DM)位元傳統上用來遮罩一記憶體積體電 路752與記憶體控制器208之間一 8位元之資料位元組之轉 移。在4位元和8-位元寬記憶體積體電路之情況中，資料遮 罩(DM)位元可被耦接至晶片選擇控制信號。在記憶體積體 電路為16-位元寬或更多位元寬之情況中，一個以上的資料 遮罩（DM)位元可被耦接到每一記憶體積體電路。 記憶體模組1410包括設置在一印刷電路板上之記憶體 積體電路752A-752H和一 ECC晶片1450。記憶體模組1410 透過其邊緣連接754耦接一主機母板之範例匯流排結構 5 M00(示於第7、10A-10C圖）。 如前述，記憶體通道之位址位元線亦可用來執行識別 進入記憶體模組上之記憶體積體電路之值。然而，共用位 址&控制匯流排1401之所有位址位元可被耦接到每一記憶 體積體電路752A-752H和記憶體模組上之ECC晶片1450 1〇中。為個別規劃分別積設其本身之識別值的各個記憶體， 可使用一種獨立地選通各個記憶體積體電路之方式。來將 其設於位址匯流排之共用位址位元上的個別識別值載入。 為個別地以位址匯流排上之識別值規劃記憶體積體電 路’在資料匯流排上或與之相關聯的一資料分類器可用來 15限制一暫存器（例如一延伸模式暫存器（EMRS))對位址匯流 排上資訊之載入。傳統上藉由—EMRSs定命令，一給定暫 存器之位元被規劃以位址匯流排1401上備具之初始化資 料。一特定暫存器之EMRS規劃可藉由資料遮罩匯流排1〇14 之一或更多資料遮罩位元(DM)或耦接到每一記憶體積體電 20路752A-752H之資料匯流排1402的一或更多資料位元（DQ) 來分類。 在使用資料遮罩匯流排1014之資料遮罩位元（DM)做 為一分類器時，若輕接至一記憶體積體電路之-DM位元被 為L輯1則一 έ己憶體積體電路之一特定emrs暫存器 62 1341977 可被規劃以位址匯流排上之内容。其他記憶體積體電路可 • 藉由其DM位元被設為邏輯0來遮罩，使得給定識別值僅被 .. 載入一記憶體積體電路或記憶體積體電路之子集合中。 • 注意，資料遮罩匯流排1014之資料遮罩位元(DM)傳統 5 上從記憶體控制器208硬佈線到記憶體模組1410之記憶體 積體電路752。因此，在記憶體控制器208所裝設之記憶體 模組1410或主機母板上，資料遮罩位元在位元位置上不被 替換、改變。再者，資料遮罩位元DM在排組或記憶體積體 •電路集合間之記憶體模組上不被鏡射。然而，某些支援錯 1〇 誤效正編碼型的記憶體模可能不將資料遮罩匯流排之資料 遮罩位元路由到記憶體積體電路752。這是因為進行錯誤校 正編碼需要資料匯流排全部的資料位元在每一記憶體存 取、讀取或寫入時一致地轉移。亦即，在錯誤校正編碼期 間’資料遮罩DM位元不被使用。故而，有些支援ECC之記 15 憶體模組的製造商會捨棄將DM位元路由到記憶體積體電 路。 Φ 注意，資料匯流排14〇2之DQ資料位元以及ECC資料匯

流排1403之ECC位元在記憶體控制器208與個別記憶體積 ’ 體電路752A-752H和ECC晶片1450之間被路由。然而，DQ 20 位元可能在排組之間被替換及鏡射。譬如，來自記憶體控 制器208之DO位元可被連至在一排組〇記憶體積體電路上 的一 D3資料位元腳位、以及一排組1記憶體積體電路上的一 D4資料位元腳位。因此，單一 DQ位元可能不夠可靠地用於 傳送一資料選通信號，來獨立規劃各個記憶體積體電路。 63 1341977 這是因為任何人可知道哪—資料位元腳位將被選通。 為解決替換與鏡像問題，進入一記憶體積體電路之所 有DQ資料位元腳位可同時一起選通來產生一負載信號。一 AND閘，譬如，具有耦接至記憶體積體電路各資料位元腳 5位之一輸入可檢測在一起之資料位元腳位的同時選通（高 態有效）。一NOR閘，譬如，具有耦接至記憶體積體電路之 各資料位元腳位的一輸入可檢測在一起之資料位元腳位的 同時選通(低態有效）。 記憶體控制器208可判定裝設在各記憶體模組丨41〇上 1〇之記憶體積體電路752之資料位元寬。儲存在設於一記憶體 模組上之一 EPROM之串列存在檢查（SPD)位元可被記憶體 控制器續取以進行判斷。藉由此資訊，可判定資料匯流排 1404有多寬及其被耦接到各記憶體積體電路之位元。譬 如，8·位元寬之記憶體積體電路，資料匯流排14〇4之資料 15位元DQ[7 : 〇]被耦接到記憶體積體電路752A。 為利用位址匯流排之資訊規劃E M R S位元，連至一特定 記憶體積體電路之所有的DQ位元可同時被驅動為邏輯值 準位‘1’。繼續以8-位元寬記憶體積體電路為例，耗接至記 憶體積體電路752Α之資料匯流排1404之資料位元dq[7 : 〇] 20被驅動為一邏輯‘1，來觸發一負載信號之產生，以將識別位 元載入暫存器。當DQ[7 : 0]位元全都被宣靠時（邏輯值高 態），位址匯流排上之值在一EMRS規劃模式期間被栽入記 憶體積體電路752A中之一特定EMRS暫存器。 圮憶體積體電路通常具有一個以上的記憶體排組來儲 64 1341977 存於一給定位址之資料。一記憶體積體電路中之記憶體排 組被排組定址位元所定址，例如針對具有8個排組之一記憶 體積體電路之位元係BA[2 : 〇]。針對一記憶體積體電路中 之每一排組可能有一 EMRS暫存器。在具有8個排組之一裝 5置中’可能有8個EMRS暫存器。EMRS規模模式下，一給 定EMRS暫存器根據排組位址位元BA[2: 0]提供之排組位址 選擇來規劃。EMRS暫存器〇(EMRSO)係以ΒΑ0或‘〇〇〇,之— 排組位址選擇。EMRS暫存器l(EMRSl)係以BA1或‘〇〇1，之 一排組位址選擇，等等諸如此類。一專用£]^尺§暫存器或— 1〇暫存器子集、-對位元，可以麵接至記憶體積體電路之對 應DQ位tc被賦予（亦稱為，觸發)儲存識別值之識別位元之 功能。亦即，並非一記憶體積體電路中之所有EMRs暫存器 需被載以一識別值，使得排組位址位元在載入識別值可能 不破使用。因此，用於排組位址位元之位址線，諸如用來 15定址8個排組之位元BA[2 : 〇]，亦可用來設定、載荷、及載 如識別位元到記憶體積體電路中。 一記憶體排組，有時就稱為一「排組」，係資料儲存之 一區塊或區域，其侧用—記憶體模組上—些或全部的記 憶體晶片所建立。-排組典型上具有64位元之資料寬度。 2〇在支援錯誤校正編碼(ECC)之記憶體模組上一 8_位元之額 外資料寬被加人，使得包括ECC之—排組總共有72位元之 資料寬度。根據記憶體模組之設計，—記憶體模組可能有 一個、兩個、或4個64·位元寬之資料健存區（或在支援Ecc 之時為72-位元寬之資料儲存區）排組。 65 在一給定排組中之多重記憶體積體電路會被利用一單 — EMRS命令而規劃以相同的識別值。譬如考慮第ι4圖中繪 示之記憶體積體電路752A和752B係在同一記憶體排組 中。在記憶體積體電路752A和752B中之暫存器可藉由賦予 所有對應DQ位元耗接至記憶體積體電路752A和752B，利用 ~~單一 EMRS命令被規模以相同。亦即’所有耗接至記憶體 積體電路752A和752B之對應DQ位元同時設為一邏輯‘1，以 產生一負載彳s號來將位址匯流排上同一識別位元儲存到各 暫存器中。 以此方式，模式暫存器被載以位址線上傳遞之識別 值。位址線對所有動態隨機存取記憶體積體電路均相同， 而典型上對一記憶體通道中所有裝置均相同，包括記憶體 才果組，例如一雙直列記憶體模組(DIMM)。 儘官已描述特定範例實施例並示以所附圖式，理應了 解义些實施例僅為例示性而無限制發明範圍之意，，因為 熟於此技藝者瞭解各種變化方式，本發明之實施例不限於 特定結構與所㈣能述之配置。 在實施以軟體時’本發明實施例之元件主要為執行必 要任務之碼區段。程式或碼區段可被儲存在一處理器可讀 式媒體中、光丄 灰由具現為一傳輸媒體或通訊鏈路上之一載波 。 知貝料信號傳送。「處理器可讀式媒體」可包括任何

可Χ儲存或轉移資料之媒體。處理器可讀式媒體之例子包 括一電子I 电略、一半導體記憶體裝置、一唯讀記憶體 (ROM)、_ 的閃記憶體、一可抹除式可規劃唯讀記憶體 1341977 (EPROM)、一 軟碟片、一CD-ROM、一光碟、一硬碟、一 * 光纖媒體、一射頻（RF)鏈路等。電腦資料信號可包括任何 .. 在一傳輸媒體上傳播之信號，例如電子網路通道，光纖， , 空氣，電磁，RF鏈路，等。碼區段可經由電腦網路(例如網 5 際網路、企業網路等）下載。 【圖式簡單說明】 第1A圖繪示利用本發明實施例之一典型電腦系統之一 方塊圖。 φ 第1B圖繪示可利用本發明實施例之一客戶端伺服器系 10 統之一方塊圖。 第2圖繪示可利用本發明實施例之一第一處理單元之 一方塊圖。 第3A圖繪示耦接至各包括4個記憶體次通道之一對記 憶體通道之一記憶體控制區塊的一高階方塊圖。 15 第3B圖繪示耦接至快取記憶體與包括多個S個次通道 之一對記憶體通道的一記憶體控制區塊中之一記憶體控制 ® 器之詳細方塊圖。 第4A圖係繪示在一視訊顯示器上不經由次通道而係利 / 用一線性記憶體存取之一記憶體通道的記憶體存取之像素 20 對映的一圖面。 第4B圖係繪示在一視訊顯示器上經由具有2個支援微 鋪碑記憶體存取之次通道的一記憶體通道的記憶體存取之 像素對映的一圖面。 第4C圖係繪示在一視訊顯示器上經由具有4個支援微 67 1341977 鋪磚記憶體存取之次通道的一記憶體通道的記憶體存取之 . 像素對映的一圖面。 . 第5A圖係繪示一64位元寬記憶體通道上之一線性64位 . 元組記憶體存取之圖。 5 第5B圖係繪示一對32位元寬記憶體次通道上一對32位 元組記憶體存取之獨立次通道記憶體存取之圖。 第5C圖係繪示4個16位元寬記憶體次通道上4個16位元 組記憶體存取之獨立次通道記憶體存取的一圖面。 • 第6圖繪示針對一記憶體通道之一位址信號線位元對 10 映。 第7圖繪示用來耦接至裝在一主機印刷電路板上之一 連接器的一多晶片記憶體模組的一方塊圖。 第8圖繪示用以支援記憶體次通道上微鋪碑記憶體存 取之一記憶體積體電路之一方塊圖。 15 第9圖繪示耦接至針對一 16位元寬記憶體次通道與一 16位元組記憶體存取之模式暫存器之位址超載邏輯之一概 略圖 第10A圖繪示一多晶片記憶體模組與被組配來分派及 / 識別具有一記憶體通道而其中有一對次通道的記憶體積體 V 20 電路之跳線的方塊圖。 第10B圖繪示一多晶片記憶體模組與被組配來分派及 識別具有一記憶體通道而其中有四個次通道的記憶體積體 電路之跳線的方塊圖 第10C圖為一多晶片記憶體模組與被組配來分派及識 68 1341977 別具有一記憶體通道而其中有多個次通道的記憶體積體電 路之跳線的方塊圖。 第ΠA圖繪示一控制電路之方塊圖，其中包括用以接收 來自用於第10A-10C圖中硬佈線設定之識別腳位之識別位 5 元的一緩衝器。 第11B圖繪示一控制電路之方塊圖，其中包括用以接收 來自用於第10A-10C圖中硬佈線設定之識別腳位之識別位 元的一暫存器。 第11C圖繪示一控制電路之方塊圖，其中包括用以在重 1〇設以外之—特定計時週期量後捕捉識別資訊的一暫存器。 第11D圖繪示控制電路之一方塊圖，其包括用來在重設 後與一控制信號之選通同步地捕捉識別資訊之一暫存器。 第12A圖繪示資料位元組中之資料位元D〇和di的第一 種範例排列’其係排列於一記憶體模組之第一組多個記憶 15體積體電路中。 第12B圖繪示資料位元組令之資料位元D〇和d 1的第二 種範例排列’其係排列於一記憶體模組之第二組多個記憶 體積體電路中。 第13A圖繪示用於第11C圖之控制電路的一時間圖。 2〇 第13B圖繪示用於第UD圖之控制電路的一時間圖。 第14圖繪示耦接至記憶體模組之一記憶體控制器之方 塊圖，其繪示響應於一資訊匯流排上之一資料分類器將識 别值載入一暫存器之一範例方法。 【主要元件符號說明】 69 1341977 φ 100 典型電腦系統 或火線(FW)串列介面 <· 100A 電腦系統 216儲存裝置/碟片機 4 101 處理單元 217圖型顯示器 • ** 102 輪入/輸出裝置(I/O) 218視訊介面 '» % 103 li視裝置(Μ) 220位址信號線 100B 客戶端伺服器系統 222資料信號線 • 110A-110M客戶端 224計時信號線 112 網路 222A ' 222B ' 222C ' 222D 二欠 114 伺服器 通道資料線 201 處理器電路 205A、205B、205C、205D個別 202 體控制區塊 次通道 203 快取記憶體 300組合圖型與記憶體控制器 203Ε 外部快取記憶體 300主機 • 2()4Α_2()4Ν記憶體通道 301寫入資料路徑 206 圖型控制器 302讀取資料路徑 i 207 輸入/輸出控制器 304A記憶體通道0 210, 積體電路 304B記憶體通道1 213 無線網路介面電路(WNIC) 305A-305S次通道 214 215 有線網路介面電路或卡 (NIC) 通用序列匯流排(USB)及/ 311A-311S位址線 310位址信號線 320通道指派器 70 1341977 321A記憶體控制器 321B記憶體控制器 322記憶體控制器 * 322A-322B次通道指派器 324A-324B重新排序緩衝器 326A-326B異動組合器 401三角形 ® 402斷片 404跨距 406斷片 408資料呈現斷片 414雙重跨距 414C，414D，414E，414F 距 424跨距 ^ 424Α跨距 ? 424Β跨距 424C跨距 424Ε' 424F' 424G ' 424Η 距 300微铺碑記憶艘控制區塊 808控制器 500A-500C記憶體通道 515Α，515Β，515C，515D 記 憶體次通道 710記憶體模組(ΜΜ) 752記憶體積體電路晶片（「記 憶體裝置」） 751印刷電路板 754邊緣連接器或邊緣連接 755A-755D獨立位址信號腳位 756A-756D獨立位址信號線 760邊緣連接器 762主機印刷 子跨 763獨立位址信號線 8〇〇記憶體積體電路 801記憶體陣列 802列位址解碼器 803位元線預充電/更新邏輯 804行解碼器 子跨806感測放大陣列與寫入驅動 器區塊 71 1341977

811位址緩衝器 812微鋪碑控制邏輯 810模式暫存器 820位址線 821資料線 822控制線 808控制器 850 MTE位元 821資料輸入/輸出(I/O)匯流排 900多工器 902A微鋪磚模式信號 903輸入AND閘 904-911 輸入AND 閘 912-918反相器 1000地電位(VSS) 腿電源(VCC) 1004C ' 1004D ' 1006B 跳線 100201002D、1008V 跳線 1010B記憶體模組 752A-752D記憶體積體電路 250A-250D記憶體次通道 1002A’ 、1004A、1006A 跳線 1002B、1002A 跳線 1004B、1006 跳線 1004C、1007B、1008B 跳線 1002C， 跳線 1004D跳線 1010C記憶體模組 1020A-1020B指撥開關 1010C記憶體模型 1122負載選通產生器

1127負載選通輸出信號LS 1010、1011 識別輸入聊位S0、 S1 1000資料位元輸入腳位DO 1101資料位元輸入腳位D1

1110 識別位元SCSO 1111 SCSI 1104計數器 1101 ' 1100資料位元輸入腳位 DO、D1 1107負載信號 1300重設波形 72 1341977 1301計時波形 1302A D1/D0資料位元波形 1303A SCS1/SCS0 波形 1304重設脈衝 1305時鐘週期 1308計時週期 1307 點

1107時鐘計數信號CCNT 1306昇起緣 1308計時週期 1309 點 1314重設脈衝 1210A記憶體模組

752A-752H 記憶體積體電路裝置 851A-851B位元儲存電路 1200 64位元資料匯流排 1202A-1202H 8位元資料位元 組 1210B記憶體模組 808D控制邏輯 851A 存電路 85IB SCSI位元儲存電路 810模式暫存器 850 MTE<4it儲存電路 851A D型正反器 851D D型正反器 851B D型正反器 1105緩衝器 1182 EMS# 808C控制邏輯 1310 資料選通/負載信號 LS/EMS# 波形 1302B D1/D0資料位元波形 13(BB SCS1/SCS0 波形 1117負載信號 1304B SCS1/SCS0 波形 111W110 識別位元SCS1/SCS0 1325預定時間區間 1326脈衝 1335昇起緣1327 脈衝寬度 73 1341977 1328 邊緣 1403 ECC資料匯流排 851A-851B D型正反器 1404 資料遮罩匯流排 1329 昇起緣 1450 記憶體積體電路 752 積體電路 1450 ECC晶片 1400 匯流排結構 754 邊缘連接 208 記憶體控制器 1400 匯流排結構 1410 記憶體模組 1014 資料遮罩匯流排 1401 共用位址&控制匯流排 1402 貢料匯流排 74

Claims (1)

1341977 _ 月1 ?日修正替換頁I 十、申請專利範圍： ’ i· 一種識別及存取記憶體之方法，其包含下列步驟： ' 提供具有多個記憶體積體電路之一記憶體模組，每 一該等多個記憶體積體電路具有用來將資訊耦接至該 ，5 記憶體積體電路中之至少兩個腳位； 分別設定至少兩個識別位元之值於一記憶體積體 電路之該等至少兩個腳位上； # 接收該等至少兩個識別位元到該一記憶體積體電 路中作為一識別值；以及 10 以該等至少兩個識別位元確認該至少一個記憶體 積體電路之一功能合格。 • 2·如申請專利範圍第1項之方法，其中： • 對每一記憶體積體電路之獨立次通道記憶體存取 係微鋪磚記憶體存取，以及 15 以該識別值確認該至少一個記憶體積體電路之一 Φ 功旎合格之步驟係一微鋪碑記憶體存取。 3.如申請專利範圍第1項之方法，其中·_ 設定該等至少兩個識別位元之值於該一記憶體積 體電路之步驟包括： 2〇 冑立地麵接該等至少兩個腳位到電源或地電位。 4·如申請專利範圍第3項之方法，其尹： 第腳位被耦接到地電位而一第二腳位被耦接 到電源，來設定該等至少兩個識別位元之該等值於該一 記憶體積體電路之該等至少兩個腳位上。 75 如申請專利範圍第3項之方法，其中： 第腳位和一第一腳位被耗接到地電位，以設定 4等至少兩個識別之該等值於該—記憶體積體電 路之該等至少兩個腳位上。 如申請專利範圍第3項之方法，其中： 一第一腳位和—第二腳位被㈣到電源，以設定該 等至v兩個識別位^之該等值於該—記憶體積體電路 之該等至少兩個腳位上。 T印專利範圍第3項之方法，其中： 該獨立耗接之步驟係藉由麵接於該等至少兩個腳 位與電源或地電位之間的-或更多跳線完成。 如申請專利範圍第3項之方法，其中： κ獨立耦接之步驟係藉由切換耦接於該等至少兩 個腳位與電源或地電位之間的—或更多開關來完成。 如申請專利範圍第3項之方法，其中： 位 ^兩個聊位係至少兩個專用的識別位元腳 如申請專利範圍第1項之方法，其中： Λ等至V兩個腳位係—資料匯流排之至少兩個資 料腳位 以及 該記憶體模組 括用來儲存該等至 器。 之每一該等多個記憶體積體電路包 ν兩個識別位元之該等值之一暫存 ，其中： 如申請專利範圍第10項之方法 1341977 該等至少兩個資料腳位上之該等至少兩個識別位 * 元之該等值響應於耦接至該記憶體積體電路之一負載 .. 選通被載入該暫存器。 ‘ 12.如申請專利範圍第10項之方法，其中： , 5 該等至少兩個資料腳位上之該等至少兩個識別位 元之該等值響應於該記憶體積體電路重設後的一預定 的時鐘週期計數被載入該暫存器。 13. 如申請專利範圍第1項之方法，其中： # 該等至少兩個腳位係一位址匯流排之至少兩個位 10 址腳位， 該記憶體模組之每一該等多個記憶體積體電路包 括用來儲存該等至少兩個識別位元之該等值之一暫存 器，以及 該等至少兩個位址腳位上之該等至少兩個識別位 15 元之該等值，響應於在該一記憶體積體電路處於一延伸 模式暫存器規劃模式下時被宣告為一預定邏輯位準之 ^ 多個資料匯流排位元，而被載入該暫存器。 14. 一種記憶體積體電路，其包括： ^ 用來儲存資料之一記憶體陣列； - 20 包括用來儲存一或更多識別位元之一或更多位元 儲存電路的一暫存器；以及 耦接至該暫存器之控制邏輯組件，該控制邏輯組件 係用來響應於儲存於該暫存器中之該一或更多識別位 元對該記憶體積體電路提供獨立次通道記憶體存取。 77 1341977 15. 如申請專利範圍第14項之記憶體積體電路，其中： 該獨立次通道記憶體存取係微鋪磚記憶體存取，以 及 該一或更多識別位元係一或更多個次通道選擇位 5 元。 16. 如申請專利範圍第14項之記憶體積體電路，其中： 該控制邏輯組件係用以更進一步響應於一致能位 元對該記憶體積體電路提供獨立次通道記憶體存取。 17. 如申請專利範圍第14項之記憶體積體電路，其更包含： 10 耦接至該暫存器與一時鐘信號之一計數器，該計數 器係用來計數重設後之該時鐘信號之週期數，並響應於 到達時鐘週期之一預定計數產生一負載信號，以及 其中該負載信號係用來對該一或更多位元儲存電 路提供時鐘以儲存該一或更多識別位元。 15 18.如申請專利範圍第14項之記憶體積體電路，其更包含： 耦接至該暫存器與一低態有效負載選通信號之一 反相緩衝器，該反相緩衝器係用以響應於該負載選通信 號產生一負載信號，以及 其中該負載信號係用以對該一或更多位元儲存電 20 路提供時鐘來儲存該一或更多識別位元。 19.如申請專利範圍第14項之記憶體積體電路，其更包含： 耦接至該暫存器與一高態有效負載選通信號之一 非反相緩衝器，該非反相緩衝器係用以響應於該負載選 通信號產生一負載信號， 78 且其中該負載信號係用以對該一或更多位元儲存 電路提供時鐘來儲存該一或更多識別位元。 20. —種記憶體模組，其包含： 具有一電氣連接器供耦接至一主機印刷電路板之 5 —印刷電路板，該電氣連接器包括一電源連接部與一地 電位連接部； 安裝於該印刷電路板上並柄接至該電氣連接器之 多個記憶體積體電路，各該記憶體積體電路包括： 用來儲存資料之一記憶體陣列； 10 一暫存器，其包括具有耦接至一資料匯流排之 位元之一資料輸入之一或更多位元儲存電路，該暫 存器係用來響應於一負載信號儲存一或更多個次 通道選擇位元於該資料匯流排之該等位元上；以及 耦接至該暫存器之控制邏輯組件，該控制邏輯 15 組件係用以響應於儲存在該暫存器上之該一或更 多個次通道選擇位元來對該記憶體積體電路提供 獨立次通道記憶體存取。 21. 如申請專利範圍第20項之記憶體模組，其中： 各該記憶體積體電路更包括： 20 耦接至該暫存器與一時鐘信號之一計數器，該 計數器係用以計數重設後之該時鐘信號之週期 數，並響應於達到一預定時鐘週期計數產生該負載 信號。 22. 如申請專利範圍第20項之記憶體模組，其中： 79 1341977 各該記憶體積體電路更包括： - 耦接至該暫存器與一負載選通信號之一反相 , 或非反相緩衝器，該緩衝器係用以響應於該負載選 - 通信號產生該負載信號。 、 5 23.如申請專利範圍第20項之記憶體模組，其中： 該電氣連接器係具有多個腳位之一邊緣連接器， 該電源連接部係一電源腳位，以及 該地電位連接部係一地電位腳位。 • 24.如申請專利範圍第20項之記憶體模組，其中： 10 該電氣連接器係具有多個連接墊之一邊緣連接， 該電源連接部係一電源連接墊，以及 該地電位連接部係一地電位連接墊。 80