TWI336562B - Lnterface circuit and signal clamping circuit using level-down shifter - Google Patents

Description

oz 九、發明說明： 【發明所屬之技術領域】 本發月關於半導體積體電路，及更特別地，關於 階下降變換器的介面電路。 祜位 【先前技術】 對用於行動商品中的半導體裝置而言，低電源耗損是报 重要的特徵。大體上，车蓉 +導體積體電路（1C)需要外部電源以 -源以刼作。典型地，外部電源會下拉至内部電源的 小及内部電源可用以操作IC或晶片。例如，半導體 故約3.3 V的外部電源及產生社8¥至約22^内部電 源"®電路為處理以3·3 v操作的電路與UV操作的電路 間之電壓差所需。介面電路一般用在輸入緩衝電路或以外 側作為介面的輸出緩衝電路。 圖1顯示以約3.3 v之外部電源操作的第一電路11〇與以約 u v之内部電源操作的第二電路12〇間之信號傳輸。歷經 由〇 V至3.3 v之完整搖擺的輸入信號爪會輪入第一電路 no。為了方便解釋’吾人應了解，第一電路ιι〇及第二電 路120可執行簡單倒轉操作。第—電路11G會倒轉輸入信號 IN及將已倒轉的IN信號輸出至第一節點na，及第二電路 120會依次倒轉NA的倒轉信號及輸出所得信號至第二節點 NB。 ·' 此處，關於第一節點信號波型及第二節點nb的信號 波型’第-節點NA會由約3.3 v的邏輯高位階轉變至〇 乂的 邏輯低位階及由〇 v的邏輯低位階轉變至約3 3 V的邏輯高 94561.doc 位階。因此，第—於 一 π P點NA的轉變中點約為1.65 v。因為第 一電路120的操作雷、K U為弟 會降低至第約1,8 V，故第二電路120的觸發點耵 ' 路110的觸發點中點（即，約16s ν)以下。 回應由約3.3 V的碟 料純階轉變至0 V的邏輯低位階的 即.·’ ，第—節點ΝΒ會由0 V的邏輯低位階轉變至約 1.8 V的邏輯高位階。 一狄因為第二電路120之觸發點較低，第 一即點NB之信號轉變 所南的時間I會增加。回應由〇 V的 邏輯低位階轉變至約1 1 > — 勺3·3ν的私高位階的第—節點ΝΑ，第 即點ΝΒ會由約1,8 V的邏輯高位階轉變至〇 V的邏輯低位 階及第二節點NB之轉變所需的時間量會減少。因此，在由 C輯低位階轉變至邏輯高位階之中點與由邏輯高位階轉變 至邏輯低位階之中點之間存在-轉變間隔△。這樣的轉變間 搞會造成歪斜。此外，隨著外部電源間之差的增加，歪斜 的發生亦增加。亦，歪斜的發生會改變第二節點NB之信號 的工作週期。 再者，信號之工作週期的改變會增加信號的準備/保持的 時間餘裕及可減少有效視窗。減少有效視窗使晶片的效能 降級》 因此，需要提供輸出信號的介面電路，因而轉變至邏輯 高位階及轉變至邏輯低位階所需的時間量會平衡及輸出， 而不需使歪斜減到最小。 【發明内容】 本申凊案主張向韓國智慧財產局提出申請的韓國專利申 請案，申磚號2003-50268，申請日2003/07/22 ,及申請號 94561.doc 1336562 電晶體，其汲極連接至該.第二PM〇S電晶體之汲極，其閘極 連接至該反相器之輸出，及其源極接地。 亦揭露一種介面電路，包括：一第一反相器，其藉由一 第一電源驅動及接收一輸入信號，其由接地電壓位階至一 第二電源之電壓位階；一第二反相器，其藉由該第二電源 而驅動及接收該輸入信號；一PM〇s電晶體，其源極連接至 該第一電源及其閘極連接至該第一反相器之輸出；及一 NMOS電晶體，其源極接地，其閘極連接至該第二反相器之 輪出，及其没極連接至該PM〇s電晶體之汲極，其中該第二 電源之電壓位階高於該第一電源之電壓位階。 根據本發明之另一實施例，一介面電路包括一第一電源 電路，其具有一輸入及一輸出，該第一電源電路藉由一第 —電源提供電力及接收一輸入信號，其由一接地電壓位階 擺至該第一電源之電壓位階；一位階下降變換器，其將 弟電源电路之輸出從該第一電源之電壓位階轉換至— 輸出，其具有一第一電源之電壓位階；及一第二電源電路， 二具有—輸入及一輸出，該第二電源電壓藉由該第二電源 提供電力及接收該位階下降變換器之輸出，及輸出一輪出 2號’其從接地電壓位階搖擺至該第二電源之電壓位階， 、中該第一電源具有範圍由2.0 V至約2.8 V之電壓位階及 該第—带、K S久 μ —电源具有範圍由約1.8 V至約2.2 V之電壓位階。 【實施方式】 、'後附圖式可更完整了解本發明的實施例，其中相同 的參考號碼代表相同元件。 94561.doc 1336562 圖2繪示包括根據本發 m實轭例之位階下降變換器的介 面電路。參照圖2，一介 面電路200包括一外部電源電路單 位p白下降變換器220，及—内部電源電路單位 230。外部電源電路單位21〇以一外部電源e供給電力。 電源電路單位21 〇接故—發λ产站τχτ ·〗h唬1Ν，及將一輸出信號輸出 節點嫩。位階下降變換器220包括一第一路徑電路 221及第一路控電路225。第一路徑電路⑵包括一第 路單位222及-第二電路單位224，其串聯連接在第一節點 财與-第四節點ND之間。第二路徑電路奶包括一第三電 路單位226及-第四電路單位228，其串聯連接在第一節點 NA與第四節點ND之間。内部電源電路單位230以-内部電 源⑽給電力。内部電源電路單位23〇在一第四節點ND接收 仏號’及輸出一輸出信號out。 第一路徑電路221的第一電路單位222連接至一適於施加 H源電壓的第-電源節點（未示第一電源電麼較佳 由-外部電源施加。第一路徑電路221的第二電路單位以 會連接至-第二電源節點，其循序連接至一内部電源】。第 二路徑電路225的第三電路單位226及第四電路單位228亦 連接至第二電源節點。 為了解釋介面電路200，外部電源電路單位21〇，第一至 第四電路單位222’ 224’ 226及228及内部電源電路單位23〇 車乂佳作為一反相器而操作。外部電源E的電壓位階設定為約 2.8 V及内部電源〗的電壓位階設定為約i 8 v。代表節點 IN’ NA’ NB，NC’仙及⑽丁的粗線條信號波形會回應内 94561.doc 1336562 慢由約1.8 V之邏輯較高位準轉變為〇 v的邏輯較低位準。 依上述連接之電路的使用’第四節點ND會經由第一路徑 電路單位221而較第二路徑電路單位225更快地由約18 v轉 變至〇 V。第四節點ND的信號會輸入内部電源電路單位 230。内部電源電路單位23〇會產生一輸出信號〇υτ，其回 應第四節點ND而由〇 v的邏輯較低位階轉變為18 v的邏輯 較高位階。 接著，考量細線條的信號波形，輸入信號IN會由約2 8 v 的邏輯較咼位階轉變為〇 V的邏輯較低位階。外部電源電路 單位210的觸發點會對應至約28 v的外部電源e，及第一節 點NA會由〇 V的邏輯較低位階轉變為28 v的邏輯較高位 階。 第一路徑電路單位2 2丨之第一電路單位2 2 2的觸發點會對 應至約2.8 V之外部電源E的中點14 v ,及第二節點NB會由 約2.8 V的邏輯較高位階轉變為〇 v的邏輯較低位階。第二電 路單位224的觸發點會對應至約18 v之内部電源I的中點 0.9 V。弟二電路單位224會在〇.9 v的電壓位階觸發，這低 於第二節點NB的轉變中點1 ·4 v。因此，第四節點nd會較 慢由0 V的邏輯較低位階轉變為約丨.8 v的邏輯較高位階。 第二路徑電路單位225之第三電路單位226的觸發點會對 應至約1 _8 V之内部電源I的中點〇·9 v。第三電路單位226會 在0·9 V的電壓位階觸發，低於第—節點ΝΑ的轉變中點丨4 ν。 因此，第三節點NC會較快由約ι·8 v的邏輯較高位階轉變為 〇 v的邏輯較低位階。第四電路單位228的觸發點會對應至 94561.doc 1336562 V之内部电源！的中點〇 9 v。第四電路單位228會在第 三節點NC的轉變中點〇,9 V觸發。因此，第四節點ND會較 快由的邏輯較低位階轉變為約18v的邏輯較高位階。 處第四玲點會較第二路徑電路單位225更慢經由 第一路徑電路單位221由〇V轉變為m。 . 因此，參照本實施例中介面電路的輸入信號m及輸出 W〇UT的波形，回應由0 V之邏輯較低位階轉變至約28v 之邏輯較高位階及由約2·8 V之邏輯較高位階轉變為〇 乂之 邏輯較低位階的輸入信號ΙΝ，輸出信號贿會由〇ν的邏輯 較低位階轉變為約u V的邏輯較高位階及由社8 V的邏. 輯^㈣轉變為0V的邏輯較低位階。二轉變間隔的中點 實貝上疋-樣的。因此’輸出信號ουτ具有最小值或不具 圖3缯·示包括本發明另—音 ^ 貫把例之位階下降變換器320的 介面電路300。參昭圖飞，λ _ 〇α …、 ’丨面电路300包括一外部電源電路 單位3 10，位階下降變換哭1 踅換态320，及一内部電源電路單位 33〇。外料源電路單位川會藉由—外部電源』驅動。外部 電源電路早位310會接收_輪入信號…，及輸出輸入信號取 至位階下降變換器320。内部電源電路單位會藉由—内 =電源I驅動。内部電源電路單位33G會接收位階下降變換 态330的輸出，及輸出—輪出信號〇υτ。 位階下降變換器32〇會將外部t源電路單位3 之節點 NE的外部電源E的電壓位階向下改變為内部電源工的電壓位 階。如圖示，位階下降變換器320包括一反相器322,—第 9456I.d〇i -12. 1336562

一 PMOS電晶體324, 一第二PMOS 電晶體 325，一第一NMOS 電晶體326，及一第二NMOS電晶體327。 反相器322的輸入會連接至外部電源電路單位31〇的節點 NE。第一及第二PM0S電晶體324及325的源極會連接至内 部電源電壓I VC。第一 PMOS電晶體324的閘.極會連接至第 二PMOS電晶體325的汲極，及第二PM〇s電晶體325的閘極 會連接至第一 PMOS電晶體324的沒極。第一 NMOS電晶體 326的沒極會連接至第一 PM〇s電晶體324的汲極。第— NMOS電晶體.326的閘極會連接至外部電源電路單位3丨〇的 輸出節點NE。.第一 NMOS電晶體326的源極會接地電壓. VSS。第二NMOS電晶體327的沒極會連接至第二PMOS電晶 體325的汲極。第二NMOS電晶體327的閘極會連接至反相器 322的輸出。第二NMOS電晶體327的源極會接地電壓VSS。 第二PMOS電晶體325及第二NMOS電晶體327彼此連接的 没極可作為位階下降變換器32〇的輸出節點NH且輸入内部 電源電路單位3 3 0。 根據本發明實施例之介面電路3 〇〇的操作會基於節點NE 之信號的上升緣轉變及下降緣轉變而描述，該信號輸入位 階下降變換器320。參照圖4，輸出節點NE低至高（上升緣） 的轉變會以粗線標示。假設外部電源E的電壓位階為約2.8 V， 輸出節點NE會承受由〇 V至約2·8 V的上升緣轉變。當第一 NMOS電晶體326的閘極-源極電壓Vgs高於第一NMOS電晶 體326的臨限電壓值時，會導通位階下降變換器32〇的第一 NMOS電晶體326。例如，在節點NE約0.6 V的觸發點會導通 94561.doc 13 1336562 第一 NMOS電晶體326，以虛線標示之。循序地，節點NG會 轉變為0 V的邏輯較低位準，及會導通第二PMOS電晶體 3 25。當導通第二PMOS電晶體325時，位階下降變換器320 的輸出節點NH會轉變為較靠近内部電源電壓IVC的電壓， 例如，約1.8 V的邏輯較高位階。 換句話說，一旦節點NE的電壓在輸出節點NE從Ο V搖擺 至2.8 V時上升至第一 NMOS電晶體326的臨限電壓值Vth， 位階下降變換器320的輸出節點NH即會快速由0 V轉變為約 1_8 V。 參照圖5，其中由高至低的下降緣轉變會以粗線標示。回 應輸出節點NE由約2.8 V至0 V的下降緣轉變，當PMOS電晶 體321的閘極-源極電壓Vgs大於PMOS電晶體321的臨限電 壓值Vth時，即導通反相器322的PMOS電晶體321。例如， 當輸出節點NE由約2.8 V搖擺至0 V時，會在約2.2 V的觸發 點導通PMOS電晶體321。當PMOS電晶體321導通時，輸出 節點NF會承受由0 V至約2.8 V的上升緣轉變。當第二NMOS 電晶體327的閘極-源極電壓Vgs大於臨限電壓值Vth時，即 會導通位階下降變換器320的第二NMOS電晶體327。例如， 當輸出節點NF由0 V搖擺至約2.8 V時，第二NMOS電晶體 327會在輸出節點NF約0.6 V的觸發點時導通（見虛線）。當第 二NMOS電晶體327導通時，位階下降變換器320的輸出節點 NH會轉變至靠近0 V的邏輯較低位階或接地電壓位階電壓 VSS。 換句話蜞，回應輸出節點NE由0 V至約2.8 V的轉變（其輸 94561.doc •14· 入位1¾下降變換器320)，一旦輸出節點卵的電壓掉至㈣仍 電的體321的臨限電麼值及反相器322的輸出上升至pM〇s 電晶體321的臨限電壓值vth，位階下降變換器似的輸出節 點NH即會快速由約丨8 v轉變至〇 v。 圖6繪示包括根據本發明尚一實施例之位階下降變換器 6〇〇的電路。 、 參照圖6,介面電路6〇〇包括一外部電源電路單位6丨〇, 一 位階下降變換器62〇，及一内部電源電路單位㈣。介面· 路議會將外部電源Ε之電壓位階的輸入信號取轉換為内: 電源1之電壓位階的輸出信號OUT。 位階下降變換器620包括一第— 第二反相 器626，一 PM0S電晶體624 ’及—匪〇s電晶體628。 至的第 第一反相器622接收外部電源電路單位61〇的輪出及 部電源I驅動。第二反相器626接收外部電源電路單位6由内 輪出及以外部電源E驅動吖MOS電晶體624的源極會、610之 内部電源電壓IVC。PMOS電晶體624的閘極會連接接至 —反相器622的輸出。NMOS電晶體628的源極| 均残地雷厭 VSS°NMOS電晶體628的閘極會連接至第二反相器 '唆 出。NMOS電晶體628的沒極會連接至pm〇S電b二 的輪 極。 9曰體624的沒 圖7是圖6之位階下降變換器620的操作圖， 電晶體單位610之輸出節點NI的上升緣轉換。 參照圖7 ’輸出節點NI低至高（上升緣）的 示。假設外部電源E的電壓位階為約2.8 V， 外部 電溽 轉變以杈 輪出節 線榡 點Nl會 9456l.doc 1336562 承受由Ο V至約2.8 V的上升轉變。當NMOS電晶體623的閘 極-源極電壓 Vgs大於NMOS電晶體623的臨限電壓值Vth 時，會導通位階下降變換器620之第一反相器622的NMOS 電晶體623。例如，在輸出節點約0.6 V的觸發點處會導通 NMOS電晶體623(以虛線標示）。循序地，節點NJ會轉變至 邏輯較低位階及PMOS電晶體624會導通。當PMOS電晶體 624導通時，位階下降變換器620的輸出節點NL會轉變至約 1.8 V的邏輯較高位階，靠近内部電源電壓IVC的電壓位階。 換句話說，一旦輸入位階下降變換器620的節點NI之電壓 在節點NI由0 V搖擺至2.8 V時上升至NMOS電晶體623的臨 限電壓值，位階下降變換器620的輸出節點NL即會快速由 〇 V轉變至1.8 V。 圖8以外部電源電路單位610之輸出節點NE的下降緣轉 變顯示位階下降變換器620的操作。 參照圖8，節點NI由高至低（下降緣）的轉變會以粗線標 示。回應節點NI由約2.8 V至0 V的下降緣轉變，當第二反 相器626之PMOS電晶體625的閘極-源極電壓Vgs大於PMOS 電晶體625的臨限電壓值VSS(例如，高於0.6 V)時，即會導 通PMOS電晶體625。例如，當節點NI由約2.8 V搖擺至0 V 時，第二PMOS電晶體625會在約2.2 V的觸發點導通（虛 線）。當PMOS電晶體625導通時，節點NK會由0V轉變至約

2.8 V。當NMOS電晶體628的閘極-源極電壓Vgs大於NMOS 電晶體628的臨限電壓值（例如，大於0.6 V)時，會導通NMOS 電晶體628。例如，當節點NK由0 V搖擺至約2.8 V時，NMOS 94561.doc -16- 丄^36562 電晶體628會在約0.6的觸發點導通（虛線）。當NMOS電晶體 628導通時，位階下降變換器620的輸出節點NL會轉變至〇 v 的邏輯較低位階或接地電壓位階電壓VSS。 換句話說’回應輸入位階下降變換器620的節點犯由2 8 v 至ον的轉變，一旦節點…的電壓掉至PM〇s電晶體625的臨 限電壓值Vth及反相器626的輸出上升至pm〇S電晶體625的 臨限電壓值vh，位階下降變換器620的輸出節點NL會快速 由約1.8 V轉變至〇 v。 依此，一旦由外部電源電路單位輸出之資料輸入信號m 的電壓位階上升至電晶體的臨限電壓值Vth，而資料輸入信 號IN由邏輯較低位階轉變至邏輯較高位階時，如圖9所示 般，根據本發明之實施例的位階下降變換器會輸出一資料 輸出信號OUT至内部電源電路單位，該信號等於内

斜或最小歪斜傳輸一 小歪斜傳輸一平衡輸出信號。

做種種形式及細節上的改變。 明 特， 9456I.doc 1336562 【圖式簡單說明】 本發明的種種觀點可在其詳細示範實施例中並參照附圖 而更加清楚，其中： 圖1顯示外部電源之電路操作與内部電源之電路操作間 的信號傳輸； 圖2繪不包括根據本發明實施例之位階下降變換器的介 面電路； 圖3繪不包括根據本發明另一實施例之位階下降變換器 的介面電路； 圖4及5顯示圖3之位階下降變換器的示範操作； 圖6、.’g示包括根據本發明尚一實施例之位階下降變換器 的介面電路； 圖7及8顯示圖6之位階下降變換器的示範操作；及 圖9之b守序圖顯示根據本發明實施例之位階下降變換器 的信號。 【主要元件符號說明】 110 第一電路 120 第二電路 200 介面電路 210 外部電源電路單位 220 位階下降變換器 221 第一路徑電路 222 第一電路單位 224 第一電路單位 94561.doc -18- 1336562 225 第二路徑電路 226 第三電路單位 228 第四電路單位 230 内部電源電路單位 300 介面電路 310 外部電源電路單位 320 位階下降變換器 321 PMOS電晶體 322 反相器 324 第一 PMOS電晶體 325 第二PMOS電晶體 326 第一 NMOS電晶體 327 第二NMOS電晶體 330 内部電源電路單位 600 介面電路 610 外部電源電路單位 620 位階下降變換器 622 第一反相器 623 NMOS電晶體 624 PMOS電晶體 625 PMOS電晶體 626 第二反相器 628 NMOS電晶體 630 . 内部電源電路單位 94561.doc - 19-

Claims (1)

1336562

第093121415號專利申請案 中文申請專利範圍替換本^ 十、申請專利範圍： 1· 一種位階下降變換器，包括： 一第一電路單位，其具有一輸入及一輸出並且連接至 一第一電源節點，該第一電路單位具有連接至一第一節 點之輸入及連接至一第二節點之輸出並且接收一輸入信 號’其由接地電壓位階搖擺至一第一電壓位階； 一第二電路單位，其具有一輸入及一輸出並且連接至 一第二電源節點，該第二電路單位具有連接至第二節點 之輸出並且接收該第一電路單位之輸出； 第二電路單位，其具有一輸入及一輸出並且連接至 該第二電源節點，該第三電辂單位具有連接至第一節點 之輸入及連接至一第三節點之輸出並且在其輸入接收該 輸入信號；及 一第四電路單位，其具有一輸入及一輸出並且連接至 該第二電源節點，該第四電路單位具有連接至第三節點 之輸入，以及在一第四節點連接至該第二電路單元之輸 出之輸出’並且接收該第三電路單位之輸出。 2·如請求項1之位階下降變換器，其中一第一電壓施加至該 第—電源節點及一第二電壓施加至該第二電源節點，該 第一電壓設定為該第一電壓位階，及該第一電壓位階高 於該第二電壓。 3.如請求項2之位階下降變換器，其中該第一電源具有範圍 、·勺2.0 V至約2.8 V之電壓位階及該第二電源具有範圍約 1.8V至約2.2V之電壓位階。 94561-970516.doc 4· 一種位階下降變換器，包括： 第一反相器，其藉由一第一電源驅動及接收一輸入 信號，其由接地電壓位階搖擺至一第二電源之電壓位階； -第二反相器’其藉由該第二電源驅動及接收該輸入 信號； PMOS電曰曰體，其源極連接至該第一電源及其閘極連 接至該苐一反相器之輸出；及 一 NMOS電晶體，其源極接地，其閘極連接至該第二反 相器之輸出’及其汲極連接至該pM〇S電晶體之汲極。 5. 如請求項4之位階下降變換器，其中該第二電源之電壓位 階高於該第一電源之電壓位階。 6. —種介面電路，包括： 一第一電源電路，其具有藉由一第一電源供給電力之 一輸入及一輸出’及接收一輸入信號，其由一接地電壓 位階搖擺至該第一電源之電壓位階； 一位階下降變換器，其將該第一電源電路之輸出由該 第一電源之電壓位階轉換為一輸出，其具有一第二電源 之電壓位階；及 一第二電源電路’其具有藉由該第二電源供給電力之 一輸入及一輪出，及接收該位階下降變換器之輪出，及 輸出一輸出信號，其由接地電壓位階搖擺至該第二電源 之電壓位階。 .如請求項6之介面電路，其中該位階下降變換器包括. 一第一電路單位，其具有一輸入及—輸出及連接至一 9456l-970516.doc -2- 第一電； '、u ’該第一電路單位在其輸入接收該第一電 源電路之輪出； _ _ 一 ^ 一電路單位’其具有一輸入及一輸出及連接至一 弟二電源筋^ U ’該弟二電路單位在其輸入接收該第一電 路單位之輪出； _^ 第 一 “ 電路單位’其具有一輸入及一輸出及連接至該 第電源郎點，該第三電路單位在其輸入接收該第一電 源電路之輪出；及 第四電路單位’其具有一輸入及一輸出及連接至該 第：電源節點’該第四電路單位在其輸入接收該第三電 路早位之輸出，且該第四電路單位之輸出連接至該第二 電路單位之輸出。 如π长項6之介面電路’其中該位階下降變換器包括： 反相态，其藉由該第一電源驅動及接收該第一電源 電路之輸出； 一第—ρ刪電晶體，其位於該第：電路單位中，該第 一觸S電晶體之源極連接至該第二電源及其閘極連接 至一第二PMOS電晶體之喵拉 ^ ^ 电日日镀之及極，该第二PM〇s之源極連接 至β玄第-電源及其閑極造JA j.a. Μ, 遲接至§玄第一 PMOS電晶體之沒 極； 一第一 NMOS電晶體，1，，芬权、古从 具及極連接至該第一 PMOS電晶 體之汲極’其閘極連接至兮笛 这弟—電源電路之輸出，及其 源極接地；及 ' '一第-一 NMOS電晶體，其 沒極連接至該第 二PMOS電晶 94561-970516.doc 1336562 體之汲極’其閘極連接至該反相器之輸出，及其源極接 地。 9.如請求項6之介面電路，其中該位階下降變換器包括·· 一第一反相器，其藉由一第二電源驅動及接收該第— 電源電路之輸出； 一第一反相器，其藉由該第一電源驅動及接收該第— 電源電路之輸出； PMOS電晶體，其源極連接至該第二電源及其閘極連 接至該第一反相器之輸出；及 10. 11. 。NMOS電BB體，其源極接地，其閘極連接至該第二反 相器之輸出’及其汲極連接至該PMOS電晶體之汲極。 如請求項6之介面電路，其中該第一電源之電壓位階高於 该第二電源之電壓位階。 如請求項6之介面電路，其中該第一電源之電壓位階為範 圍由2.0 v至約2.8 V及該第二電源之電壓位階為範圍由 約 1.8 V至 2,2 V。 94561-970516.doc 1336562 第093121415號專利申請案 i —- 中文圖式替換頁(97年5月）4日修正替換頁 K)

94561-970516.doc