TWI333335B - Analog to digital converting system - Google Patents

Description

P62950049TW 22487twf.doc/n 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種類比對數位轉換系統，且特別是 有關於一種次範圍連續近似類比對數位轉換系統。 【先前技術】 類比對數位轉換器(ADC)的架構種類繁多，如快閃式 (Flash)ADC、管線式(Pipeiine)ADC、連續近似式(8職挪_ Approximation，SA)ADC 與雙階式(Two_Step)ADC。這些 ADC架構具備各自適合的應用範圍。 快閃式ADC雖然適用於高速取樣速率的應用中，但 其功率消耗大。連續近似式ADC的取樣頻率較低，但其 功率消耗低且其電路複雜度低。 管線式ADC的特性則是介於快閃式ADC與連續近似 式ADC之間，但管線式ADC需要使用乘法數位類比轉換 器（Multiplier Digital-to-Analog Converter，MDAC)。而 MDAC内部包括剩餘(Residue)運算放大器，其為負回授架 構。因此，剩餘運算放大器將成為管線式ADC在高速取 樣頻率應用上的瓶頸。 雙階式ADC又分類為位元循環式(Bit-Cycling)ADC與 次範圍式(Subranging)ADC。位元循環式ADC也需要剩餘 放大器’故也有類似的問題。根據目前文獻記載，次範圍 式ADC能夠突破管線式ADC與採用位元循環式的雙階式 ADC的瓶頸，達到高速取樣頻率。 底下將分別介紹數個習知的ADC系統。 P62950049TW 22487twf.doc/n 第一種習知ADC系統可參考美國專利US6124818。 其乃是運用管線式技術，故其運算能力大為增加。其運用 雙階ADC的架構，内部的粗(c〇arse)ADC與細(Fine)ADC 都疋利用SA-ADC架構。因此，降低數位對類比轉換器 (DAC)解析度的需求’使得DAC的電路面積變小且ADC 的資料轉換速度高。但由於粗ADC採用sa-ADC架構， 故其潛伏(Latency)時間長，且取樣頻率會比較慢。 第一種習知ADC系統可參考美國專利US5973632。 其乃疋運用雙階式ADC的技術，其内部的粗ADC與細 ADC都是採用快閃式架構來進行資料轉換。因此，提昇了 ADC的資料轉換速度。但由於細ADC採用快閃式架構， 其比較器的數目為(2MSBs+2LSBs-2)，MSBs與LSBs分別代 表最咼有效位元組與最低有效位元組，故比較器的數量較 多。因此，電路複雜度高、功率消耗較高與面積有效使用 率也較低。 第三種習知ADC系統可參考美國專利US5675340。 其乃運用雙階式ADC的技術，其内部的粗ADC採用快閃 式ADC架構而細ADC則採用SA_ADC架構。故ADC的 比較器數目僅為2MSBs個，數量較少。因此，功率消耗較 低’且晶片面積也較小。但是，因其使用加法器（Adder) 將造成DAC的資料轉換時間長，故不適合高速轉換架構。 由於沒有採用次範圍的技術，故粗ADC轉出的MSBs必 須傳給SA-ADC内部的DAC’故DAC的面積較大（因包括 較多的單位電容）°DAC的輸入等效電容較高，故在相同 1333335 P62950049TW 22487twf.doc/n 解析度下，ADC取樣頻率較慢。 上第四種習知ADC系統可參考美國專利US52473〇1。 明參考圖1 ’其顯示美國專利US5247301的代表圖（圖1)。 $圖_1所示，此雙階式ADC主要包括：高位元比較器組卜 南位兀取樣/保持（Sample/Hold，S/Η)電路組2，高位元編 馬3低位元比較态組4，低位元取樣/保持電路組5， 低位元編碼器6，參考電壓產生器7，控制信號產生器8， 類比開關Sm，以及緩衝器9。 高位元比較器組1包括多個比較器高位元 ^匕較器組1比較參考電壓與輸入電壓vin。 尚位兀取樣/保持電路組2包括多組S/H電路2」〜2_m，各 S/Η電路包括開關S2、S21與電容c卜高位元取樣/保持電 路組2對輸入電壓Vin進行取樣/保持，並將結果送給高位 ^比較器組1。高位元編碼器3將高位元比較器組i的比 較結果編碼成高位元組d〇h。 相似地，低位元比較器組4包括多個比較器4_ i〜4_n。 低位7L比較器組4比較參考電壓VLJ〜VL_n與輸入電壓 Vm。低位元取樣/保持電路組5包括多組s/h電路 5-1〜5-n，各S/Η包括開關S5、S51與電容α。低位元取 樣/保持電路組5對輸入電壓Vin進行取樣/保持，並將結 ，送給低位元比較器組4。低位元編碼器6將低位元比較 窃組4的比較結果編碼成低位元組D〇L。 參考電壓產生器7會產生高位元參考電壓 VH-1〜VH-m給鬲位元比較器組】。此外，參考電墨產生养 1^33335 P62950049TW 22487twf.doc/n 7曰根據尚位元組DoH來產生低位元參考電壓vl_i〜vL-n 給低位元比較器組4。 控制信號產生器8分別產生控制信號φιη、與φ5$ 給類比開關Sm、高位元取樣/保持電路組2與低位元取樣/ 保持電路組5。 類比開關Sm控制輸入電壓Vin是否導通至高位元取 樣/保持電路組2與低位元取樣/保持電路組5。

第四種習知ADC架構合併運用雙階式ADC與次範圍 ADC。其資料轉換速度較快。但其味ϋ數目較多，因此， 電路複雜度高、功率消耗較高、生產良率低與面積有效使 用率也較低。 第五種1知ADC系統可參考美國專利US49948〇6。 ^用快閃式ADC的高速轉換特徵，以提升ADC的轉換 =。其使用SA-ADC ’以提升ADC的精確度。其結合快 2 ADC與SA-ADC的優點，在不需額外較正電路下，

2 ^ A〇C的，效能。但因為需要使用_餘放大器， Γτν—C㈣於南速轉換頻率下，此放大器將變成整個 ADC系統的設計瓶頸。 【發明内容】 2明提供—種類比對數位轉換m類比輸入 數位輸出信號。該類比對數位轉換系統包 :=與㈣電路’追縱並保持所追_的該輸入信 該追蹤與保持電路之該輸出信號成4-數 1333335 P62950049TW 22487twf.doc/n 數位碼有關於該數位輸出信號之最高有 與暫存單元，储存該第一數位碼與一第二=碼且 數位碼有關於該數位輸出信號之最低有效 — 與暫存單元將該第一數位碼編媽成一第三數=二= 電壓產生器’產生該第—參考電壓給該粗類比對數^考 :第該生器根據該編碼與暫存單元所編 μ第—數位碼來產生一第二參考電壓；以及一 法來轉換該追縦與保持電路之該如 此類比對數位轉換系統更包括：一時 於控制該追蹤與保持電路、該粗類比凡’用 碼與暫存單元、該參考電壓產生哭以及 ，裔、該編 對數位轉換器。w *生a及該連續近似式類比 當該類比對數位轉換系統之輸入俨 :二該連續近似式類比對數位轉換括二 補數產生ϋ，產生該第四數料之 一2的 取樣/保持魏的触對舰_ ^ —具備 路之該輸出信號、該第二參考電壓蹤與保持電 出-第-類比電壓;一第；數位碼’轉換 根據該追蹤與保持電路之該輸出信麥::頰:轉換器， 該第四數位碼之該2的補數，轉換二壓:

< S 9 1333335 P62950049TW 224871wf. doc/n 及一比較器 按·弟-與第二具備取樣/保持 對類比轉換器戶輪出之該第—類比電壓與第位 以產生-輸出#號至該連續近似式暫存器與該 =器，該比較n之該輸出信號用於更新該第二數位 f四數，與該第四數位碼之該2的補數。該比較器：； * ij置放大H ’接收該第—與第二具備取樣/保= =數位對類比轉換器所輸出之該第 電塵；以及一閃鎖單元，接收該前置放 該比較H找細錢。 ⑽出以產生 當該類比對數位轉換系統之該輸人信號為全差 連續近似式類比對數位轉換器包括：-連續 -；：谜：态，：於輸出該第二數位碼與一第四數位碼； 一I朽#4·.,產生器，產生該第四數位碼之2的補數；一第 碼，鐘搞f員比，換器，根據該第二參考電塵與該第四位 #攄㈣-Γ第—類比麵；—第二數位對類比轉換器， 苐一參考電壓與該第四數位碼之該2的補數，轉換 比電壓；以及一比較器，比較該第一類比電壓 保持電路之該輪出信號，以及比較該第二類比 號縱與保持電路之該輸出信號，以產生一輸出信 二二’近似式暫存11與該2的補數產生11，該比較器 信號用於更新該第二數位碼、該第四數位碼與該 大^位碼之該2的補數。該比較器包括：一第一前置放 接收該追蹤與保持電路之該輪出信號與該第一類比 电^爱，一Μ — ^ ^ 〇 一則置放大器’接收該追蹤與保持電路之該輸 P62950049TW 22487twf.d〇c/n 出信^與該第二類比電壓；—第—加法器，接收該第一與 第=則置放大$之輸出；—第二加法器’接收該第一與第 ，前置放大器之該輸出；以及i鎖單元，接收該第一與 第二加法器之輸出以產生該比較器之該輸出信號。/、 為讓本發明之上述特徵和優點能更明顯^，下文特 舉較佳實_ ’並配合騎圖式，作詳細說明如 【實施方式】 ^發明之數個貫施财’乃是以Tw〜step架構為基 ^用Subrange的技術，其中粗撕之架構為歸 AW：’而、細ADC則採用連續近似式ADc。故而，該 施例具有高速取樣頻率以及低功率消耗的優點。一 該些實施例_二進制連續近似轉換演算法。但該些 ^ ^應用的二進制連續近似轉換演算法不同於傳統二 進制連續近似轉換演算法。 ^其顯示傳統二進制連續近似轉換演算法 ^•^_所應用的二進制連續近似演算法之示意圖。 =此假設進行四位元的資料轉換，且採用同步時序控制方 如圖2所示 ，.⑽―㈣運料似演算法需要4健 采元成4位元(MSB、MSB•卜職_2與咖)的資 分佈=^於最_㈣轉換情況，其有M於電荷重新 演曾^之/，在本發明實施例所應用的二進制連續近似 、外法中’4位元的資料轉換分別由粗ADC執行最高有效 1333335 P62950049TW 22487twf.doc/n 位元組(MSBs)的資料轉換，而細ADC則執行最低有效位 元組（即MSB-2與LSB)的資料轉換。由於粗ADC採用快 閃式ADC架構，其具有很高速的資料轉換速度，故決定 出MSBs所需的時間ΛΤΟ可以小於2*ΛΤ1。由於細ADC 只負責LSBs的轉換且又採用次範圍技術，所以電荷重新 分佈時間將減少四倍’即。如此，整體資料 轉換速度可獲得顯著提昇。 '

[第一實施例] 請參考圖3,其顯示根據本發明第一實施例的ADC系 統的電路方塊圖。如圖3所示，此ADC系統30包括：追 蹤與保持電路(Track and Hold，T/H)31，粗類比對數位轉 換器（Coarse ADC)32，編碼與暫存單元（dec〇ding and buffering unit)33，參考電壓產生器 34，sa_adc35，以及 時序控制單元36。 在追蹤模式時，追蹤與保持電路31會追蹤輸入信號。 在保持模式時，魏與鱗電路31會簡騎_的輸入 信號並傳送給後端的電路（即粗類比對數位轉換器U、 SA-ADC35以及參考電壓產生器34)。 … 粗類比對數位賴H 接收咖與簡電路31的輸 出信號’進行高位元的資料轉換以產生數位碼，並 =，碼MSBs傳給編碼與暫存單元33。數位碼廳 於鱗絲m __轉錢)之最高有效 粗類比對數位轉換器32所轉出的數㈣ 比如為格雷碼(Gray c〇de)。粗類比對數位轉換器％可利 1333335 P62950049TW 22487twf.doc/n 錄閃j ADC來實施，且其具有錯誤校 貫施例中’粗類輯數⑽鋪32__不特別限定， 只要能達到上述功能即可。

編碼與暫存單元33儲存MSBs與腦（其由 SA-ADC25所產生）。編碼與暫存單元33可將臓8(其為 Ιί碼)轉換成2臟（其為n之1碼(1咖㈤叻，並將 2 s傳送給參考電壓赵ϋ34，以使得參考霞產生哭 34用以產生參考電壓vb(VBrt、VBrb與vBcm)。n咖 的位元組等於MSBs與LSBs的位元數總和。當sa_adc 35得到最終的數位碼LSBs時，編碼與暫存單元33可根 據數位碼MSBs與數位碼LSBs來產生最終結果 dout[nres-i : 〇]。在此，數位碼MSBs與LSBs的位元數 未必要相同。

參考電壓產生器34會產生穩定的參考電壓源 VA(VART與VARB)給粗類比對數位轉換器32。參考電壓產 生器34會根據編碼與暫存單元33所傳來的數位碼(2MSBs) ，產生參考電壓VB給SA_ADC35。當輸入信號為全差動 仏號時，參考電壓產生器34甚至會偵測此追蹤與保持電路 31的輸出信號的共模電壓(C〇mmon Mode Voltage)，以確 保參考電壓的精確性。 SA-ADC 35接收追蹤與保持電路31的輸出信號，利 用連續近似(SA)演算法來進行低位元的資料轉換以產生 LSBs，並將LSBs傳給編碼與暫存單元33。 請再次參考圖2。粗ADC所轉出的MSBs有關於參考 1333335 P62950049TW 22487twf.doc/n 電愿VBRT與VBrb(供給SA-ADC)。這兩者間的關係比如 下表。 MSB (VBrt，vBrb) 11 (VArt，VI) 10 (VI > V2) 01 〒V2 ， V3) 00 (V3，VArb) 此外，較好是，不論MSBs的值為何，仰灯與VBrb 間的差值為固定。

4序控制單元36產生控制信號，以讓單元能 夠進行正確的運作。時序控制單幻6可關步或非同步的 時序控制方式來控制單元31〜35<)時序控制單元％接收由 外部所傳來的取樣錢及/或時脈錢。制是，當以同步 制單元31〜35時’則需要外部時脈信號。當以非同

控制早①31〜35時，則不需要外部時脈信號。時序 控制早元36亦負責與外部介面的溝通。 底下將說明圖3之操作原王里。在此假設圖3之ADc 之=度為4位元，而錢SBs與咖皆為2位元 一起參考圖2與圖3。 卜ί 内，粗類比對數位轉換器32會轉換出MSBs， =又j (η。故而’參考電壓產生器34會依據廳出而 ^的參考電壓VB給SA_ADC 35。接著，在第一個 △T2内，SA_ADC 35會轉換出二弧的較高位元。在第二 14 1333335 P62950049TW 22487twf.doc/n

個ΛΤ2内，SA-ADC35會轉換出LSBs的較低位元。最後， 編碼與暫存單元33會將MSBs與LSBs結合成D0UT。至 此，完成ADC的轉換操作。 [第二實施例]

請參考圖4’其顯示根據本發明第二實施例的ADC系 統的電路方塊圖。如圖4所示，此ADC系統40包括：追 蹤與保持電路41，粗類比對數位轉換器42，編碼與暫存單 元43 ’參考電壓產生器44, SA-ADC 45，以及時序控制單 元46。時序控制單元46可以非同步方式控制該些單元 41〜45及其内部子電路，故時序控制單元恥可以不需要外 部時脈信號。圖4適用於當輸入信號為全差動輸入信號時。 SA-ADC 45包括：2的補數產生器451，具有取樣保 持功能的數位對類比轉換器（DAC)452與453，比較器 454 ’以及連續近似暫存器（SAR)457。比較器454包括： 刚置放大器455與閂鎖單元456。比較器454同時具有偏 差調校功能。

在數位碼 Code_I 與 C〇deJI(C〇de一II 為 Code—I 的 2 的補數)的控制下，DAC 452與453會根據T/Η電路41的 輸出㈣以及參考電壓VBrb、VBrt，而轉換出類比電壓 信號Vp與Vn。至於dAC 452與453如何進行轉換可泉 底下圖式與描述。 ^ _前置放大器45 5放大類比電壓信號Vp與v n。閂 元45=閃鎖㈡置放大器455的輸出信號成數位輸出信號。 閃鎖單元456的數位輸出信號會輸入至連續近似暫存°哭

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P62950049TW 22487twf.doc/n 457 /、2的補數產生器451，以在進行位元循環eyeing) 時更新數位碼C〇de_I與Codejl。 連績近似暫存器457的架構在此不需特別限定之。比 如其可為移位暫存器與邏輯電路的組合。 明參考圖5’其顯示圖4之參考電壓產生器44的一部 份，其用於追尋T/H電路41的輸出信號的共模電壓 VCM—TH。參考電壓產生器44的—部份包括：電阻R51 與R52 ’放大器51，電流源52與53，以及電阻串54。電 阻串54包括複數個串聯的電阻R。 如圖5所不，電阻R51與R52可用於從τ/Η電路41 的輸出L號取出其共模電壓VCMJTH。共模電壓VCM TH 輸^至放大器51 ’放大器51的另一端則連接至另一共模 電壓VACM。放大器51的輸出信號可用於控制電流源52。 透過元件51〜54所建立的負回授機制，將使得共模電壓 VACM追尋共模電壓VCM_TH。 請參考圖6,其顯示數位對類比轉換器452(具取樣/ 保持功能)的示意圖。數位對類比轉換器453的架構相同於 數位對類比轉換器452’差別僅在於b〇〜b2的控制碼不同。 如圖6所示，數位對類比轉換器452包括：開關 61〜65，以及電容66〜69。本實施例中，電容66〜69的電容 比值為1 : 1 : 2 : 4。 當處於重設模式時，開關61會導通，而且開關62〜65 會連接至共模電壓VBCM。 當處於取樣階段時，開關61會導通，開關62〜65會 16 P62950049TW 22487twf.doc/n 切換至VO—TH，VO_TH為T/H電路41的輸出電壓。 當處於保持階段時，開關61會不通，開關62切換至 VBrb。開關63〜65會分別根據位元b〇、bl與b2而決定要 切換至VBrb或VBRT。比如，當位元bO為〇時，開關63 會切換至VBrb;反之則切換至VBrt。位元b〇〜b2為LSBs。 電壓Vp可表示如下：

Vp=VBcM-V〇_TH+AV_MSBs*(l/2*b2+l/4*bHl/8*bO)+VBRB (1) 在上式（1)中’ △ V_MSBs代表VBrt與VBrb的差值。 請參考圖7，其顯示圖4的架構在決定LSBs時的一 個例子。根據連續近似演算法，c〇de_I與Code_II的預設 值皆為100。 在T1期間，會決定出位元b2。在此假設所決定出的 位70 b2為0。所決定出的位元b2會分別存至SAR 457以 及2的補數產生器4W，以更新CodeJ[與Code_II，使其 分別變成010與11〇。 在T2期間，會決定出位元bl。在T3期間，會決定 出位元b0。同樣地，所決定出的位元bl與bO會更新Code_I 與Code一II ’如圖7所示。在T3之後，即可決定出LSBs 的最終值。 圖4之架構比如可適用於超寬頻(ultra_wide Band; UWB)無線通訊。 [第三實施例] 請參考圖8,其顯示根據本發明第三實施例的ADC系 1333335 P62950049TW 22487twf.doc/n 統的電路方塊圖。如圖8所示，此ADC系統80包括：追 蹤與保持電路81，粗ADC 82，編碼與暫存單元83，參考 電壓產生器84 ’ SA-ADC 85，以及時序控制單元86。時序 控制單元86可以同步方式控制該些單元81〜85及其内部 子電路，故時序控制單元86需要外部時脈信號盥^ 號。單元81，82,83,84與86相同或相類似於；^= 例的元件，故於此不再重述。

SA-ADC85包括：2的補數產生器851，DAC(不具取 樣/保持功能)852與853 ’比較器854，與連續近似暫^器 857。比較器854包括：前置放大器855&與855b，加法器 856a與856b，以及問鎖單元⑽。比較器㈣同時具有偏 差調校功能。SA-ADC 85的内部元件的連接關係可參考圖 8而得’於此不再重述。 請參考圖9,其顯示數位對類比轉換器852 #示 =對類比轉換器853的架構類似或相同於數位對^匕轉 換益852。

如圖9所tf，數位對類比轉換n 852包括：開關 以及電谷95〜97。本實施例中，電容95〜97的電容 比值為1 : 2 : 4。 當處於重設模式時，開關91會導通，而且開關％〜94 會連接至共模電壓VBCM。 當進行資料轉換時，開關91會斷路 94會根各據位元bG:bl與b2而歧要切換至I或νΒ; 田位70 b0為〇時，開關83會切換至VBrb ;反之則 18 1333335 P62950049TW 22487twf.doc/n 切換至VBRT。位元bo〜b2為LSBs 〇 由圖9的架構可看出’電壓Vp可表示如下：

Vp=AV_MSBs*(l/2*b2+l/4*bl+l/8*bO)+VBRB (2) 在上述實施例中，可獲得降低ADC電路消耗功率以

及提昇資料轉換速度等兩項特點。其原因在於，以傳統雙 階式ADC架構為例，粗ADC比較器的需求量為pMSBq); 而細ADC比較器的需求量為(2Lsbm)。但在本實施例中， ADC内部比較器需求量僅為2MSBs，故而達到降低電路複 雜度與功率消耗的目的。此外，由於比較器的需求量減少， 故追蹤與働電_負載電容量可被減少。且Subi>anging 的技術使得SA_ADC内部的DAC的解析度降低，故縮短 電荷重新分佈時間，進而提昇ADC資料轉換速度。 承如上述，由於輸入等效電容值的降低，故^可採用 容易達成佈輕配且料度健㈣荷尺度式⑽ Scaling)DAC架構(如圖6與圖9)。

=所述’可知本實關可達到中高速取樣頻率、低 ，率祕以及降低電路複雜度，以相 與面積有效使用率。 乃衣忭民手 限定;佳實施例揭露如上，^其並非用以 限疋本發月’任何所屬技術領域 脫離本發明之精神a 4心知識者在不 因此太發圍内’當可作些許之更動與潤飾， 為準。χ …㈣當減社冑請專利棚所界定者 【圖式簡單說明】

< S 19 1333335 P62950049TW 22487twf.doc/n 圖1顯示美國專利US5247301的代表圖。 圖2顯示傳統二進制連續近似轉換演算法與新型二進 制連續近似演算法之示意圖。 圖3顯示根據本發明第一實施例的ADC系統的電路 方塊圖。 圖4顯示根據本發明第二實施例的ADC系統的電路 方塊圖。

圖5顯示圖4之參考電壓產生器如何追尋追尋T/H電 路的輪出信號的共模電壓。 圖6顯示圖4之數位對類比轉換器（具取樣/保持功能） 的示意圖。 圖7顯示圖4的架構在決定LSBs時的一個例子。 圖8顯示根據本發明第三實施例的系統的電路 方塊圖。 ’ 圖9顯示圖8之數位對類比轉換器（不具取樣/保持 能）的示意圖。

【主要元件符號說明】 1 :高位元比較器組 2 :高位元取樣/保持電路組 3·向位元編碼器 4:低位元比較器組 5 :低位元取樣/保持電路組 6:低位元編碼器 7:參考電壓產生器 20 1333335 P62950049TW 22487twf.doc/n 8:控制信號產生器 9 :缓衝器 Sm :類比開關 1- 1〜Ι-m :比較器 2- 1〜2-m :取樣/保持電路 S2、S21 :開關

Ci :電容 4- 1〜4-n :比較器 5- l~5-n :取樣/保持電路 S5、S51 :開關 30 : ADC系統 31 :追蹤與保持電路 32 :粗類比對數位轉換器 33 :編碼與暫存單元 34 :參考電壓產生器 35 :連續近似類比對數位轉換器（SA-ADC) 36 :時序控制單元 40 : ADC系統 41 :追蹤與保持電路 42 :粗類比對數位轉換器 43 :編碼與暫存單元 44 :參考電壓產生器 45 :連續近似類比對數位轉換器（SA-ADC) 46 :時序控制單元 21 1333335 P62950049TW 22487twf.doc/n 451 : 2的補數產生器 452、453 :具取樣與保持功能的數位對類比轉換器 454 :比較器 455 :前置放大器 456 :閂鎖單元 457 :連續近似暫存器（SAR) R51-R52 :電阻 51 :放大器 52與53 :電流源 54 :電阻串 61〜65 :開關 66〜69 :電容 80 : ADC系統 81 :追蹤與保持電路

82 :粗 ADC 8 3 .編碼與暫存早兀 84 :參考電壓產生器 85 :連續近似類比對數位轉換器（SA-ADC) 86 :時序控制單元 851 : 2的補數產生器 852與853 :數位對類比轉換器(DAC) 854 :比較器 855a與855b :前置放大器 856a與856b :加法器 22 1333335 P62950049TW 22487twf.doc/n 857 :連續近似暫存器(SAR) 858 :閂鎖單元 91〜94 :開關 95〜97 :電容

Claims (1)

1333335 22487twf.doc/n P62950049TW 十、申請專利範圍·· ώ' t — ΐ類比對數位轉換系統’將一類比輸入信號轉換 成一數位輪出信號，_比對數位轉㈣統包括： :追_職電路，在追m賦時，科蹤與 該輸人錢，在簡模柄，料顧㈣電路保 持所追縱到的該輸入信號； 今追縱轉換11 ’雜—第—參考輕而轉換 ，追紙與保持電路之該輪出信號成—第—數位碼，該第一 數位碼有關於該數位輸出信號之最高有效位元組; 碼 -編碼與暫存單元，儲存該第—數位顺—第 =第二數位碼有關於該數位輸出信號之最低有效位元 碼 該編碼與暫存單元將該第一數位碼編碼成一第三數位 對數位屋ίί:’產生該第-參考電壓給該粗類比 凡所編”該第三數位碼來產生-第二參考電壓= 電路的該輪辑，根據該第電;收 ==:器利用連續近似演算法來轉換== 持電路之_幻讀成該第二數位碼。秘-保 統，=請專利範圍第1項所述之類比對數位轉換系 時序控制單元，用於控制該追 類比對數位轉換器、該編碼與暫存單元、該 < S) 24 P62950049TW 22487twf.d〇c/n 器乂及該連續近似式類比對數位轉換器。 场申請專利範圍第1項所述之類比對數位轉換系 中碼綱碼，嶋_比對= 換益為一快閃式類比對數位轉換器。 m位轉 統，==第1項，類比對數位轉換系 口;與號產生 統，其中該之類比對數位轉換系 統二第1項所述之類比對數位轉換系 比對數位;;二=為全差動信號時，該連續近似式類 四數ϋ續近似式暫存器，用於輸出該第二數位喝與一第 一^的補數產生ϋ，產生該第四數位碼之2的補數； 該追:叫力能的數位對類比轉換器’根據 輪:::壓該第二參考電壓與該第 該追縱寺:力能的數位對類比轉換器’根據 四螯’、、 〜輸出信號、該第二參考電壓盘該第 數位石馬之該2的補數，轉換出-第二類比電 比較器，接收該第一蛊坌- 位對頬Α轉換器所輪出之兮第第：:=’保持功能的數 -產生-輸_至該_=== c S) 25 1333335 P62950049TW 22487twf.doc/n 產生窃，該比較态之該輸出_ 該第四數位碼與該第四數位;:該2的補2第二數位碼、 圍第6項所述之類7對 統，其中該比較器包括： 、fc對數位轉換系 一削置放大态，接收該第一與第二夏 的數位對類比轉換器所輪出第一m取樣/保持功能 比電壓；以及 第觀電屬與該第二類 -閃鎖單元’接收該前置放All之 較器之該輸出信號。 w出以產生該比 8.如申請專利範圍第〗項所述之類 統’其中當該輸入信號為全差動信號時轉換系 比對數位轉換器包括： ^建、、只近似式類 四數=續近似式暫存器’用於輪出該第二數位碼與-第 二=補數產生器，產生該第四數㈣之2的 第一數位對類比轉換器，根據該第二表 ， 第四數位碼，轉換出一第一類比電壓；> 1與該 第二數位對類比轉換器，根據該第二參考電駐誃 一碼之該2的補數，轉換出—第二類比電壓；以^ 一比較器，比較該第-類比電壓與該 =輸出信號，以及比較該第二類比電壓與該追 t第，補數產生器，該比較器之該輸出信號用於更 弟一數位碼、該第四數位碼與該第四數位碼之該2的 26 P62950049TW 22487twf.doc/n 補數。 9. 如申吻專利範圍第8項所述之類比對數位轉換系 統，其中該比較器包括： 、” 一第一前置放大器，接收該追蹤與保持電路之該輸出 信號與該第一類比電壓； 一第二前置放大器，接收該追蹤與保持電路之該輸出 信號與該第二類比電壓； 一第一加法器，接收該第一與第二前置放大器之輸 出； 一第二加法器，接收該第一與第二前置放大器之該輸 出；以及 一閃鎖單元，接收該第一與第二加法器之輸出以產生 該比較器之該輸出信號。 10. 種類比對數位轉換系統，將一差動類比輸入信號 轉換數倾丨錢，細比對數⑽換系統包括： 追縱與保持電路’追蹤並保持所追蹤到的該輸入信 號； 二、了粗類比對數位轉換器，根據一第一參考電壓而轉換 -亥追縱與保持電路之該輪出信號成一第—數位碼，該第一 數位=有關於該數位輸出信號之最高有效位元組； 石馬與暫存單元，儲存該第一數位碼與一第二數位 碼二一數位碼有關於該數位輸出信號之最低有效位元 ’、且…㈣與暫存單元將該第-數位碼編碼成-第三數位 碼； 27 P62950049TW 22487twf.doc/n 對數位轉雷=該第"'參考電壓給該粗類比 產生一第二:考：考=產生器更根據該第三數位碼來 壓八比對數位轉換器，根據該第二參考電 算法= = = = =:用連續~ 喝，言晚續近似式類比對數位轉換成料—數位 四触^續近似式暫存器，用於輸出該第二數位碼與一第 生器，產生該第四數位碼之2的補數; :縱與保持電路= 四触碼，轉換出-第―類比電壓；肩[與該第 該追跡根據 第 換器之保輪對類比轉 2的補數h 3 4 該賴近似式暫存器與該 數位碼、該第:數更新該第二 11.如Μ專弟數位碼之該2的補數。 統，其中該比健=第1G項所狀舰龍位轉換系 比轉收該第一與第二取樣/保持數位對類 所輪出之該第一類比電塵與該第二類比電愿；以 28 1333335 P62950049TW 22487twf.d〇c/n 及 之一輪出以產生該比 一閃鎖單元’接收該前置放大器 較器之該輸出信號。 10項所述之類比對數位轉換系 12.如申請專利範圍第 統，更包括： 一時序控制單元，用於控制該追蹤與保持電路、

，比對數_鋪、該闕與暫存單S、鱗考電壓產生 器以及該連續近似式類比對數位轉換器。 矣I3·如申請專利範圍第1〇項所述之類比對數位轉換系 〔、中/第數位瑪為格雷碼，以及該粗類比對數位^ 換器為一快閃式類比對數位轉換器。 έ Μ·如申請專利範圍第10項所述之類比對數位轉換系 ί； ’其中該參考電壓產生ii更追尋該追蹤與保持電路的該 輸出信號的共模電壓。 15.如申請專利範圍第13項所述之類比對數位轉換系 、、先，其中該第三數位碼為η之1碼。

16 · 一種類比對數位轉換系統，將一差動類比輸入信號 換成數位輸出信號，該類比對數位轉換系統包括： 一追縱與保持電路，追蹤並保持所追蹤到的該輸入 號； ° =、了粗類比對數位轉換器，根據一第一參考電壓而轉換 =追蹤與保持電路之該輸出信號成一第一數位碼，該第一 位碼有關於該數位輸出信號之最高有效位元組； 一編碼與暫存單元，儲存該第一數位碼與一第二數位 29 1333335 P62950049TW 22487twf.d〇c/n 碼，該第二數位碼有關於該數位輪出信號之 組’該編瑪與暫存單元將該第一數位碼，低有效位元 碼； 馬成一第三數位 一參考麵產生器，產生該第—參考 對數位轉換器，該參考電厪產生器更根據紗該粗類比 產生一第二參考電壓；以及 X弟二數位碼來 一賴独轴輯齡轉鮮 ^該連續近似式類比對數位轉換器利用i^二參考電 =該追蹤與保持電路之該輸出信號成“4广异法 該連續近似_比對數位轉糾包括：第-數饭碼’ 四數=續近似式暫存器’用於輸出該第二數位石馬與-第 二^的補數產生器，產生該第四數位碼之 篦赵—數位軸轉換11，根獅第二參考電芦盥今 第讀位碼，轉換出—第—類比電壓； >考電昼與邊 第四換;’根據該第二參考姆 一比較iTL 出—第二類比電壓；以及 之該輸出伸，’ 一類比電壓與該追縱與保持電路 電路之該輪^Γ 二齡輕_物與保持 存器與該=產:f生一輸出信號至該連續近似式暫 =數位碼、該第四數位碼與該第四數位碼之= 17'如申請專利範圍第16項所述之類比對數位轉換系 < S 30 P62950049TW 22487twf.doc/n 統，其中該比較器包括： 一第一前置放大器，接收該追蹤與保持電路之該榦 信號與該第一類比電壓； ^ 一第二前置放大器，接收該追蹤與保持電路之該 信號與該第二類比電壓； Μ 出 一第一加法器，接收該第一與第二前置放大器之輸 -第二加法器’接收該第-與第二前置放大器 出；以及 询 鎖單元，接收該第-與第二加法器之輸出以 該比杈器之S亥輸出信號。一比較器，接收該第一 位對類比轉換器之輸出以產生該第二數位碼。 統，括申請專利範圍第Μ項所述之類比對數位轉換系 路、產生一控制信號至該追縱與保持電 *產生态、該粗類比對數位轉換器、該連續 近似式類崎數位轉鋪以及該編瑪與暫存單元。" 專利範圍第16項所述之類比對數位轉換系 1 一數位碼為格雷碼’ ·該粗類比對數位轉換哭 為數位轉換器；該第三數位碼為 輸出信號料模電^ 85更“該魏與保持電路的該 S 31