TWI327768B - Interconnecting substrates for microelectronic dies, methods for forming vias in such substrates, and methods for packaging microelectronic devices - Google Patents

Interconnecting substrates for microelectronic dies, methods for forming vias in such substrates, and methods for packaging microelectronic devices Download PDF

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TWI327768B
TWI327768B TW095131510A TW95131510A TWI327768B TW I327768 B TWI327768 B TW I327768B TW 095131510 A TW095131510 A TW 095131510A TW 95131510 A TW95131510 A TW 95131510A TW I327768 B TWI327768 B TW I327768B
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trace
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TW095131510A
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Chin Hui Chong
Choon Kuan Lee
David J Corisis
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Micron Technology Inc
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Description

1327768 九、發明說明： 【發明所屬之技術領域】 以下揭示一般而言係關於微電子晶粒之互連基板，且更 特定言之係關於用於將微電子晶粒糕接至在兩側具有導電 跡線之互連基板之方法。 【先前技術】 習知晶粒級已封裝微電子装署；g卷— 丁哀置通常包括一微電子晶粒、 -附著至該晶粒之插入式基板或引線框架，及—圍繞該晶 粒之模製外殼。晶粒通常包括一麵接至複數個結合概塾之 積體電路。該等結合襯墊通常耦接至該插入式基板或引線 框架上之接點，且充當外部電接點，供給電壓、信號等經 由其傳輸至該積帛電路及自該積體電路向外傳輸。除接點 外，插入式基板亦可包括藉由支撐於一介電材料中的導電 跡線麵接至接點之谭球墊。焊球可一對一對應附著至焊球 墊以界定一，，球狀晶格陣列"。與使用引線框架之習知封裝 相比’具有球狀晶格陣列之已封裝微電子裝置一般係具有 較低輪廓及較高接腳數之較高級封裝。 一用於製造一具有一球狀晶格陣列之已封裝微電子裝置 之製程包括：（a)在一半導體晶圓上形成複數個晶粒，（…切 割該晶圓以使晶粒分離或單獨化，（c)將個別晶粒附著至一 插入式基板，（d)將在晶粒上之結合襯墊引線接合至該插入 式基板上之接點’及（e)使用適當的模塑料密封該等晶粒。 以前述方式製造之已封裝微電子裝置通常係用於行動電 話、傳呼機、個人數位助理、電腦及其他電子產物。隨著 113905.doc 1327768 該等產物之需求的增長，存在持續的驅動力來增強已封裝 微電子裝置之效能而同時減小此等裝置之印刷電路板之高 度及表面積或"佔據面積（footprint)"。然而，因為較高效能 通常需要更多積體電路及結合襯墊，故隨著效能增強，減 小微電子裝置之尺寸變得愈加困難，此外，增大電路密度 可導致在高速信號傳輸期間之雜訊。 圖1為一根據先前技術進行組態之已封裝微電子裝置1〇〇 之一不意性橫截面圖。已封裝微電子裝置1〇〇包括一晶粒 130 ’其以習知π晶片上板（b〇ar(j 〇n chip)"配置結合至一插 入式基板120。該插入式基板12〇包括一非導電材料薄片 123(例如BT樹脂、FR4等），其具有一第一側121、一相對第 一侧122及一通過其中延伸之槽125。導電跡線126(個別地 識別為一第一導電跡線126a及一第二導電跡線126b)形成 於非導電材料123之在槽125相對側上之第一側121上。導電 跡線126中之每一者在一接點127與一對應焊球墊128之間 延伸。焊球129可沈積於焊球墊128上以形成一球狀晶格陣 列之部分。 晶粒130包括一電輕接至一系列結合襯塾134(在圖1中僅 展示結合襯墊134中之一者）之積體電路丨32。該積體電路 132藉由自結合襯墊134延伸至接點127之個別引線接合136 電耦接至球狀晶格陣列。在引線接合丨3 6已附著後，可將晶 粒130及基板120之鄰近部分包裝於一適當塑模化合物14〇 中 〇 隨著已封裝微電子裝置1〇〇之速度增大及尺寸變得較 113905.doc /0¾ 非導電材料123之第一側121上之導電跡線變得非常擁 擠。該擁擠限制了將輸入與輸出導電跡線長度進行匹配以 減：Ms號傳輸問題之能力。此外，信號線緊鄰接地及電源 曰或接地及電源線可引起由已知為接地，電源突變之現象 導致之信號雜訊。 圖2為一在一基板22〇兩側具有導電跡線226之已封裝微 電子裝置200之-示意性橫截面圖。具體而言，基板22〇包 括-在-非導電材料223之—第—侧22ι上之第一導電跡線 226a及一在該非導電材料223之一第二側η]上之第二導電 跡線226b。一經電鍍通孔25〇之一部分通過非導電材料Μ〗 延伸以將第二導電跡線226b電耦接至一在第一側Μ1上之 接點227。 雖然將第二導電跡線226b移動至基板22〇之第二側M2確 σ咸】在第側221上之導電跡線數，但經電鑛通孔25 〇仍 增加第-側221上之擁擠且可引起導電跡線佈線約束。此組 態之另-缺點為：當第二導電跡線226b係用於電源或接地 目的時’經電鍍通孔250增大電感迴路之長冑。增大電感迴 路之長度可引起在信號傳輸期間之額外雜訊。 【發明内容】 A.概述 以下揭示描述已封裝微電子裝置、已封裝微電子裝置之 互連基板及於互連基板中形成通孔之方法之若干實施例。 本發明之一態樣係針對一製造用於附著至—微電子裝置之 一基板之方法》該方法包括在一非導電材料之一第一側上 H3905.doc 1327768 形成一導電跡線，及形成一通過該非導電材料之一第二側 至該導電跡線之孔。該孔經形成以使得該導電跡線之至少 一部分在該非導電材料之第一側上覆蓋該孔。該方法可進 一步包括形成一橫跨該孔之至少一部分之該非導電材料之 • 邊緣。在一實施例中，形成非導電材料之一邊緣可包括移 . 除非導電材料之一片段以形成一通過該非導電材料之槽。 本發明另-態樣係針营卜製造具有—晶粒之一微電子裝 置之方法’該晶粒具有電麵接至-積體電路之複數個端 子。該方法包括將該晶粒附著至一基板，該基板具有一在 一非導電材料之一第一側上之第一㈣跡線及一在該非導 電材料之-第二侧上之第二導電跡線。該方法進一步包括 將該晶粒上之一第一端子電耦接至該非導電材料之第一側 上之該第一導電跡線，及將該晶粒上之一第二端子電耦接 至該非導電材料之第二側上之該第二導電跡線。在一實施 例令，將言亥第一料電麵接至該第一 $電跡線可包括將— • 帛一引線接合自第一端子附著至第-導電跡線。類似地， 將該第二端子電耦接至該第二導電跡線可包括將一第二弓丨 線接合自第一端子附著至第二導電跡線。 本發明又一態樣係針對一用於附著至一微電子裝置之基 板。該基板包括一非導電材料薄片，其具有一在_第一侧 上之第一導電跡線及一在一與該第一側相對之第二側上之 第二導電跡線。該第一導電跡線具有一背離非導電材料之 第一表面及一面向非導電村料之第二表面。類似地，該第 二導電跡線具有一背離非導電材料之第三表面及一面向非 H3905.doc -9- 導電材料之第四表面。該基板進-步包括-在第-導電跡 線之該第-表面上之第一電接觸區域及一在第二導電跡線 之該第四表面上之第二電接觸區域。在一實施例中，第一 . ㈣區域可包括—具有暴露金屬電錢之第-區域，其適於 附著至一第一引線接合；且第二接觸區域可包括一具有暴 露金屬電鍍之第二區域，其適於附著至一第二引線接合。 下文中參看圖3A至圖6描述，發明之若干實施例之具體 Φ 、、田節以提供對此等實施例之全面瞭解。在以下描述中並不 闡述描述通常與微電子裝置及微電子裝置安裝基板相關聯 之熟知結構的其他細節，以避免不必要地使各個實施例之 描述難以理解。然而，一般熟習此項技術者將瞭解s本發 明可具有其他具有額外元件或不具有在下文中參看圖3八至 圖6所展示或描述之元件之若干者的實施例。 【實施方式】 B.用於製造微電子晶粒之互連基板之方法的實施例 籲 圖3 A至圖3F為說明在一根據本發明之一實施例之製造一 互連基板320("基板320")之方法中的各個階段的一系列示 意圖。更具體而言’圖3A、圖3B、圖3D及圖3F係示意性俯 視圖’而圖3C及圖3E係示意性橫截面圖。首先參看圖3A， 基板320包括一具有一第—側321及一相對第二側322之非 導電材料薄片323(例如BT樹脂、FR4等p在所說明實施例 中’第一複數個導電線或導電跡線326(例如銅線；個別地 識別為第一導電跡線326a、第二導電跡線326b及第三導電 113905.doc •10- 1327768 跡線326c)使用在此項技術中已知之適當的電鍍、圖案化及 姓刻方法形成於第一側321上。第二複數個導電跡線326(個 別地識別為第四導電跡線326d、第五導電跡線326e及第六 導電跡線326 f)以類似方式形成於第二側322上。在所說明實 施例中，該第二複數個導電跡線326d至326f之部分經定位 與該第一複數個導電跡線326a至326c之相應部分垂直對 準。以此方式對準導電跡線326可促進用於形成下文中參看 圖3B及圖3C詳細描述之通孔的鑽孔器、雷射或其他穿孔裝 置之對準。然而’在其他實施例中，在第二側322上之導電 跡線326d至326f可獨立於在第一侧321上之導電跡線326a 至326c進行定位。 如下文中更詳細描述，在一實施例中，第一複數個導電 跡線326a至326c可用於信號傳輸且第二複數個導電跡線 326d至326f可用於接地及/或輸電。以此方式將接地/電源線 與信號線分開可有利地減小由接地/電源突變及電感迴路 效應引起之信號雜訊。在形成後，可使用一介電層342(例 如焊料遮罩）覆蓋非導電材料323之兩側以保護導電跡線 326。然而’可移除區域Μ#中之介電層342以易化後續製程 步驟。 接著參看圖3B’複數個孔或通孔3 60(個別地識別為第一 通孔360a、第二通孔360b及第三通孔360c)係形成於基板 320中，使得其自非導電材料323之第一側321延伸至非導電 材料323之第二側322上之導電跡線326d至326f。如圖3(：所 示，第一通孔360a經由非導電材料323延伸，但停止於在第 113905.doc 1327768 二側322上之第四導電跡線326d。在圖3B及圖3C中所說明 之通孔360可藉由在此項技術中已知之任何適當方法形 成’包括（例如）鑽孔、钱刻、雷射穿孔等。 接著參看圖3D’通孔360中之每一者在形成之後可以栓塞 材料362至少部分填充。在此實施例中，在此項技術中已知 之夕種材料可用為栓塞材料3 62，包括（例如）在隨後製程步 驟期間可用於6a時填充及/或穩定化通孔360之環氧樹脂、 焊料遮罩材料及/或其他適當材料》在已堵塞通孔36〇之 後，使用在此項技術中已知之包括佈線、打孔、切割等之 任何適當方法而形成通過非導電材料323之槽37〇。槽37〇自 一第一邊緣部分371延伸至一第二邊緣部分372。該第一邊 緣部分371經定位而使其橫跨第一通孔36〇a及第三通孔 360c之至少一部分。類似地，該第二邊緣部分372經定位而 使其橫跨第二通孔360b之至少一部分。 圖3E為沿圖3D中之線3E-3E而取之放大橫戴面圖，且展 不在基板320中已形成槽370後如何藉由通孔360之剩餘部 分承载栓塞材料362 ^在已形成槽370後，可藉由在此項技 術中已知之蝕刻、雷射切除、鑽孔或其他適當方法自通孔 3 60中之每一者移除栓塞材料3 62<)自每一通孔36〇移除栓塞 材料362沿槽370之分別邊緣形成一對應凹壁，如圖邛所 示，導電跡線326d至326f中之每一者的一部分在該凹壁中 得以暴露。接著’在導電跡線326a至326c上之接觸區域327a 至327c(例如，引線接合附著區域）及在導電跡線326d至326f 上之接觸區域327d至327f可經製備用於隨後封裝步驟中之 113905.doc 12 1327768 引線接合附著。在導電跡線326包括銅之彼等實施例中，製 備接觸區域327可包括使用在此項技術申已知之適當方法 而以鎳（Ni)且接著以金（Au)電鍍指定區域。在其他實施例 中’可使用其他方法及/或材料以易化至導電跡線326之引 線接合附著。 C.已封裝微電子裝置之實施例 圖4為一根據本發明之一實施例進行組態之已封裝微電 • 子裝置400之示意性橫截面圖。在所說明實施例中，已封裝 微電子裝置400(例如，一記憶體模組、處理裝置等）包括附 著至如上參看附圖3A至圖31?之描述而製造之一基板320之 一晶粒43〇。為易於參考，在圖4中所示之基板320之截面圖 係/〇圖3F中之線4_4而取之截面圖。如圖4所示，第三導電 跡線326c具有一背離非導電材料323之第一表面46u及一 面向非導電材料323之第二表面4 62 a。第三接觸區域327c形 成於第二導電跡線326c之該第一表面461&上。第六導電跡 • 線32紆具有一背離非導電材料323之第一表面461b及一面 向非導電材料323之第二表面462b。第六接觸區域327 f形成 於第六導電跡線326f之該第二表面462b上。 在此實施例之另一態樣中，微電子晶粒43〇係包括一電耦 接至—系列端子434(例如結合襯墊）之積體電路432之一記 憶體裝置、一處理器或其他類型之組件。（由於該圖之透 視，在圖4中僅展示端子434中之一者。）端子434中之每一 者可藉由一對應引線接合436電耦接至導電跡線326中之一 者。舉例而言，端子434之第一者可藉由自該端子延伸至第 113905.doc -13- 1327768 六接觸區域327f之一第一引線接合43 6a電耦接至第六導電 跡線326f»類似地’端子434之一第二者可藉由自該端子延 伸至第二接觸區域327c之一第二引線接合436b電耗接至第 三導電跡線326c。其他導電跡線（例如導電跡線326a、 326b、326d及326e)可以類似方式以額外引線接合附著至個 別端子434。在已將所有端子434電耦接至對應導電跡線326 後，微電子晶粒430及基板320之圍繞引線接合436之部分可 包裝於一適當塑模化合物440内。 圖4中所說明之實施例之一特徵為：在非導電材料323之 第一側321上之導電跡線326a至326c可用於信號傳輸，而在 第一侧322上之導電跡線326d至326f可用於電源及/或接地 連接。以則述方式分開導電跡線層可減少在信號傳輸期間 出現之雜訊及/或其他問題。此外，將電源及/或接地電路置 放於非導電材料323之第二側322上可減小電感迴路，進而 減小由接地/電源突變引起之雜訊之電位。 D.互連基板及已封裝微電子裝置之其他實施例 圖5為一根據本發明另一實施例進行組態之互連基板52〇 之示意性俯視圖。基板520之多個特徵一般至少在結構及功 月b上類似於如上參看圖3A至圖3F所述之互連基板3 20之對 應特徵。舉例而言’基板52〇包括在一非導電材料薄片523 之第一側521上形成之一第一導電跡線526a及一第二導電 跡線526b ’及在該非導電材料薄片523之一第二側522上形 成之一第二導電跡線526c及一第四導電跡線526d。然而， 在此特定實施例中，該第一導電跡線52以及該第二導電跡 II3905.doc • 14· 1327768 線526b係分別與該第三導電跡線咖及第四導電跡線咖 至少大約對準。導電跡線526 t之每—者包括—對應接觸區 域527(例如引線接合附著區域）。如上文之解釋，在導電跡 線526包括銅之彼等實施例中，該等接觸區域μ?可包括鎳 (Ni)電鍍，隨後金（Au)電鍍。在其他實施例中，可使用其他 方法及/或材料易化至導電跡線526之引線接合附著。
圖6為-根據本發明又一實施例進行組態之已封裝微電 子裝置600之示意性橫截面圖。在所說明實施例中，已封裝 微電子裝置600包括一附著至圖5之互連基板52〇之晶粒 630。在圖6中展示之基板52〇之截面圖係沿圖5中之線6·6而 取。在此實施例之一態樣中，微電子晶粒63〇係包括一電耦 接至一系列端子634(例如結合襯墊）之積體電路632之一記 憶體裝置、處理器、影像器或其他類型組件。（因為該圖之 透視，在圖6中僅展示端子634中之一者。）端子634中之每 一者可藉由一對應引線接合636電耦接至導電跡線526中之 一者。舉例而言，端子634之第一者可藉由自該端子延伸至 第一接觸區域527a之一第一引線接合636&電耦接至第一導 電跡線526a。類似地，端子634之一第二者可藉由自該端子 延伸至第二接觸區域527b之一第二引線接合6361?電耦接至 第一導電跡線526b。其他導電跡線（例如導電跡線52心、 526d)可以類似方式以額外引線接合附著至個別端子634。 在其他實施例中，在第一表面521上之導電跡線526a及/或 導電跡線526b中之一者或兩者可藉由對應通孔（未圖示）分 別電耗接至在第二表面522上之導電跡線526c及/或526d中 113905.doc •15· 1327768 之一者或兩者。在端子634中之每一者已電耦接至一對應導 電跡線526後，微電子晶粒630及基板52〇之圍繞引線接合 636之部分可包裝於一適當塑模化合物64〇内。 自前文所述應瞭解，在本文中已為說明之目的而描述本 發明之特定實施例，但可在不偏離本發明之精神及範疇之 情況下進行各種修改。因此，本發明僅受附加申請專利範 圍之限制。
【圖式簡單說明】 圖1為一根據先前技術進行組態之已封裝微電子裝置之 示意性橫截面圖。 圖2為根據先前技術進行組態之另一已封裝微電子裝置 之示意性橫截面圖。 圖3A至圖3F為說明在根據本發明之一實施例之製造一用 於被電子晶粒之互連基板的方法中的各個階段的一系列 不意圖。 圖4為一根據本發明之一實施例進行組態之已封裝微電 子裝置之示意性橫截面圖。 圖5為一根據本發明另一實施例進行組態之互連基板之 示意性俯視圖。 圖6為一根據本發明又一實施例進行組態之已封裝微電 子裝置之示意性橫截面圖。 【主要元件符號說明】 100 已封裝微電子裝置 120 插入式基板 113905.doc • 16 - 1327768
121 第一側 122 第二側 123 非導電材料 125 槽 126a 導電跡線 126b 導電跡線 127a 接點 127b 接點 128a 焊球墊 128b 焊球墊 129a 焊球 129b 焊球 130 晶粒 132 積體電路 134 結合襯墊 136a 引線接合 136b 引線接合 140 塑模化合物 200 已封裝微電子裝置 220 基板 221 第一側 222 第二側 223 非導電材料 226a 第一導電跡線 113905.doc •17- 1327768
226b 第二導電跡線 227 接點 250 經電鍍通孔 320 互連基板 321 第一側 322 第二側 323 非導電材料 326a 導電跡線 326b 導電跡線 326c 導電跡線 326d 導電跡線 326e 導電跡線 326f 導電跡線 327a 接觸區域 327b 接觸區域 327c 接觸區域 327d 接觸區域 327e 接觸區域 327f 接觸區域 342 介電層 344 區域 360a 第一通孔 360b 第二通孔 360c 第三通孔 -18 113905.doc 1327768
362 栓塞材料 370 槽 371 第一邊緣部分 372 第二邊緣部分 400 已封裝微電子裝 430 晶粒 432 積體電路 434 端子 436a 引線接合 436b 引線接合 440 塑模化合物 461a 第一表面 461b 第一表面 462a 第二表面 462b 第二表面 520 互連基板 521 第一側 522 第二側 523 非導電材料薄片 526a 導電跡線 526b 導電跡線 526c 導電跡線 526d 導電跡線 527a 接觸區域 113905.doc -19- 1327768 527b 接觸區域 527c 接觸區域 527d 接觸區域 600 已封裝微電子裝置 630 晶粒 632 積體電路 634 端子 636a 引線接合 636b 引線接合 636c 引線接合 636d 引線接合 640 塑模化合物 113905.doc -20-

Claims (1)

  1. 十、申請專利範園： 一種製造一 方法包含： 用於附著至 一微電子裝置之基板之方法 該 自該非導電材料 s玄非導電材料之孔 該孔；及 之該第二側至該導電跡線形成一通過 ’其中該導電跡線之至少一部分覆蓋 形成°亥非導電材料之—邊緣，其中該邊緣橫跨該孔之 至少一部分。 2.如請求m之方法，其中該導電跡線係—第一導電跡線， 且其中该方法進一步包含在該非導電材料之該第二側上 形成-第二導電跡線，其中形成一孔包括形成一通過該 第二導電跡線及該非導電材料之孔。 3·如明求項1之方法，其中形成該非導電材料之一邊緣包括 移除該非導電材料之一片段以形成一通過該非導電材料 之槽。 4.如明求項丨之方法，其中形成一孔包括形成一第一孔，其 七成 邊緣包括形成一第一邊緣，且其中該方法進一 步包含： 在該非導電材料之該第一側上形成一第二導電跡線； 自該非導電材料之該第二側至該第二導電跡線形成一 通過該非導電材料之第二孔；及 形成該非導電材料之一第二邊緣，其中該第二邊緣橫 113905.doc 跨該第二孔之至少一部分。 5·如請求項1之方法，其中形成一孔包括形成一第一孔，且 其中該方法進一步包含： 在該非導電材料之該第一側上形成一第二導電跡線；及 自該非導電材料之該第二侧至該第二導電跡線形成一 通過該非導電材料之第二孔，其中形成該非導電材料之 —邊緣包括藉由移除該非導電材料之一片段以形成一通 過該非導電材料之槽而形成—第一邊緣，該槽具有橫跨 s第孔之至少一部分的該第一邊緣及一橫跨該第二孔 之至少一部分的第二邊緣。 6.如凊求項1之方法，其中形成該非導電材料之一邊緣包括 形成一跨越該導電跡線之一部分而延伸之邊緣。 青求項1之方法，其進一步包含在該孔中形成一栓塞， 其中形成該非導電材料之一邊緣包括切穿該栓塞之一 分。 ° 8. 如請求項1之方法’其進一步包含： 在形成該非導電材料之一邊緣之前，在該孔中形成一 栓塞；及 在形成該非導電材料之該邊緣後，移除該栓塞。 9. 如-月求項1之方法，其進一步包含在該孔中形成一检塞， 其中：成該非導電材料之一邊緣包括移除該非導電材料 U’：形成一具有一通過該栓塞之至少-部分而 延伸的第一邊緣的槽。 U).如請求項1之方法，其中自 十电何科之該第二側形成 U3905.doc -2- 且停止於該第 —雷射來鑽取 —孔包括鑽取一通過該非導電材料而延伸 二導電跡線處之孔。 請求項1之方法，其中形成一孔包括使用 —盲孔。 12.二製含造:用於附著至_微電子衆置之基板之方法，該
    形成一非導電材料薄片 對第二側； 該薄片 具有一第一側及一相 ▲在該非導電材料薄片之該第一側上形成—導電跡線， 邊導電跡線具有-面向該非導電材料薄片之第—表面及 一背離該非導電材料薄片之第二表面；及 移除該非導電材料薄片之一片段以形成—在該第—側 中之第-開口及一在該第二側中之第二開口，其中在該 非導電材料薄片之該卜側中之該第—開口提供至該導 電跡線之該第一表面的一經暴露部分的入口。
    13. 14. 如請求項12之方法，其進—步包含在移除該非導電材料 薄片之該片段以形成㈣—及該第二開口之前，鑽取一 通過該非導電材料薄片之該第二側之孔以暴露該導電跡 線之該第一表面的該部分。 如請求項12之方法，其進一步包含在移除該非導電材料 薄片之該片段之前，鑽取一通過該非導電材料薄片之該 第一側之孔以暴露該導電跡線的該第一表面之該部分f 且其中移除該非導電村料薄片之該片段包括在該非導電 材料中鄰近於該孔而形成一槽。 113905.doc 1327768 15·如請求項12之方法，其中形成一導電跡線包括電錄該非 導電材料之一部分。 1 6·如請求項12之方法，其中形成一非導電材料薄片包括固 化一 BT樹脂薄片，且其中形成一導電跡線包括以鋼來電 錄該經固化BT樹脂之一部分。 17,如請求項12之方法，其中該導電跡線係一第一導電跡 線，且其中該方法進一步包含在該非導電材料薄片之該 第二側上形成一第二導電跡線，其中在該非導電材料薄 片之該第一側中的該第一開口提供至該第二導電跡線之 一經暴露部分的入口及至該第一導電跡線之該經暴露部 分的入口。 第一導電爾 18.如請求項12之方法，其中該導電跡線係 線’且其_該方法進一步包含： 在該非導電材料薄片之該第二側上形成一第二導電泡 線，该第二導電跡線具有一面向該非導電材料薄片之筹 7表面及一背離該非導電材料薄片之第二表面，其" =薄片之該第-側中的該第―開口提供至該第二導電湖 、-之該第二表面之一經暴露部分的入口； ^第—導電跡線之該第—表面的該經暴露部分上形 成一第一引線接合接觸區域；及 在該第二導電跡後之續笛-主工^ 杰^ 〇第—表面的該經暴露部分上形 成一第二引線接合接觸區域。 ❿ 種製造一具有一晶粒之微電子奘@ + 有-籍一 電子裝置之方法，該晶粒具 積體電路及電竊接至該藉 该積體電路之複數個端子，該 113905.doc 1327768 方法包含： 提供一基板，該基板具有一在一非導電材科之一第 側上的第一導電跡線及一在該非導電材料 第二側 的第二導電跡線； 將該晶粒附著至該基板； 將一在該晶粒上之第一端子電耦接至在該非導電材料 之該第一側上之該第一導電跡線；及 丨 冑-在該晶粒上之第二端子電耦接至在該非導電材料 之該第二側上之該第二導電跡線。 > 20·如請求項19之方法，其中將該第一端子電耦接至該第一 導電跡線包括將-第一引線接合自該第一端子附著至該 第一導電跡線，且其中將該第二端子電耦接至該第二導 電跡線包括將一第二引線接合自該第二端子附著至該第 二導電跡線。 粒上之第一端子電 端子電耦接至一在
    21.如請求項19之方法，其中將一在該晶 耦接至該第一導電跡線包括將該第一 該第-導電跡線上之第一接觸區域，其中該第一接觸區 域係定位於該非導電材料之該第一側上，且其中將一在 該晶粒上之第：端子電純至該第二導電跡線包括將該 第 '一端子電輕接至—^ /4, 在該第一導電跡線上之第二接觸區 域’其中該接觸區域係定位於該非導電材料之該第 二側上。 22.如請求項19之方法： 八中1第導電跡線具有一背離該非導電材料之第一 113905.doc 1327768 表面及一面向該非導電材料之第二表面，且該第二導電 跡線具有一背離該非導電材料之第三表面及一面向該非 導電材料之第四表面； . 其中將一在該晶粒上之第一端子電耦接至該第一導電 跡線包括將該第一端子電耦接至該第一導電跡線之該第 • 一表面的一部分；且 其中將一在該晶粒上之第二端子電耦接至該第二導電 φ 跡線包括將該第二端子電耦接至該第二導電跡線之該第 四表面的一部分。 23.如請求項1 9之方法： 其中該第一導電跡線具有一背離該非導電材料之第一 表面及一面向該非導電材料之第二表面，且該第二導電 跡線具有一背離該非導電材料之第三表面及一面向該非 導電材料之第四表面； 其中將一在該晶粒上之第一端子電耦接至該第一導電 • 跡線包括將—第―引線接合之—第—末端附著至該第一 端子且將該第一引線接合之一第二末端附著至該第一導 電跡線之該第一表面；且 其中將一在該晶粒上之第二端子電耦接至該第二導電 跡線包括將一第二引線接合之一第一末端附著至該第二 端子且將該第二引線接合之一第二末端附著至該第二導 電跡線之該第四表面。 24·如請求項19之方法，其中將該晶粒附著至該基板包括將 該第二導電跡線定位於該晶粒與該非導電材料之間其 113905.doc 1327768 中該第二導電跡線具有— 者離該非導電材料之第一表面 及一面向該非導電材料之盆— 一表面，且其中將一在該晶 粒上之第二端子電輕接至兮埜__播兩 柄使主該第二導電跡線包括將一引線 接合自該第二端子附菩5 ... 者至一在该第二導電跡線之該第二 表面上之接觸區域。 25.如請求項】9之方法： 其中該第一導電跡線具有一背離該非導電材料之第一 • 表面及一面向該非導電材料之第二表面； 其中该第二導電跡線具有一面向該非導電材料之第三 表面及—背離該非導電材料之第四表面； 其中將一在s玄晶粒上之第一端子電耦接至該第一導電 跡線包括將一第一引線接合自該第一端子附著至一在該 - 第導電跡線之該第一表面上的第一接觸區域；且 其中將一在該晶粒上之第二端子電耦接至該第二導電 跡線包括將一第二引線接合自該第二端子附著至一在該 鲁 第一導電跡線之該第三表面上的第二接觸區域。 26· —種製造—用於附著至一微電子裝置之基板之方法，該 方法包含： 在非導電材料之一第一側上形成一第一導電跡線； 在該非導電材料之一第二侧上形成一第二導電跡線； 自該第一側至該第二導電跡線形成一通過該非導電材 料之孔’其中該第二導電跡線之至少一部分覆蓋該孔； 形成一通過該非導電材料之槽，該槽具有一與一第二 邊緣相對之第一邊緣，其中該槽之該第一邊緣跨越該孔 I13905.doc 27. 28. 29. 30. 31. 之至少一部分而延伸；及 在該第二導電跡線之一在該孔内之表面上形成一引線 接舍附著區域，其中該表面面向該非導電材料。 如請求項26之方法，其中形成一扎包括形成一通過該第 一導電跡線及該非導電材料之孔。 如請求項26之方法，其中形成一孔包括形成一第一孔， 其中形成一引線接合附著區域包括形成一第一引線接合 附著區域，且其中該方法進一步包含： 在該非導電材料之該第二侧上形成一第三導電跡線； 自該非導電材料之該第一侧至該第三導電跡線形成一 通過該非導電材料之第二孔’其中該槽之該第二邊緣橫 跨該第二孔之至少一部分；及 在s亥第二導電跡線之一在該第二孔内之表面上形成一 第二引線接合附著區域，其中該表面面向該非導電材料。 如請求項26之方法，其中通過該非導電材料之該槽之該 第一邊緣跨越該第二導電跡線之一部分而延伸。 如請求項26之方法，其進一步包含： 在形成通過該非導電材料之該槽之前，在該孔中形成 一栓塞；及 在形成通過該非導電材料之該槽之後且在該第二導電 跡線之在該孔内之該表面上形成該引線接合附著區域之 前’移除該栓塞之至少一部分。 一種製造一微電子裝置之方法，該方法包含： 在一非導電材料之一第一側上形成—第一導電跡線； 113905.doc 1327768 在該非導電材料之一第二側上形成一第二導電跡線； 將一微電子晶粒附著至該非導電材料之該第二側，該 微電子晶粒具有一電耦接至至少第一及第二端體 電路； 將一第一引線接合自在該晶粒上之該第一端子電㈣ 至該第-導電跡線之一第一表面，其中該第一表面背離 該非導電材料；及
    將一第二引線接合自在該晶粒上之該第二端子電輕接 至該第二導電跡線之一第二表面’其中該第二表面面向 該非導電材料。 •如明求項31之方法，其中形成_第—導電跡線包括形成 一用於向該晶粒傳輸資訊之第一導電線，且其中形成一 第一導電跡線包括形成一用於向該晶粒傳輸電力之第二 導電線。
    33.如請求項31之方法，其中形成一第一導電跡線包括形成 一用於向該晶粒傳輸資訊之第一導電線，其中形成一第 一導電跡線包括形成一用於向該晶粒傳輸電力之第二導 電線且其中該方法進一步包含在該非導電材料之該第 —側上形成一第三導電跡線以用於使該晶粒電接地。 34·如請求項31之方法，其進一步包含形成一通過該非導電 材料之槽，該槽具有一第一邊緣及一相對第二邊緣，其 中該晶粒上之該第一及該第二端子係定位於該槽之該第 一與該第二邊緣之間。 .如凊求項31之方法，其進一步包含以塑模化合物來包裝 113905.doc 1327768 該晶粒及該第^一及該第二引線接合。 36· —種用於附著至一微電子裝置之基板，該基板包含： 一非導電材料薄片，其具有一第一側及一相對第二側； 一第一導電跡線，其位於該非導電材料薄片之該第一 側上，該第一導電跡線具有一背離該非導電材料之第一 表面及一面向該非導電材料之第二表面； 一第一電接觸區域，其位於該第一導電跡線之該第一 表面上； 一第一導電跡線，其位於該非導電材料薄片之該第二 側上，該第二導電跡線具有一背離該非導電材料之第三 表面及一面向該非導電材料之第四表面；及 一第二電接觸區域，其位於該第二導電跡線之該第四 表面上。 37·如請求項36之基板，其中該第一接觸區域包括一適於附 著至一第一引線接合之第一暴露金屬電鍍區域且其中 s亥第二接觸區域包括一適於附著至一第二引線接合之第 二暴露金屬電鍍區域。 38. 如請求項36之基板，其中該非導電材料薄片包括一具有 一第一邊緣及一相對第二邊緣之通槽（thr〇ugh_sl〇t)，其中 在該第一導電跡線之該第一表面上的該第一電接觸區域 經定位成鄰近於該槽之該第一邊緣，且其中在該第二導 電跡線之該第四表面上的該第二電接觸區域經定位成鄰 近於該槽之該第二邊緣。 39. 如請求項36之基板，其中該非導電材料薄片包括一通孔 113905.doc 1327768 之至少一部分，該通孔係通過該非導電材料而自該薄片 之該第—側延伸至該薄片之該第二側，且其中該通孔與 在该第二導電跡線上之該第二電接觸區域的至少一部分 垂直對準。 40_如請求項36之基板，其中該非導電材料薄片包括一孔之 至少一部分’該孔係自該薄片之該第一側延伸並暴露在 該第二導電跡線上之該第二電接觸區域之至少一部分 處。 41. 如請求項36之基板，其中該非導電材料薄片包括： 通槽’其具有一第一邊緣及一相對第二邊緣；及 一通孔之至少一部分，該通孔鄰近於該第二邊緣而延 伸通過該非導電材料，其中在該第一導電跡線之該第一 表面上的該第一電接觸區域經定位成鄰近於該槽之該第 一邊緣’且其中在該第二導電跡線之該第四表面上的該 第二電接觸區域之至少一部分係定位於該通孔中。 42. 如請求項36之基板，其中該非導電材料薄片包括： 一通槽，其具有一第一邊緣及一相對第二邊緣；及 一凹壁（alcove)，其形成於該通槽之該第二邊緣中其 中在該第一導電跡線之該第一表面上的該第一電接觸區 域經定位成鄰近於該槽之該第一邊緣，且其中在該第二 導電跡線之該第四表面上的該第二電接觸區域係定位於 形成於該槽之該第二邊緣中的該凹壁中。 43. 如請求項36之基板，其中該非導電材料薄片包括一具有 一第一邊緣及一相對第二邊緣之通槽，且其中該基板進 • η II3905.doc 一步包含： 一第二導電跡線，其位於該非導電材料薄片之該第二 側上，該第三導電跡線具有一背離該非導電材料之第五 表面及一面向該非導電材料之第六表面；及 一第三電接觸區域，其位於該第三導電跡線之該第六 表面上，其中在該第一導電跡線之該第一表面上的該第 一電接觸區域及在該第三導電跡線之該第六表面上的該 第三電接觸區域經定位成鄰近於該槽之該第一邊緣，且 其中在該第二導電跡線之該第四表面上之該第二電接觸 區域經定位成鄰近於該槽之該第二邊緣。 如請求項36之基板，其中該第—導電跡線係與該第二導 電跡線至少大約對準。 如請求項36之基板，其中該非導電材料薄片包括一具有 -第-邊緣及-相對第二邊緣之通槽，纟中在該第一導 電跡線之㈣-表面上的該第—電接觸區域較位成鄰 近於該槽之該第-邊緣’其中在該第二導電跡線之該第 四表面上的該第二電接觸區域經定位成鄰近於該槽之該 第-邊緣’且其㈣第一導電跡線係與該第二導電跡線 至少大約對準。 一種已封裝微電子裝置，其包含： 一基板’其具有"*在—非導電材料之_第-側上的第 一導電跡線及一在該非導電材料之一第二側上的第二導 電跡線； 曰曰 粒 其附著至該基板， 該晶粒具有一電耦接至第 •doc •12· 1327768 一及第一端子之積體電路； 一第一引線接合，直將坊曰〜 將該日日粒上之該第一端子電連接 至在該非導電材料之該第— J上之該第一導電跡線；及 47, 一第二引線接合’其將該晶粒上之該第二端子電連接 至在該非導電材料之該第二侧上之該第二導電跡線。 如請求項46之已封裝微雷；& 一 可衣儆電子裝置，其中該第一導電跡線 經組態以向該晶粒傳輸資句 铷頁訊且該第二導電跡線經組態
    以向該晶粒傳輸電力。 48·如請求項46之已封裝微電子裝置’其中該基板進一步包 括-在該非導電材料之該第二側上之第三導電跡線且 其中該第-導電跡線經組態以向該晶粒傳輸資訊，該第 二導電跡線經組態以向該晶粒傳輸電力，且該第三導電 跡線經組態以使該晶粒電接地。 49.如請求項46之已封裝微電子裝置，其中該第一導電跡線 具有一背離該非導電材料之第一表面且該第二導電跡線 具有一面向該非導電材料之第二表面，且其中該第一引 線接合係附著至該第一導電跡線之該第一表面且該第二 引線接合係附著至該第二導電跡線之該第二表面。 5 0.如請求項46之已封裝微電子裝置，其中該非導電材料包 括一具有一第一邊緣及一相對第二邊緣之槽，且其中該 *晶粒上之該第一及該第二端子係定位於該槽之該第—與 第二邊緣之間。 5 1.如請求項46之已封裝微電子裝置，其進一步包含用於包 裝該晶粒及該第一及該第二引線接合之塑模化合物。 113905.doc -13· 1327768 52. 種已封装微電子裝置，其包含： —非導電材料薄月，該薄片具有一第一側及一相對 二側； —第一導電線，其位於該非導電材料薄片之該第〜侧 上，該第一導電線具有一背離該非導電材料之第一表面j 一第二導電線，其位於該非導電材料薄片之該第二側 上，該第二導電線具有一面向該非導電材料之第二表面j —晶粒，其附著至該非導電材料薄片，該晶粒具有一’ 電耦接至第一及第二端子之積體電路； 用於將在該晶粒上之該第一端子電連接至該第—導電 線之該第一表面之構件；及 用於將在該晶粒上之該第二端子電連接至該第二 線之該第二表面之構件。 53. 如睛求項52之已封裝微雷+奘筈，甘占m 儆4于裝置，其中用於將該晶粒上 之該第二端子電連接至該第二導電跡線之該第二 該等構件包括用於將-電麵合器附著至在該第二導電線 之該第二表面上的一接觸區域之構件。 54. 如請求項52之已封裝微電子裝置，其中該非導電材料薄 片包括一具有一第一邊緣及一相對 4打弟一邊緣之通槽，且 其中該晶粒上之該第一及古玄笛__ 及”亥第一端子係定位於該第一盥 該第二邊緣之間。 〜 55. 如請求項52之已封裴微電子裂置： 2中該非導電材料薄片包括一具有—第 對第二邊緣之通槽； # 113905.doc -14 /06 /、中該晶粒上之該楚 Μ今笛 該第二端子係定位於該通槽 之該第一與該第二邊緣之間； 其t用於將該晶粒上 Λ μ第一端子電連接曼續第―導 電線之該第-表面之該等構株“ Έ連接至該第導 一主= 等構件包括一在該導電線之該第 表面上的鄰近於該通槽 θ又该第一邊緣的第一接觸區 域；且 其中用於將該晶粒上之該第二端子電連接至該第二導 電線之該第—表面之該等構件包括__在該第二導電線之 該第二表面上的鄰近於該通槽之該第二邊緣的第二接觸 區域。 113905.doc 15·
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI479639B (zh) * 2011-10-03 2015-04-01 Invensas Corp 用於具有正交窗之多晶粒導線結合總成之短線最小化

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7326591B2 (en) * 2005-08-31 2008-02-05 Micron Technology, Inc. Interconnecting substrates for microelectronic dies, methods for forming vias in such substrates, and methods for packaging microelectronic devices
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) * 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
KR100743020B1 (ko) * 2006-09-19 2007-07-26 삼성전기주식회사 패키지용 인쇄회로기판 및 그 제조방법
US9189988B2 (en) * 2006-12-14 2015-11-17 Qualcomm Incorporated Management of display parameters in communications devices
SG149710A1 (en) * 2007-07-12 2009-02-27 Micron Technology Inc Interconnects for packaged semiconductor devices and methods for manufacturing such devices
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
US8253230B2 (en) 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
KR101811738B1 (ko) 2011-03-18 2017-12-22 테세라, 인코포레이티드 중앙 콘택을 구비한 적층형 마이크로전자 조립체
WO2021206737A1 (en) * 2020-04-10 2021-10-14 Hewlett-Packard Development Company, L.P. Printed circuit assembly electrical transmissions for fluid ejection die

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504035A (en) 1989-08-28 1996-04-02 Lsi Logic Corporation Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate
JP3352084B2 (ja) 1994-03-18 2002-12-03 日立化成工業株式会社 半導体素子搭載用基板及び半導体パッケージ
US5661336A (en) * 1994-05-03 1997-08-26 Phelps, Jr.; Douglas Wallace Tape application platform and processes therefor
KR0163871B1 (ko) 1995-11-25 1998-12-01 김광호 하부에 히트 싱크가 부착된 솔더 볼 어레이 패키지
US5723907A (en) * 1996-06-25 1998-03-03 Micron Technology, Inc. Loc simm
US6011694A (en) * 1996-08-01 2000-01-04 Fuji Machinery Mfg. & Electronics Co., Ltd. Ball grid array semiconductor package with solder ball openings in an insulative base
JPH11326379A (ja) 1998-03-12 1999-11-26 Fujitsu Ltd 電子部品用コンタクタ及びその製造方法及びコンタクタ製造装置
US6249052B1 (en) * 1998-06-01 2001-06-19 Paul T. Lin Substrate on chip (SOC) multiple-chip module (MCM) with chip-size-package (CSP) ready configuration
JP3825181B2 (ja) * 1998-08-20 2006-09-20 沖電気工業株式会社 半導体装置の製造方法及び半導体装置
US6773965B2 (en) * 1999-05-25 2004-08-10 Micron Technology, Inc. Semiconductor device, ball grid array connection system, and method of making
US6232551B1 (en) * 1999-08-18 2001-05-15 Subtron Technology Co., Ltd. Substrate board for semiconductor package
JP3292723B2 (ja) * 2000-05-26 2002-06-17 アルス電子株式会社 半導体パッケージ及びその製造方法
US6674167B1 (en) * 2000-05-31 2004-01-06 Micron Technology, Inc. Multilevel copper interconnect with double passivation
US6734534B1 (en) 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US7202556B2 (en) * 2001-12-20 2007-04-10 Micron Technology, Inc. Semiconductor package having substrate with multi-layer metal bumps
US6750547B2 (en) 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
US20030150641A1 (en) * 2002-02-14 2003-08-14 Noyan Kinayman Multilayer package for a semiconductor device
TW544877B (en) * 2002-03-04 2003-08-01 Orient Semiconductor Elect Ltd Method for electroplating IC encapsulated substrate
US6903431B2 (en) 2003-05-28 2005-06-07 Intel Corporation Substrate method and apparatus
US6969638B2 (en) 2003-06-27 2005-11-29 Texas Instruments Incorporated Low cost substrate for an integrated circuit device with bondpads free of plated gold
JP3897749B2 (ja) 2003-10-31 2007-03-28 沖電気工業株式会社 半導体装置
TWI239583B (en) * 2004-05-12 2005-09-11 Siliconware Precision Industries Co Ltd Semiconductor package and method for fabricating the same
US7326591B2 (en) 2005-08-31 2008-02-05 Micron Technology, Inc. Interconnecting substrates for microelectronic dies, methods for forming vias in such substrates, and methods for packaging microelectronic devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI479639B (zh) * 2011-10-03 2015-04-01 Invensas Corp 用於具有正交窗之多晶粒導線結合總成之短線最小化

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