KR100980139B1 - 마이크로전자 다이용 상호접속 기판, 그러한 기판에 비어를형성하는 방법, 및 마이크로전자 장치를 패키지화하는방법 - Google Patents

마이크로전자 다이용 상호접속 기판, 그러한 기판에 비어를형성하는 방법, 및 마이크로전자 장치를 패키지화하는방법 Download PDF

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친 후이 총
춘 콴 리
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Abstract

마이크로전자 다이를 장착하는 기판, 그러한 기판 내에 비어를 형성하는 방법, 및 마이크로전자 장치를 패키지화하는 방법이 여기에 개시되어 있다. 본 발명의 일 실시예에 따라 기판을 제조하는 방법은 비도전성 재료(323)의 제1 면 위에 도전성 트레이스(326d)를 형성하는 단계, 및 상기 기판의 제2 면으로부터 상기 도전성 트레이스까지 상기 비도전성 재료를 관통하는 비어(360a)를 형성하는 단계를 포함한다. 상기 방법은 상기 비도전성 재료의 섹션을 제거하여 상기 비어의 적어도 일부분을 가로질러 연장하는 상기 비도전성 재료의 에지를 형성하는 단계를 더 포함한다. 일 실시예에서, 비어를 가로질러 에지를 형성하여, 마이크로전자 다이(430) 위의 단자(434)에 이후에 부착하기 위한 도전성 트레이스의 적어도 일부분을 노출시킨다.

Description

마이크로전자 다이용 상호접속 기판, 그러한 기판에 비어를 형성하는 방법, 및 마이크로전자 장치를 패키지화하는 방법{INTERCONNECTING SUBSTRATES FOR MICROELECTRONIC DIES, METHODS FOR FORMING VIAS IN SUCH SUBSTRATES, AND METHODS FOR PACKAGING MICROELECTRONIC DEVICES}
이하의 개시내용은 일반적으로 마이크로전자 다이용의 상호접속 기판에 관한 것으로, 특히 마이크로전자 다이를 2개의 면 위에 도전성 트레이스를 갖는 상호접속 기판에 결합하는 방법에 관한 것이다.
종래의 다이-레벨 패키지화된(die-level packaged) 마이크로전자 장치들은 일반적으로 마이크로전자 다이, 다이에 부착되는 인터포저(interposer) 기판 또는 리드 프레임(lead frame), 및 다이 주변의 몰딩된 케이싱(moulded casing)을 포함한다. 다이는 일반적으로 복수의 본드-패드에 결합되는 집적 회로를 포함한다. 본드-패드는 일반적으로 인터포저 기판이나 리드 프레임 위의 콘택트에 결합되어, 공급 전압, 신호 등이 집적 회로로 및 집적 회로로부터 송신되게 하는 외부 전기 콘택트로서의 역할을 한다. 콘택트에 덧붙여, 인터포저 기판은 또한 유전체 재료 내에 지지되는 도전성 트레이스에 의해 콘택트에 결합되는 볼-패드를 포함할 수도 있다. 땜납 볼은 "볼-그리드 어레이(ball-grid array)"를 정하도록 1대1 대응으로 볼-패드에 부착될 수 있다. 볼-그리드 어레이를 갖는 패키지화된 마이크로전자 장치는 일반적으로 리드 프레임을 사용하는 종래의 패키지보다 더 낮은 프로파일 및 더 높은 핀 카운트를 갖는 더 높은 등급의 패키지이다.
볼-그리드 어레이를 갖는 패키지화된 마이크로전자 장치를 제작하는 하나의 프로세스는 (a) 반도체 웨이퍼 위에 복수의 다이를 형성하는 단계, (b) 다이를 분리시키거나 싱귤레이트(singulate)하도록 웨이퍼를 절단하는 단계, (c) 개별 다이를 인터포저 기판에 부착하는 단계, (d) 다이 위의 본드-패드를 인터포저 기판 위의 콘택트에 와이어 본딩하는 단계, 및 (e) 적절한 몰딩 컴파운드로 다이를 캡슐화하는 단계를 포함한다. 이상의 방식으로 제작된 패키지화된 마이크로전자 장치는 셀폰, 페이저, 개인 휴대 정보 단말기, 컴퓨터, 및 다른 전자 제품에 종종 사용된다. 이들 제품에 대한 요구가 커짐에 따라, 패키지화된 마이크로전자 장치의 성능을 향상시키면서 동시에 인쇄 회로 기판 위의 그러한 장치의 "풋프린트" 또는 높이와 표면적을 감소시키려는 지속적인 동인(drive)이 있다. 그러나, 마이크로전자 장치의 사이즈를 감소시키면, 일반적으로 더 높은 성능이 더 많은 집적 회로와 본드-패드를 필요로 하기 때문에 성능을 향상시키기 더욱 어려워진다. 또한, 회로 밀도를 증가시키면, 고속 신호 송신 중에 노이즈를 유도할 수 있다.
도 1은 종래 기술에 따라 구성된 패키지화된 마이크로전자 장치(100)의 개략적인 횡단면도이다. 패키지화된 마이크로전자 장치(100)는 종래의 "보드 온 칩" 구조에서 인터포저 기판(120)에 본딩되는 다이(130)를 포함한다. 인터포저 기판(120)은 제1 면(121), 반대편의 제2 면(122)을 갖는 비도전성 재료(123)(예컨대, BT 수지, FR4 등)의 시트, 및 그것을 관통하여 연장하는 슬롯(125)을 포함한다. 도전성 트레이스(126)(제1 도전성 트레이스(126a) 및 제2 도전성 트레이스(126b)로서 각각 식별됨)이 슬롯(125)의 반대편의 면 위의 비도전성 재료(123)의 제1 면(121) 위에 형성된다. 각각의 도전성 트레이스(126)는 콘택트(127)와 대응하는 볼-패드(128) 사이에서 연장한다. 땜납 볼(129)이 볼-패드(128) 위에 증착되어 볼-그리드 어레이의 부분을 형성할 수 있다.
다이(130)는 일련의 본드-패드(134)(도 1에는 단 하나의 본드-패드(134)만 도시된다)에 전기적으로 결합되는 집적 회로(132)를 포함한다. 집적 회로(132)는 본드-패드(134)로부터 콘택트(127)까지 연장하는 개별 와이어-본드(136)에 의해 볼-그리드 어레이에 전기적으로 결합된다. 와이어-본드(136)가 부착된 후에, 다이(130)와 기판(120)의 인접한 부분이 적절한 몰드 컴파운드(140) 내에 인케이스될 수 있다.
패키지화된 마이크로전자 장치(100)의 속도가 증가하고 그 사이즈가 더 작아질 수록, 비도전성 재료(123)의 제1 면(121)은 도전성 트레이스들로 매우 혼잡하게 된다. 그러한 혼잡은 신호 송신 문제점을 감소시키기 위해 입력 및 출력 트레이스 길이를 정합시키는 능력을 제한한다. 또한, 신호 트레이스들의 그라운드 및 파워 플레인들(ground and power planes) 또는 그라운드 및 파워 트레이스들에 대한 근접성은 그라운드/파워 바운스로 공지된 현상으로 인해 신호 노이즈를 야기할 수 있다.
도 2는 기판(220)의 양 면 위에 도전성 트레이스(226)을 갖는 패키지화된 마 이크로전자 장치(200)의 개략적인 횡단면도이다. 구체적으로는, 기판(220)은 비도전성 재료(223)의 제1 면(221) 위의 제1 도전성 트레이스(226a) 및 비도전성 재료(223)의 제2 면(222) 위의 제2 도전성 트레이스(226b)를 포함한다. 도금된 비어(250)의 일부분이 제1 면(221) 위의 콘택트(227)에 제2 도전성 트레이스(226b)를 전기적으로 결합시키기 위해 비도전성 재료(223)를 관통하여 연장한다.
제2 도전성 트레이스(226b)를 기판(220)의 제2 면(222)으로 이동시키면 제1 면(221) 위의 트레이스 카운트가 감소하지만, 도금된 비어(250)는 제1 면(221) 위의 혼잡도를 더욱 더하여 트레이스 라우팅 제한을 야기할 수 있다. 이러한 구성의 또 다른 결점은, 제2 도전성 트레이스(226b)가 파워나 그라운드 용도로 사용될 때, 도금된 비어(250)가 인덕턴스 루프의 길이를 증가시키는 것이다. 인덕턴스 루프의 길이를 증가시키면, 신호 송신 중에 부가적인 노이즈를 야기할 수 있다.
A. 개관
이하의 개시내용은 패키지화된 마이크로전자 장치들, 패키지화된 마이크로전자 장치들용의 상호접속 기판들, 및 상호접속 기판들에 비어들을 형성하는 방법의 여러 가지 실시예들을 기술한다. 본 발명의 하나의 양태는 마이크로전자 장치에 부착하기 위한 기판을 제조하는 방법에 관한 것이다. 그 방법은 비도전성 재료의 제1 면 위에 도전성 트레이스를 형성하는 단계 및 상기 비도전성 재료의 상기 제2 면을 상기 도전성 트레이스까지 관통하는 홀을 형성하는 단계를 포함한다. 그 홀은, 도전성 트레이스의 적어도 일부분이 비도전성 재료의 제1 면 위의 홀을 덮도록 형성된다. 그 방법은 홀의 적어도 일부를 관통하여 가로지르는 비도전성 재료의 에지를 형성하는 단계를 더 포함할 수 있다. 일 실시예에서는, 상기 비도전성 재료의 에지를 형성하는 단계는 상기 비도전성 재료를 관통하는 슬롯을 형성하도록 상기 비도전성 재료의 하나의 섹션을 제거하는 단계를 포함할 수 있다.
본 발명의 다른 양태는 집적 회로에 전기적으로 결합되는 복수의 단자를 구비한 다이를 갖는 마이크로전자 장치를 제조하는 방법에 관한 것이다. 그 방법은, 비도전성 재료의 제1 면 위에 제1 도전성 트레이스와 비도전성 재료의 제2 면 위에 제2 도전성 트레이스를 갖는 기판에 다이를 부착하는 단계를 포함한다. 그 방법은, 상기 다이 위의 제1 단자를 상기 비도전성 재료의 상기 제1 면 위의 상기 제1 도전성 트레이스에 전기적으로 결합하는 단계, 및 상기 다이 위의 제2 단자를 상기 비도전성 재료의 상기 제2 면 위의 상기 제2 도전성 트레이스에 전기적으로 결합하는 단계를 더 포함한다. 일 실시예에서, 상기 제1 단자를 상기 제1 도전성 트레이스에 전기적으로 결합하는 단계는 상기 제1 단자로부터 상기 제1 도전성 트레이스로 제1 와이어-본드를 부착하는 단계를 포함할 수 있다. 유사하게, 상기 제2 단자를 상기 제2 도전성 트레이스에 전기적으로 결합하는 단계는 상기 제2 단자로부터 상기 제2 도전성 트레이스로 제2 와이어-본드를 부착하는 단계를 포함할 수 있다.
본 발명의 또 다른 양태는 마이크로전자 장치에 부착하기 위한 기판에 관한 것이다. 그 기판은, 제1 면 위에 제1 도전성 트레이스와 상기 제1 면의 반대편의 제2 면 위에 제2 도전성 트레이스를 갖는 비도전성 재료의 시트를 포함한다. 제1 도전성 트레이스는 상기 비도전성 재료로부터 먼 쪽으로 향하는 제1 표면과 상기 비도전성 재료쪽으로 향하는 제2 표면을 갖는다. 유사하게, 제2 도전성 트레이스는 비도전성 재료의 상기 시트의 상기 제2 면 위의, 상기 비도전성 재료로부터 먼 쪽으로 향하는 제3 표면과 상기 비도전성 재료쪽으로 향하는 제4 표면을 갖는다. 상기 기판은 상기 제1 도전성 트레이스의 상기 제1 표면 위의 제1 전기 콘택트 영역, 및 상기 제2 도전성 트레이스의 상기 제4 표면 위의 제2 전기 콘택트 영역을 더 포함한다. 일 실시예에서, 상기 제1 콘택트 영역은 제1 와이어-본드에 부착하는 데 적합한 노출된 금속 도금의 제1 영역을 포함할 수 있고, 상기 제2 콘택트 영역은 제2 와이어-본드에 부착하는 데 적합한 노출된 금속 도금의 제2 영역을 포함할 수 있다.
본 발명의 여러 가지 실시예의 구체적인 상세내용은 이하 그러한 실시예들의 완전히 이해를 제공하도록 도 3A∼도 6을 참조하여 설명한다. 기판을 장착하는 마이크로전자 장치 및 마이크로전자 장치들과 종종 관련되는 공지되어 있는 구성을 설명하는 다른 상세내용은 여러 가지 실시예들의 설명을 불필요하게 불명확하게 하는 것을 방지하도록 아래의 설명에서는 나타내지 않는다. 당업자라면, 그러나, 본 발명이 도 3A∼도 6을 참조하여 아래에 도시하거나 설명하는 여러 가지 요소들 없이, 또는 부가적인 요소들을 구비하는 다른 실시예들을 가질 수도 있음을 이해할 것이다.
도 1은 종래 기술에 따라 구성된 패키지화된 마이크로전자 장치의 개략적인 횡단면도이다.
도 2는 종래 기술에 따라 구성된 다른 패키지화된 마이크로전자 장치의 개략적인 횡단면도이다.
도 3A∼3F는 본 발명의 일 실시예에 따르는 마이크로전자 다이와 함께 사용하는 상호접속 기판을 제조하는 방법에서의 여러 가지 단계들을 도시하는 일련의 개략도이다.
도 4는 본 발명의 일 실시예에 따라 구성된 패키지화된 마이크로전자 장치의 개략적인 횡단면도이다.
도 5는 본 발명의 다른 실시예에 따라 구성된 상호접속 기판의 개략적인 상면도이다.
도 6은 본 발명의 또 다른 실시예에 따라 구성된 패키지화된 마이크로전자 장치의 개략적인 횡단면도이다.
B. 마이크로전자 다이용의 상호접속 기판을 제조하는 방법의 실시예들
도 3A∼3F는 본 발명의 일 실시예에 따라 상호접속 기판(320)("기판(320)")을 제조하는 방법에서의 여러 가지 단계들을 도시하는 일련의 개략도이다. 더욱 구체적으로, 도 3A, 3B, 3D 및 3F는 개략적인 상면도이지만, 도 3C 및 3E는 개략적인 횡단면도이다. 먼저, 도 3A를 참조하면, 기판(320)은 제1 면(321) 및 반대편의 제2 면(322)을 갖는 비도전성 재료(예컨대, BT 수지, FR4 등)의 시트(323)를 포함한다. 도시된 실시예에서는, 제1의 복수의 도전성 라인 또는 트레이스(326)(예컨대, 제1 도전성 트레이스(326a), 제2 도전성 트레이스(326b), 및 제3 도전성 트레 이스(326c)로서 개별적으로 식별되는 구리 트레이스)가 당업계에 공지되어 있는 적절한 도금, 패터닝 및 에칭 프로세스를 사용하여 제1 면(321) 위에 형성된다. 제2의 복수의 도전성 트레이스(326)(제4 도전성 트레이스(326d), 제5 도전성 트레이스(326e), 및 제6 도전성 트레이스(326f)로서 개별적으로 식별됨)가 유사한 방식으로 제2 면(322) 위에 형성된다. 도시된 실시예에서는, 제2의 복수의 도전성 트레이스(326d∼f)의 부분들이 제1의 도전성 트레이스(326a∼c)의 대응하는 부분들과 수직으로 정렬하여 위치한다. 이러한 방식으로의 도전성 트레이스(326)를 정렬하면, 도 3B 및 3C를 참조하여 아래에 상세하게 설명되는 비어들을 형성하는 데 사용되는 드릴, 레이저 또는 다른 천공 장치의 정렬을 용이하게 할 수 있다. 그러나, 다른 실시예에서는, 제2 면(322) 위의 도전성 트레이스(326d∼f)는 제1 면(321) 위의 도전성 트레이스(326a∼c)에 무관하게 위치할 수 있다.
아래에 더욱 상세히 설명하는 바와 같이, 일 실시예에서는, 제1의 복수의 도전성 트레이스(326a∼c)는 신호 송신용으로 사용될 수 있고, 제2의 복수의 도전성 트레이스(326d∼f)는 접지 및/또는 파워 송신용으로 사용될 수 있다. 이러한 방식으로 그라운딩/파워 트레이스를 신호 트레이스에서 분리하면, 그라운드/파워 바운스(ground/power bounce) 및 인덕턴스 루프 효과에 의해 야기되는 신호 노이즈를 적절하게 감소시킬 수 있다. 형성 후에, 비도전성 재료(323)의 양 면은 도전성 트레이스(326)를 보호하도록 유전체층(343)(예컨대, 땜납 마스크)으로 덮여질 수 있다. 유전체층(342)은 그러나, 후속하는 프로세스 단계들을 용이하게 하기 위해 영역(344) 내에서 제거될 수 있다.
이어서, 도 3B를 참조하면, 복수의 홀 또는 비어(360)(개별적으로 제1 비어(360a), 제2 비어(360b) 및 제3 비어(360c)로서 식별됨)가 기판(320) 내에 형성되어, 그들이 비도전성 재료(323)의 제1 면(321)으로부터 비도전성 재료(323)의 제2 면(322) 위의 도전성 트레이스(326d∼f)까지 연장한다. 이러한 비어 구성의 횡단면도가 도 3B에서의 라인 3C-3C를 따라 취해진 도 3C에 도시되어 있다. 도 3C에 도시된 바와 같이, 제1 비어(360a)는 비도전성 재료(323)를 통해 연장하지만, 제2 면(322) 위의 제4 도전성 트레이스(326d)에서 정지한다. 도 3B 및 3C에 도시된 비어들(360)은 예컨대, 드릴링, 에칭, 레이저 천공 등을 포함하는 당업계에 공지되어 있는 임의의 적절한 방법에 의해 형성될 수 있다.
이어서, 도 3D를 참조하면, 각각의 비어들(360)은 형성 후에 플러그 재료(362)로 적어도 부분적으로 충전될 수 있다. 이 실시예에서는, 예를 들면, 에폭시 수지, 땜납 마스크 재료 및/또는 후속 처리 단계 동안에 비어들(360)을 일시적으로 충전 및/또는 안정화시키는 데 사용될 수 있는 다른 적절한 재료를 포함하는, 당업계에 공지된 여러 가지 종류의 재료가 플러그 재료(362)로서 사용될 수 있다. 비어들(360)이 플러그된 후에, 슬롯(370)이 라우팅, 펀칭, 커팅 등을 포함하는 당업계에 공지된 임의의 적절한 방법을 사용하여 비도전성 재료(323)를 통해 형성된다. 슬롯(370)은 제1 에지부(371)로부터 제2 에지부(372)까지 연장한다. 제1 에지부(371)는 제1 비어(360a) 및 제3 비어(360c)의 적어도 일부분을 가로지르도록 위치한다. 유사하게, 제2 에지부(372)는 제2 비어(360b)의 적어도 일부분을 가로지르도록 위치한다.
도 3E는 도 3D에서의 라인 3E-3E를 따라 취해진 확대한 횡단면도이고, 슬롯(370)이 기판(320) 내에 형성된 후에 비어(360a)의 나머지 부분에 의해 플러그 재료(362)가 어떻게 유지되는지를 도시한다. 슬롯(370)이 형성된 후에, 플로그 재료(362)는 에칭, 레이저 삭마(ablation), 드릴링, 또는 당업계에 공지되어 있는 다른 적절한 방법에 의해 각각의 비어(360)로부터 제거될 수 있다. 각 비어(360)로부터 플러그 재료(362)를 제거하여, 도 3F에 도시된 바와 같이, 각각의 도전성 트레이스의 일부분이 노출되는 슬롯(370)의 각각의 에지를 따라 대응하는 앨코브(alcove)를 형성한다. 이어서, 도전성 트레이스(326a∼c) 위의 콘택트 영역(327a∼c)(예컨대, 와이어-본드 부착 영역) 및 도전성 트레이스(326d∼f) 위의 콘택트 영역(327d∼f)이 후속 패키징 단계에서의 와이어-본드 부착을 위해 준비될 수 있다. 도전성 트레이스(326)가 구리를 포함하는 그들 실시예에서는, 콘택트 영역(327)을 준비하는 공정은, 당업계에 공지되어 있는 적절한 방법을 사용하여 특정된 영역을 니켈(Ni) 및 그 후 금(Au)으로 도금하는 공정을 포함할 수 있다. 다른 실시예들에서는, 도전성 트레이스(326)로의 와이어-본드 부착을 용이하게 하기 위해 다른 방법 및/또는 재료가 사용될 수 있다.
C. 패키지화된 마이크로전자 장치의 실시예들
도 4는 본 발명의 일 실시예에 따라 구성된 패키지화된 마이크로전자 장치(400)의 개략적인 횡단면도이다. 도시된 실시예에서, 패키지화된 마이크로전자 장치(400)(예컨대, 메모리 모듈, 처리 장치 등)는 도 3A∼3F를 참조하여 상술한 바와 같이 제조된 기판(320)에 부착되는 다이(430)를 포함한다. 쉽게 참조하기 위 해, 도 4에 도시된 기판(320)의 단면도는 도 3F에서의 라인 4-4를 따라 취해진다. 도 4에 도시된 바와 같이, 제3 도전성 트레이스(326c)는 비도전성 재료(323)로부터 먼 쪽으로 향하는 제1 표면(461a) 및 비도전성 재료(323)쪽으로 향하는 제2 표면(462a)을 갖는다. 제3 콘택트 영역(327c)은 제3 도전성 트레이스(326c)의 제1 표면(461a) 위에 형성된다. 제6 도전성 트레이스(326f)는 비도전성 재료(323)로부터 먼 쪽으로 향하는 제1 표면(461b) 및 비도전성 재료(323)쪽으로 향하는 제2 표면(462b)을 갖는다. 제6 콘택트 영역(327f)은 제6 도전성 트레이스(326c)의 제2 표면(462b) 위에 형성된다.
이 실시예의 다른 양태에서는, 마이크로전자 다이(430)는 메모리 장치, 프로세서, 또는 일련의 단자들(434)(예컨대, 본드-패드들)에 전기적으로 결합되는 집적 회로(432)를 포함하는 다른 타입의 구성 요소이다. (도면의 원근법 때문에, 도 4에는 하나의 단자(434)만이 도시된다.) 각각의 단자(434)는 대응하는 와이어-본드(436)에 의해 도전성 트레이스(326) 중 하나에 전기적으로 결합될 수 있다. 예를 들면, 단자들(434) 중 제1 단자가 그 단자로부터 제6 콘택트 영역(327f)까지 연장하는 제1 와이어-본드(436a)에 의해 제6 도전성 트레이스(326f)에 전기적으로 결합될 수 있다. 유사하게, 단자들(434) 중 제2 단자가 그 단자로부터 제3 콘택트 영역(327c)까지 연장하는 제2 와이어-본드(436b)에 의해 제3 도전성 트레이스(326c)에 전기적으로 결합될 수 있다. 다른 도전성 트레이스들(예컨대, 도전성 트레이스(326a, b, d 및 e))가 유사한 방식으로 부가적인 와이어-본드들에 의해 개별 단자(434)에 부착될 수 있다. 단자들(434)이 대응하는 트레이스들(326)에 전기 적으로 결합된 후에, 마이크로전자 다이(430) 및 와이어-본드들(436) 주변의 기판(320)의 부분은 적절한 몰드 컴파운드(mold compound)(440) 내에 인케이스(encase)될 수 있다.
도 4에 도시된 실시예의 하나의 특징은, 비도전성 재료(323)의 제1 면(321) 위의 도전성 트레이스들(326a∼c)이 신호 송신용으로 사용될 수 있는 한편, 제2 면(322) 위의 도전성 트레이스들(326d∼f)이 파워 및/또는 그라운드 접속용으로 사용될 수 있다는 것이다. 이상의 방법으로 트레이스 면들을 분리하면, 신호 송신 중에 일어나는 노이즈 및/또는 다른 문제점들을 감소시킬 수 있다. 또한, 비도전성 재료(323)의 제2 면(322) 위에 파워 및/또는 그라운드 회로를 위치시키면, 인덕턴스 루프를 감소시킬 수 있으며, 그에 따라 그라운드/파워 바운스에 의해 야기되는 노이즈에 대한 포텐셜을 감소시킬 수 있다.
D. 기판들과 패키지화된 마이크로전자 장치들을 상호접속시키는 다른 실시예들
도 5는 본 발명의 다른 실시예에 따라 구성된 상호접속 기판(520)의 개략적인 상면도이다. 기판(520)의 다수의 특징들은 도 3A∼3F를 참조하여 상술한 상호접속 기판(320)의 대응하는 특징들과 구성 및 기능면에서 적어도 일반적으로는 유사하다. 예를 들어, 기판(520)은 비도전성 재료(523)의 시트의 제1 면(521) 위에 형성된 제1 도전성 트레이스(526a) 및 제2 도전성 트레이스(526b)와, 비도전성 재료(523)의 시트의 제2 면(522) 위에 형성된 제3 도전성 트레이스(526c) 및 제4 도전성 트레이스(526d)를 포함한다. 그러나, 이러한 특정 실시예에서는, 제1 및 제2 도전성 트레이스(526a, b)는 각각 제3 및 제4 도전성 트레이스(526c, d)와 적어도 근사하게 정렬된다. 각각의 도전성 트레이스들(526)은 대응하는 콘택트 영역(527)(예컨대, 와이어-본드 부착 영역들)을 포함한다. 상술한 바와 같이, 도전성 트레이스들(526)이 구리를 포함하는 그들 실시예에서는, 콘택트 영역들(527)은 니켈(Ni) 도금에 이어서 금(Au) 도금을 포함한다. 다른 실시예들에서는, 다른 방법들 및/또는 재료들이 도전성 트레이스들(526)로의 와이어-본드 부착을 용이하게 하기 위해 사용될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따라 구성된 패키지화된 마이크로전자 장치(600)의 개략적인 횡단면도이다. 도시된 실시예에서, 패키지화된 마이크로전자 장치(600)는 도 5의 상호접속 기판(520)에 부착되는 다이(630)를 포함한다. 도 6에 도시된 기판(520)의 단면도는 도 5에서의 라인 6-6을 따라 취해진다. 이 실시예의 하나의 양태에서, 마이크로전자 다이(630)는 메모리 장치, 프로세서, 이미저 또는 일련의 단자들(634)(예컨대, 본드-패드들)에 전기적으로 결합되는 집적 회로(632)를 포함하는 다른 타입의 구성 요소이다. (도면의 원근법 때문에, 도 6에는 하나의 단자(634)만이 도시된다.) 각각의 단자(634)는 대응하는 와이어-본드(636)에 의해 도전성 트레이스(526) 중 하나에 전기적으로 결합될 수 있다. 예를 들면, 단자들(634) 중 제1 단자가 그 단자로부터 제1 콘택트 영역(527a)까지 연장하는 제1 와이어-본드(636a)에 의해 제1 도전성 트레이스(326a)에 전기적으로 결합될 수 있다. 유사하게, 단자들(634) 중 제2 단자가 그 단자로부터 제2 콘택트 영역(527b)까지 연장하는 제2 와이어-본드(636b)에 의해 제2 도전성 트레이 스(526b)에 전기적으로 결합될 수 있다. 다른 도전성 트레이스들(예컨대, 도전성 트레이스(526c, d))가 유사한 방식으로 부가적인 와이어-본드들에 의해 개별 단자(634)에 부착될 수 있다. 다른 실시예들에서는, 제1 표면(521) 위의 도전성 트레이스(526a 및/또는 526b) 중의 하나 또는 양자가 대응하는 비어들(도시 생략)에 의해 각각 제2 표면(522) 위의 도전성 트레이스(526c 및/또는 526d) 중의 하나 또는 양자에 전기적으로 결합될 수 있다. 각각의 단자들(634)이 대응하는 트레이스(526)에 전기적으로 결합된 후에, 마이크로전자 다이(630) 및 와이어-본드들(636) 주변의 기판(520)의 부분은 적절한 몰드 컴파운드(640) 내에 인케이스될 수 있다.
이상으로부터, 본 발명의 특정 실시예들이 예시할 목적으로 여기에 설명되어 있지만, 여러 가지 변형이 발명의 사상 및 범위를 벗어남 없이 이루어질 수 있다는 것을 이해할 것이다. 따라서, 본 발명은 첨부하는 청구의 범위에 의해서만을 제외하고는 제한되지 않는다.

Claims (55)

  1. 마이크로전자 장치에 부착하기 위한 기판을 제조하는 방법으로서,
    제1 면의 반대편의 제2 면을 포함하는 비도전성 재료의 제1 면 위에 도전성 트레이스를 형성하는 단계;
    상기 비도전성 재료의 상기 제2 면으로부터 상기 도전성 트레이스까지 상기 비도전성 재료를 관통하는 홀을 형성하는 단계로서, 상기 도전성 트레이스의 적어도 일부가 상기 홀을 덮는, 단계; 및
    상기 비도전성 재료를 관통하는 슬롯을 형성하도록 상기 비도전성 재료의 하나의 섹션을 제거함으로써, 상기 비도전성 재료의 에지를 형성하는 단계를 포함하며, 상기 에지는 상기 홀의 적어도 일부를 관통하여 가로지르는, 기판의 제조 방법.
  2. 청구항 1에 있어서, 상기 도전성 트레이스는 제1 도전성 트레이스이고, 상기 방법은 상기 비도전성 재료의 상기 제2 면 위에 제2 도전성 트레이스를 형성하는 단계를 더 포함하며, 홀을 형성하는 단계는 상기 제2 도전성 트레이스와 상기 비도전성 재료를 관통하는 홀을 형성하는 단계를 포함하는, 기판의 제조 방법.
  3. 삭제
  4. 청구항 1에 있어서, 홀을 형성하는 단계는 제1 홀을 형성하는 단계를 포함하고, 에지를 형성하는 단계는 제1 에지를 형성하는 단계를 포함하며, 상기 방법은,
    상기 비도전성 재료의 상기 제1 면 위에 제2 도전성 트레이스를 형성하는 단계;
    상기 비도전성 재료의 상기 제2 면으로부터 상기 제2 도전성 트레이스까지 상기 비도전성 재료를 관통하는 제2 홀을 형성하는 단계; 및
    상기 비도전성 재료의 제2 에지를 형성하는 단계를 더 포함하고, 상기 제2 에지는 상기 제2 홀의 적어도 일부분을 관통하여 가로지르는, 기판의 제조 방법.
  5. 청구항 1에 있어서, 홀을 형성하는 단계는 제1 홀을 형성하는 단계를 포함하고, 상기 방법은,
    상기 비도전성 재료의 상기 제1 면 위에 제2 도전성 트레이스를 형성하는 단계; 및
    상기 비도전성 재료의 상기 제2 면으로부터 상기 제2 도전성 트레이스까지 상기 비도전성 재료를 관통하는 제2 홀을 형성하는 단계를 더 포함하며, 상기 비도전성 재료의 에지를 형성하는 단계는 상기 제1 홀의 적어도 일부분을 관통하여 가로지르는 제1 에지 및 상기 제2 홀의 적어도 일부분을 관통하여 가로지르는 제2 에지를 형성하는 단계를 포함하는, 기판의 제조 방법.
  6. 청구항 1에 있어서, 상기 비도전성 재료의 에지를 형성하는 단계는 상기 도전성 트레이스의 일부분을 가로질러 연장하는 에지를 형성하는 단계를 포함하는, 기판의 제조 방법.
  7. 청구항 1에 있어서, 상기 홀 내에 플러그를 형성하는 단계를 더 포함하고, 상기 비도전성 재료의 에지를 형성하는 단계는 상기 플러그의 일부분을 뚫고 지나가는 단계를 포함하는, 기판의 제조 방법.
  8. 청구항 1에 있어서,
    상기 비도전성 재료의 에지를 형성하기 전에 상기 홀 내에 플러그를 형성하는 단계; 및
    상기 비도전성 재료의 상기 에지를 형성한 후에 상기 플러그를 제거하는 단계를 더 포함하는, 기판의 제조 방법.
  9. 청구항 1에 있어서, 상기 홀 내에 플러그를 형성하는 단계를 더 포함하고, 상기 비도전성 재료의 에지를 형성하는 단계는 상기 플러그의 적어도 일부분을 관통하여 연장하는 제1 에지를 갖는 상기 슬롯을 형성하도록 상기 비도전성 재료의 하나의 섹션을 제거하는 단계를 포함하는, 기판의 제조 방법.
  10. 청구항 1에 있어서, 상기 비도전성 재료의 상기 제2 면으로부터 홀을 형성하는 단계는 상기 비도전성 재료를 관통하여 연장하고 상기 제2 도전성 트레이스에서 정지하는 홀을 천공하는 단계를 포함하는, 기판의 제조 방법.
  11. 청구항 1에 있어서, 홀을 형성하는 단계는 레이저로 블라인드 홀을 천공하는 단계를 포함하는, 기판의 제조 방법.
  12. 마이크로전자 장치에 부착하기 위한 기판을 제조하는 방법으로서,
    제1 면 및 반대편의 제2 면을 갖는, 비도전성 재료의 시트를 형성하는 단계;
    비도전성 재료의 상기 시트의 상기 제1 면 위에 도전성 트레이스를 형성하는 단계로서, 상기 도전성 트레이스는 비도전성 재료의 상기 시트쪽으로 향하는 제1 표면 및 비도전성 재료의 상기 시트로부터 먼 쪽으로 향하는 제2 표면을 갖는, 단계;
    상기 도전성 트레이스의 상기 제1 표면의 부분을 노출시키도록 비도전성 재료의 시트의 상기 제2 면을 관통하는 홀을 천공하는 단계; 및
    상기 제1 면 내에 제1 개구를, 그리고 상기 제2 면 내에 제2 개구를 형성하도록 비도전성 재료의 상기 시트의 하나의 섹션을 제거하는 단계로서, 비도전성 재료의 시트의 상기 제1 면 내의 상기 제1 개구는 상기 도전성 트레이스의 상기 제1 표면의 노출된 부분으로의 액세스를 제공하고, 그리고 상기 비도전성 재료의 시트의 상기 섹션을 제거하는 단계는 상기 홀에 인접한 비도전성 재료에 슬롯을 형성하는 단계를 포함하는, 기판의 제조 방법.
  13. 삭제
  14. 삭제
  15. 청구항 12에 있어서, 도전성 트레이스를 형성하는 단계는 상기 비도전성 재료의 일부분을 도금하는 단계를 포함하는, 기판의 제조 방법.
  16. 청구항 12에 있어서, 비도전성 재료의 시트를 형성하는 단계는 BT 수지의 시트를 경화하는 단계를 포함하고, 도전성 트레이스를 형성하는 단계는 상기 경화된 BT 수지의 일부분을 구리로 도금하는 단계를 포함하는, 기판의 제조 방법.
  17. 청구항 12에 있어서, 상기 도전성 트레이스는 제1 도전성 트레이스이고, 상기 방법은, 비도전성 재료의 상기 시트의 상기 제2 면 위에 제2 도전성 트레이스를 형성하는 단계를 더 포함하며, 비도전성 재료의 상기 시트의 상기 제1 면 내의 상 기 제1 개구는 상기 제2 도전성 트레이스의 노출된 부분으로의 액세스와 상기 제1 도전성 트레이스의 상기 노출된 부분으로의 액세스를 제공하는, 기판의 제조 방법.
  18. 청구항 12에 있어서, 상기 도전성 트레이스는 제1 도전성 트레이스이고, 상기 방법은,
    비도전성 재료의 상기 시트의 상기 제2 면 위에 제2 도전성 트레이스를 형성하는 단계로서, 상기 제2 도전성 트레이스는 비도전성 재료의 상기 시트쪽으로 향하는 제1 표면과 비도전성 재료의 상기 시트로부터 먼 쪽으로 향하는 제2 표면을 갖고, 상기 시트의 상기 제1 면 내의 상기 제1 개구가 상기 제2 도전성 트레이스의 상기 제2 표면의 노출된 부분으로의 액세스를 제공하는, 단계;
    상기 제1 도전성 트레이스의 상기 제1 표면의 상기 노출된 부분 위에 제1 와이어-본드 콘택트 영역을 형성하는 단계; 및
    상기 제2 도전성 트레이스의 상기 제2 표면의 상기 노출된 부분 위에 제2 와이어-본드 콘택트 영역을 형성하는 단계를 더 포함하는, 기판의 제조 방법.
  19. 집적 회로와 그 집적 회로에 전기적으로 결합되는 복수의 단자를 구비한 다이를 갖는 마이크로전자 장치를 제조하는 방법으로서,
    비도전성 재료의 제1 면 위에 제1 도전성 트레이스와, 상기 비도전성 재료의 제2 면 위에 제2 도전성 트레이스를 갖는 기판을 제공하는 단계로서, 상기 제2 도전성 트레이스는 상기 비도전성 재료로부터 먼 쪽으로 향하는 제1 표면과 상기 비도전성 재료쪽으로 향하는 제2 표면을 가지는, 단계;
    상기 다이를 상기 기판에 부착하는 단계로서, 상기 다이와 상기 비도전성 재료 사이에 상기 제2 도전성 트레이스를 위치시키는 단계를 포함하는, 단계;
    상기 다이 위의 제1 단자를 상기 비도전성 재료의 상기 제1 면 위의 상기 제1 도전성 트레이스에 전기적으로 결합하는 단계; 및
    상기 제2 단자로부터 상기 제2 도전성 트레이스의 상기 제2 표면 위의 콘택트 영역으로 와이어-본드를 부착함으로써, 상기 다이 위의 제2 단자를 상기 비도전성 재료의 상기 제2 면 위의 상기 제2 도전성 트레이스에 전기적으로 결합하는 단계를 포함하는, 마이크로전자 장치의 제조 방법.
  20. 청구항 19에 있어서, 상기 제1 단자를 상기 제1 도전성 트레이스에 전기적으로 결합하는 단계는 상기 제1 단자로부터 상기 제1 도전성 트레이스로 제1 와이어-본드를 부착하는 단계를 포함하고, 상기 제2 단자를 상기 제2 도전성 트레이스에 전기적으로 결합하는 단계는 상기 제2 단자로부터 상기 제2 도전성 트레이스로 제2 와이어-본드를 부착하는 단계를 포함하는, 마이크로전자 장치의 제조 방법.
  21. 청구항 19에 있어서, 상기 다이 위의 제1 단자를 상기 제1 도전성 트레이스에 전기적으로 결합하는 단계는 상기 제1 단자를 상기 제1 도전성 트레이스 위의 제1 콘택트 영역에 전기적으로 결합하는 단계를 포함하고, 상기 제1 콘택트 영역은 상기 비도전성 재료의 상기 제1 면 위에 위치하며, 상기 다이 위의 상기 제2 단자를 상기 제2 도전성 트레이스에 전기적으로 결합하는 단계는 상기 제2 단자를 상기 제2 도전성 트레이스 위의 제2 콘택트 영역에 전기적으로 결합하는 단계를 포함하고, 상기 제2 콘택트 영역은 상기 비도전성 재료의 상기 제2 면 위에 위치하는, 마이크로전자 장치의 제조 방법.
  22. 청구항 19에 있어서,
    상기 제1 도전성 트레이스는 상기 비도전성 재료로부터 먼 쪽으로 향하는 제3 표면과, 상기 비도전성 재료쪽으로 향하는 제4 표면을 갖고;
    상기 다이 위의 제1 단자를 상기 제1 도전성 트레이스에 전기적으로 결합하는 단계는 상기 제1 단자를 상기 제1 도전성 트레이스의 상기 제3 표면의 일부분에 전기적으로 결합하는 단계를 포함하는, 마이크로전자 장치의 제조 방법.
  23. 청구항 19에 있어서,
    상기 와이어-본드는 제1 와이어 본드이고:
    상기 제1 도전성 트레이스는 상기 비도전성 재료로부터 먼 쪽으로 향하는 제3 표면과, 상기 비도전성 재료쪽으로 향하는 제4 표면을 갖고;
    상기 다이 위의 제1 단자를 상기 제1 도전성 트레이스에 전기적으로 결합하는 단계는 제2 와이어-본드의 제1 단부를 상기 제1 단자에 그리고 상기 제2 와이어-본드의 제2 단부를 상기 제1 도전성 트레이스의 제3 표면에 부착하는 단계를 포함하고;
    상기 다이 위의 제2 단자를 상기 제2 도전성 트레이스에 전기적으로 결합하는 단계는 제1 와이어-본드의 제1 단부를 상기 제2 단자에 그리고 상기 제1 와이어-본드의 제2 단부를 상기 제2 도전성 트레이스의 상기 제2 표면에 부착하는 단계를 포함하는, 마이크로전자 장치의 제조 방법.
  24. 삭제
  25. 청구항 19에 있어서,
    상기 와이어-본드는 제1 와이어-본드이고 상기 콘택트 영역은 제1 콘택트 영역이며;
    상기 제1 도전성 트레이스는 상기 비도전성 재료로부터 먼 쪽으로 향하는 제3 표면과 상기 비도전성 재료쪽으로 향하는 제4 표면을 갖고; 및
    상기 다이 위의 제1 단자를 상기 제1 도전성 트레이스에 전기적으로 결합하는 단계는, 상기 제1 단자로부터 상기 제1 도전성 트레이스의 상기 제1 표면 위의 제2 콘택트 영역으로 제2 와이어-본드를 부착하는 단계를 포함하는, 마이크로전자 장치의 제조 방법.
  26. 마이크로전자 장치에 부착하기 위한 기판을 제조하는 방법으로서,
    비도전성 재료의 제1 면 위에 제1 도전성 트레이스를 형성하는 단계;
    상기 비도전성 재료의 제2 면 위에 제2 도전성 트레이스를 형성하는 단계;
    상기 제1 면으로부터 상기 제2 도전성 트레이스까지 상기 비도전성 재료를 관통하는 홀을 형성하는 단계로서, 상기 제2 도전성 트레이스의 적어도 일부분이 상기 홀을 덮는, 단계;
    상기 비도전성 재료를 관통하는 슬롯을 형성하는 단계로서, 상기 슬롯은 제2 에지의 반대편의 제1 에지를 갖고, 상기 슬롯의 상기 제1 에지가 상기 홀의 적어도 일부를 가로질러 연장하는, 단계; 및
    상기 홀 내의 상기 제2 도전성 트레이스의 표면 위에 와이어-본드 부착 영역을 형성하는 단계로서, 상기 표면은 상기 비도전성 재료쪽으로 향하는, 단계를 포함하는, 기판의 제조 방법.
  27. 청구항 26에 있어서, 홀을 형성하는 단계는 상기 제1 도전성 트레이스와 상기 비도전성 재료를 관통하는 홀을 형성하는 단계를 포함하는, 기판의 제조 방법.
  28. 청구항 26에 있어서, 홀을 형성하는 단계는 제1 홀을 형성하는 단계를 포함하고, 와이어-본드 부착 영역 형성 단계는 제1 와이어-본드 부착 영역을 형성하는 단계를 포함하며, 상기 방법은,
    상기 비도전성 재료의 상기 제2 면 위에 제3 도전성 트레이스를 형성하는 단계;
    상기 비도전성 재료의 상기 제1 면으로부터 상기 제3 도전성 트레이스까지 상기 비도전성 재료를 관통하는 제2 홀을 형성하는 단계로서, 상기 슬롯의 상기 제2 에지는 상기 제2 홀의 적어도 일부분을 관통하여 가로지르는, 단계; 및
    상기 제2 홀 내의 상기 제3 도전성 트레이스의 표면 위에 제2 와이어-본드 부착 영역을 형성하는 단계로서, 상기 표면은 상기 비도전성 재료쪽으로 향하는, 단계를 더 포함하는, 기판의 제조 방법.
  29. 청구항 26에 있어서, 상기 비도전성 재료를 관통하는 상기 슬롯의 상기 제1 에지는 상기 제2 도전성 트레이스의 일부분을 가로질러 연장하는, 기판의 제조 방법.
  30. 청구항 26에 있어서,
    상기 비도전성 재료를 관통하는 상기 슬롯을 형성하기 전에, 상기 홀 내에 플러그를 형성하는 단계; 및
    상기 비도전성 재료를 관통하는 상기 슬롯을 형성한 후 그리고 상기 홀 내에 상기 제2 도전성 트레이스의 상기 표면 위에 상기 와이어-본드 부착 영역을 형성하기 전에, 상기 플러그의 적어도 일부분을 제거하는 단계를 더 포함하는, 기판의 제조 방법.
  31. 비도전성 재료의 제1 면 위에 제1 도전성 트레이스를 형성하는 단계;
    상기 비도전성 재료의 제2 면 위에 제2 도전성 트레이스를 형성하는 단계;
    적어도 제1 및 제2 단자에 전기적으로 결합되는 집적 회로를 갖는 마이크로전자 다이를 상기 비도전성 재료의 상기 제2 면에 부착하는 단계;
    상기 비도전성 재료를 관통하는, 제1 에지 및 반대편의 제2 에지를 갖는 슬롯을 형성하는 단계로서, 상기 다이 위의 상기 제1 및 제2 단자는 상기 슬롯의 상기 제1 및 제2 에지 사이에 위치하는, 단계;
    상기 다이 위의 상기 제1 단자로부터 상기 제1 도전성 트레이스의 제1 표면으로 제1 와이어-본드를 전기적으로 결합하는 단계로서, 상기 제1 표면은 상기 비도전성 재료로부터 먼 쪽으로 향하는, 단계; 및
    상기 다이 위의 상기 제2 단자로부터 상기 제2 도전성 트레이스의 제2 표면으로 제2 와이어-본드를 전기적으로 결합하는 단계로서, 상기 제2 표면은 상기 비도전성 재료쪽으로 향하는, 단계를 포함하는, 마이크로전자 장치의 제조 방법.
  32. 청구항 31에 있어서, 제1 도전성 트레이스를 형성하는 단계는 상기 다이에 정보를 송신하는 제1 도전성 라인을 형성하는 단계를 포함하고, 제2 도전성 트레이스를 형성하는 단계는 상기 다이에 파워를 송신하는 제2 도전성 라인을 형성하는 단계를 포함하는, 마이크로전자 장치의 제조 방법.
  33. 청구항 31에 있어서, 제1 도전성 트레이스를 형성하는 단계는 상기 다이에 정보를 송신하는 제1 도전성 트레이스를 형성하는 단계를 포함하고, 제2 도전성 트레이스를 형성하는 단계는 상기 다이에 파워를 송신하는 제2 도전성 트레이스를 형성하는 단계를 포함하며, 상기 방법은 상기 다이를 전기적으로 그라운드시키는, 상기 비도전성 재료의 상기 제2 면 위에 제3 도전성 트레이스를 형성하는 단계를 더 포함하는, 마이크로전자 장치의 제조 방법.
  34. 삭제
  35. 청구항 31에 있어서, 상기 다이와 상기 제1 및 제2 와이어-본드를 몰드 컴파운드(mold compound)로 인케이스(encase)하는 단계를 더 포함하는, 마이크로전자 장치의 제조 방법.
  36. 마이크로전자 장치에 부착하기 위한 기판으로서,
    제1 면 및 반대편의 제2 면을 갖는 비도전성 재료의 시트;
    비도전성 재료의 상기 시트의 상기 제1 면 위의, 상기 비도전성 재료로부터 먼 쪽으로 향하는 제1 표면과 상기 비도전성 재료쪽으로 향하는 제2 표면을 갖는 제1 도전성 트레이스;
    상기 제1 도전성 트레이스의 상기 제1 표면 위의 제1 전기 콘택트 영역으로서, 상기 제1 콘택트 영역은 제1 와이어-본드로의 부착을 위한 노출된 금속 도금의 제1 영역을 포함하는, 제1 전기 콘택트 영역;
    비도전성 재료의 상기 시트의 상기 제2 면 위의, 상기 비도전성 재료로부터 먼 쪽으로 향하는 제3 표면과 상기 비도전성 재료쪽으로 향하는 제4 표면을 갖는 제2 도전성 트레이스;
    상기 제2 도전성 트레이스의 상기 제4 표면 위의 제2 전기 콘택트 영역으로서, 상기 제2 콘택트 영역은 제2 와이어-본드로의 부착을 위한 노출된 금속 도금의 제2 영역을 포함하는, 제2 전기 콘택트 영역을 포함하는, 기판.
  37. 삭제
  38. 청구항 36에 있어서, 비도전성 재료의 상기 시트는 제1 에지 및 반대편의 제2 에지를 갖는 관통-슬롯을 포함하고, 상기 제1 도전성 트레이스의 상기 제1 표면 위의 상기 제1 전기 콘택트 영역은 상기 슬롯의 상기 제1 에지에 인접하게 위치하 며, 상기 제2 도전성 트레이스의 상기 제4 표면 위의 상기 제2 전기 콘택트 영역은 상기 슬롯의 상기 제2 에지에 인접하게 위치하는, 기판.
  39. 청구항 36에 있어서, 비도전성 재료의 상기 시트는 상기 비도전성 재료를 관통하여 상기 시트의 상기 제1 면으로부터 상기 시트의 상기 제2 면까지 연장하는 비어(via)의 적어도 일부분을 포함하고, 상기 비어는 상기 제2 도전성 트레이스 위의 상기 제2 전기 콘택트 영역의 적어도 일부분과 수직으로 정렬되는, 기판.
  40. 청구항 36에 있어서, 비도전성 재료의 상기 시트는 상기 시트의 상기 제1 면으로부터 연장하여 상기 제2 도전성 트레이스 위의 상기 제2 전기 콘택트 영역의 적어도 일부를 노출시키는 홀의 적어도 일부를 포함하는, 기판.
  41. 청구항 36에 있어서, 비도전성 재료의 상기 시트는,
    제1 에지 및 반대편의 제2 에지를 갖는 관통-슬롯; 및
    상기 제2 에지에 인접한 상기 비도전성 재료를 관통하여 연장하는 비어의 적어도 일부분을 포함하고, 상기 제1 도전성 트레이스의 상기 제1 표면 위의 상기 제1 전기 콘택트 영역은 상기 슬롯의 상기 제1 에지에 인접하게 위치하며, 상기 제2 도전성 트레이스의 상기 제4 표면 위의 상기 제2 전기 콘택트 영역의 적어도 일부는 상기 비어 내에 위치하는, 기판.
  42. 청구항 36에 있어서, 비도전성 재료의 상기 시트는,
    제1 에지 및 반대편의 제2 에지를 갖는 관통-슬롯; 및
    상기 관통-슬롯의 상기 제2 에지 내에 형성되는 앨코브(alcove)를 포함하고, 상기 제1 도전성 트레이스의 상기 제1 표면 위의 상기 제1 전기 콘택트 영역은 상기 슬롯의 상기 제1 에지에 인접하게 위치하며, 상기 제2 도전성 트레이스의 상기 제4 표면 위의 상기 제2 전기 콘택트 영역은 상기 슬롯의 상기 제2 에지 내에 형성되는 상기 앨코브 내에 위치하는, 기판.
  43. 청구항 36에 있어서, 비도전성 재료의 상기 시트는 제1 에지 및 반대편의 제2 에지를 갖는 관통-슬롯을 포함하고, 상기 기판은,
    비도전성 재료의 상기 시트의 상기 제2 면 위의, 상기 비도전성 재료로부터 먼 쪽으로 향하는 제5 표면과 상기 비도전성 재료쪽으로 향하는 제6 표면을 갖는 제3 도전성 트레이스; 및
    상기 제3 도전성 트레이스의 상기 제6 표면 위의 제3 전기 콘택트 영역을 더 포함하며, 상기 제1 도전성 트레이스의 상기 제1 표면 위의 상기 제1 전기 콘택트 영역과 상기 제3 도전성 트레이스의 상기 제6 표면 위의 상기 제3 전기 콘택트 영역은 상기 슬롯의 상기 제1 에지에 인접하게 위치하고, 상기 제2 도전성 트레이스의 상기 제4 표면 위의 상기 제2 전기 콘택트 영역은 상기 슬롯의 상기 제2 에지에 인접하게 위치하는, 기판.
  44. 청구항 36에 있어서, 제1 도전성 트레이스는 상기 제2 도전성 트레이스와 적어도 대체로 정렬되는, 기판.
  45. 청구항 36에 있어서, 비도전성 재료의 상기 시트는 제1 에지 및 반대편의 제2 에지를 갖는 관통-슬롯을 포함하고, 상기 제1 도전성 트레이스의 상기 제1 표면 위의 상기 제1 전기 콘택트 영역은 상기 슬롯의 상기 제1 에지에 인접하게 위치하며, 상기 제2 도전성 트레이스의 상기 제4 표면 위의 상기 제2 전기 콘택트 영역은 상기 슬롯의 상기 제1 에지에 인접하게 위치하고, 제1 도전성 트레이스는 상기 제2 도전성 트레이스와 적어도 대체로 정렬되는, 기판.
  46. 비도전성 재료의 제1 면 위의 제1 도전성 트레이스와 상기 비도전성 재료의 제2 면 위의 제2 도전성 트레이스를 갖는 기판으로서, 상기 제1 도전성 트레이스는 상기 비도전성 재료로부터 먼 쪽으로 향하는 제1 표면을 갖고, 상기 제2 도전성 트레이스는 상기 비도전성 재료쪽으로 향하는 제2 표면을 가지는, 기판;
    상기 기판에 부착되어, 제1 및 제2 단자에 전기적으로 결합되는 집적 회로를 갖는 다이;
    상기 다이 위의 상기 제1 단자를 상기 비도전성 재료의 상기 제1 면 위의 상기 제1 도전성 트레이스에 전기적으로 접속하는 제1 와이어-본드로서, 상기 제1 와이어-본드는 상기 제1 도전성 트레이스의 상기 제1 표면에 부착되는, 제1 와이어-본드; 및
    상기 다이 위의 상기 제2 단자를 상기 비도전성 재료의 상기 제2 면 위의 상기 제2 도전성 트레이스에 전기적으로 접속하는 제2 와이어-본드로서, 상기 제2 와이어-본드는 상기 제2 도전성 트레이스의 상기 제2 표면에 부착되는, 제2 와이어-본드를 포함하는, 패키지화된 마이크로전자 장치.
  47. 청구항 46에 있어서, 상기 제1 도전성 트레이스는 상기 다이에 정보를 송신하고, 상기 제2 도전성 트레이스는 상기 다이에 파워를 송신하는, 패키지화된 마이크로전자 장치.
  48. 청구항 46에 있어서, 상기 기판은 상기 비도전성 재료의 상기 제2 면 위의 제3 도전성 트레이스를 더 포함하고, 상기 제1 도전성 트레이스는 상기 다이에 정보를 송신하며, 상기 제2 도전성 트레이스는 상기 다이에 파워를 송신하고, 상기 제3 도전성 트레이스는 상기 다이를 전기적으로 그라운드시키는, 패키지화된 마이크로전자 장치.
  49. 삭제
  50. 청구항 46에 있어서, 상기 비도전성 재료는 제1 에지 및 반대편의 제2 에지를 갖는 슬롯을 포함하고, 상기 다이 위의 상기 제1 및 제2 단자는 상기 슬롯의 상기 제1 및 제2 에지 사이에 위치하는, 패키지화된 마이크로전자 장치.
  51. 청구항 46에 있어서, 상기 다이와 상기 제1 및 제2 와이어-본드를 인케이스하는 몰드 컴파운드를 더 포함하는, 패키지화된 마이크로전자 장치.
  52. 제1 면 및 반대편의 제2 면을 갖는 비도전성 재료의 시트;
    비도전성 재료의 상기 시트의 상기 제1 면 위의, 상기 비도전성 재료로부터 먼 쪽으로 향하는 제1 표면을 갖는 제1 도전성 라인;
    비도전성 재료의 상기 시트의 상기 제2 면 위의, 상기 비도전성 재료쪽으로 향하는 제2 표면을 갖는 제2 도전성 라인;
    비도전성 재료의 상기 시트에 부착되어, 제1 및 제2 단자에 전기적으로 결합되는 집적 회로를 갖는 다이로서, 비도전성 재료의 상기 시트는 제1 에지 및 반대편의 제2 에지를 갖는 관통-슬롯을 포함하고, 상기 제1 및 제2 단자는 상기 제1 및 제2 에지 사이에 위치하는, 다이;
    상기 다이 위의 상기 제1 단자를 상기 제1 도전성 라인의 상기 제1 표면에 전기적으로 접속하는 수단; 및
    상기 다이 위의 상기 제2 단자를 상기 제2 도전성 라인의 상기 제2 표면에 전기적으로 접속하는 수단을 포함하는, 패키지화된 마이크로전자 장치.
  53. 청구항 52에 있어서, 상기 다이 위의 상기 제2 단자를 상기 제2 도전성 라인의 상기 제2 표면에 전기적으로 접속하는 수단은 상기 제2 도전성 라인의 상기 제2 표면 위의 콘택트 영역에 전기 커플러(coupler)를 부착하는 수단을 포함하는, 패키지화된 마이크로전자 장치.
  54. 삭제
  55. 청구항 52에 있어서,
    상기 다이 위의 상기 제1 단자를 상기 제1 도전성 라인의 상기 제1 표면에 전기적으로 접속하는 수단은 상기 관통-슬롯의 상기 제1 에지에 인접한 상기 도전성 라인의 상기 제1 표면 위의 제1 콘택트 영역을 포함하고;
    상기 다이 위의 상기 제2 단자를 상기 제2 도전성 라인의 상기 제2 표면에 전기적으로 접속하는 수단은 상기 관통-슬롯의 상기 제2 에지에 인접한 상기 제2 도전성 라인의 상기 제2 표면 위의 제2 콘택트 영역을 포함하는, 패키지화된 마이크로전자 장치.
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