TWI327319B - Double programming methods of a multi-level-cell nonvolatile memory - Google Patents

Description

1327319 三達編號：TW3301PA . ' 九、發明說明： • 【發明所屬之技術領域】 - 本發明係有關於一種電子資料儲存骏置，且特別是有 關於一種非揮發性半導體記憶裝置以及程式化一電荷捕 捉記憶體之一多位元記憶胞中之一多階層記憶胞的方法。 【先前技術】

電子可抹除可程式化之非揮發性記憶體技術係廣泛 地應用於各樣現代化之應用中’其係以電荷儲存結構為基 礎’常見之種類為電子可抹除可程式化唯讀記憶體 ( Electrically Erasable Programmable

Read-Only-Memory，EEPROM )以及快閃記憶體（flash memory )。快閃記憶體中包括有以陣列方式設置之多個記 憶胞，各個記憶胞係可單獨地進行編程或抹除。快閃記憶 體中具有放大感測器（sense amplifier)，用以決定儲存於 一非揮發性記憶體中的一個或多個資料值。於一典型之感 測策略中’係利用-電流感測放大器將通過進行感測中^ 記憶胞的電流與一參考電流進行比較。 胎：：以及快閃記憶體中係應用-些不同的記憶 包、、'。構=中以電荷捕捉介電層（心职__仙以⑽ 二礎己^胞結構，由於具有製程尺寸等級的彈 同8士，㈣’㈣當積體電路之尺寸逐漸縮小的 4輔w顯出此種記憶跑結構的優點。舉例來說，以 基礎之&憶胞結構包括業界-般稱為 1327319 三達编號：TW3301PA . SONOS及PHINES之結構，此種類型的記憶胞利用例如是 •氮化石夕（仙瞻nitnde)之-電荷捕捉介電層來捕捉電荷， •藉以儲存資料。當帶負電之電荷陷入電荷捕捉介電層時， 記憶胞之臨界電壓係隨之增加；而當電荷自電荷捕捉介電 層移去時，§己憶胞之5¾界電壓則隨之降低。 為了避免電荷損失，電荷捕捉記憶裝置一般具有相對 較厚之底氧化層（bottom 〇xide)，例如大於3奈米，典型 之厚度大約介於5至9奈米之間。記憶胞的抹除動作可利 ··用帶對帶穿隧引發熱電洞注入（Band-To-Band Tunneling induced Hot Hole injection，BTBTHH)取代直接穿隧法 (direct tunneling)來進行。然而，熱電洞注入會導致氧 化層損傷’造成高臨界記憶胞（high threshold cell)中電 荷損失（charge l〇ss )而低臨界記憶胞low thresh〇ld ceU ) 中電荷增益（charge gain )的現象。此外’更由於電荷捕 捉結構中電荷抹除難度之累積（hard-t〇-erase accumulation) ’記憶胞之抹除時間會隨著程式化及抹除操 鲁 作循之環次數增加而增加。此種累積現象肇因於電洞注入 點以及電荷注入點並非完全相互符合，經過抹除脈衝 (erase impulse)之後仍有部分之電荷殘留所致。再者， 由於製程中之變異因素（如通道長度變異），使得電荷捕 捉式快閃記憶裝置進行區段抹除時，每個記憶胞之抹除速 率均不相同。此種抹除速率之差異會導致抹除狀態之臨界 電壓（Vt)的分佈範圍增加，使得一部分之記憶胞變得難 以抹除，而另一部分之記憶胞反而受到過度抹除。如此一 1327319

三達编號：TW3301PA 來，經過多次程式化及抹除操作循環後，目標臨界電壓窗 即閉合，使得記憶裝置呈現出較差的耐受性。隨著技術進 步使得尺寸等級不斷縮小，更凸顯出前述現象的嚴重性。 傳統上，浮置閘極裝置（floating gate devjce )係儲存 一位元（bit)之電荷於一導電浮置閘極中，而電荷捕捉記 憶胞的出現，係提供快閃記憶胞儲存兩位元資料於氧化物 -氮化物-氧化物（Oxide-Nitride-Oxide，0N0)介電斧中的

能力。於—典型之電荷捕捉記憶胞結構中’―氮化&層係 設置於一上氧化物層及一下氧化物層之間，用以作為二捉 材料。在包含一氮化物層之0Ν0結構中，電荷係可儲存 於電荷捕捉記憶胞之左側或右侧。然左側與右側位元門的 父互影響，亦即第二位元效應（second bit effect、 _ . 限制了 私式化狀態及抹除狀態之間的臨界電壓窗值。坌—__ ^ m 所〜位元效 應因此影響了操作窗（operation window )之大小，甚至了 能進一步阻止了電荷捕捉記憶胞中儲存位元數的_升 有鑑於此’目前係存在一種有關於程式化多 ( 7丨舍層記憶 月s C multi-level cell)之方法的需求’此方法係可 ^ ^ 降低或消 除一圮憶體陣列之一或多個記憶胞在較低臨界士 兩邊界偏移（boundary shift)現象。 【發明内容】 本發明係提供一種電荷捕捉記憶體之多位_ i 中之多階層記憶胞程式化之雙重程式化方法。 &隐胞 ^ ^ 匕電荷捕捉 5己憶體包括多個電荷捕捉記憶胞。此雙重程式化 ^ 方法係以 1327319 三達編號：TW3301PA . ' 兩階段進行，一預先程式化階段及一後程式化階段，並且 * 應用於電荷捕捉記憶體之一字元線（一字元線中之一區 - 段、一字元線中之一頁、一程式化單元或一記憶單元）。 程式化單元係可藉由不同種類或不同範圍之輸入資料加 以定義，例如一程式化單元可定義為單一字元線中之一部 分（如一頁、一群組或一區段）。其中每一個群組均選用 來與其他同一字元線中的群組依序或平行地進行預先程 式化 （pre-program ) 或預先程式化驗證 • ( pre-program-verify ) ° 於預先程式化階段期間，預先程式化及預先程式化驗 證操作係應用於一選定長度，如一字元線或一頁單元（page unit)。其中頁單元係程式化至一低預先程式化準位，並具 有一低預先程式化驗證準位。預先程式化操作以及預先程 式化驗證操作於一電荷捕捉記憶體中相鄰的電荷捕捉點 之間產生一位元狀態。電荷捕捉記憶體中每一電荷捕捉記 憶胞具有用以儲存一或多個位元之一第一電荷捕捉點以 • 及一第二電荷捕捉點。 於後程式化階段期間，後程式化操作及後程式化驗證 操作係應用於字元線或頁單元，使得程式化單元被程式化 至一最終（一預定）後程式化準位以及一最終（或一預定） 後程式化驗證準位。於後程式化階段期間，藉由相鄰位元 狀態之確認，係可有效地抑制不良之互補位元效應 (complementary bit effect)及陣列效應。 根據本發明之第一實施例，預先程式化操作及預先程 1327319 三達編號：TW3301PA · 式化驗證操作係以一連續方式應用於一完整之字元線。於 * 一多位元記憶胞電荷捕捉記憶體之多階層記憶胞中，一電 ~ 荷捕捉記憶胞例如是包括四個位元或四個電壓準位，如一 零程式化電壓準位、一第一臨界準位、一第二電壓臨界準 位以及一第三電壓臨界準位。一第一準位預先程式化以及 一第一準位預先程式化驗證係應用於此選定之字元線，緊 接著將一第二準位預先程式化及一第二準位預先程式化 驗證應用於此選定之字元線，而後將一第三準位預先程式 ·. 化及一第三準位預先程式化驗證應用於此選定之字元 線。後程式化及後程式化驗證亦以類似之連續方式應用於 一完整之字元線。 根據本發明之第二實施例，預先程式化操作及預先程 式化驗證操作係以一連續方式應用於一頁單元。此頁單元 之長度少於一完整之字元線。當完成一輪預先程式化操作 及預先程式化驗證操作之後，核對與此頁單元關聯之一字 元線，以判斷整條字元線是否已接受預先程式化操作及預 • 先程式化驗證操作。若該選定之字元線中仍餘留額外之電 荷捕捉記憶胞，則此方法係重複進行額外之預先程式化及 預先程式化驗證循環。 根據本發明之第三實施例，預先程式化操作及預先程 式化確認操作係依照由一第一程式化電壓至一第二程式 化電壓再到一第三程式化電壓之反向進行。此操作不依照 由一低電壓準位程式化至一高電壓準位之順序進行，取而 代之地由一高電壓準位進行至一低電壓準位，即由一第三 1327319 三達编號：TW3301PA . ' 預先程式化電壓至一第二預先程式化電壓再到一第一預 * 先程式化電壓。 - 根據本發明之第四實施例，預先程式化操作及預先程 式化驗證操作係同步（或平行地）應用於一完整之字元 線，或一字元線中之多個頁單元。其中，此方法包含一第 一準位程式化、一第二準位程式化及一第三準位程式化之 平行應用。此三個預先程式化準位之同步程式化需要三種 偏壓狀況，每一偏壓狀況係對應於一種特定之預先程式化 φ 電壓準位。於程式化驗證操作期間，此三種程式化驗證準 位係同時被讀取。 整體而言，本發明係提出一種用以雙重程式化一電荷 捕捉記憶體之一多位元記憶胞中之一多階層記憶胞的方 法。電荷捕捉記憶體具有一電荷捕捉記憶胞陣列，此陣列 連接於多條字元線，各條字元線連接於多個電荷捕捉記憶 胞，各電荷捕捉記憶胞具有一第一捕捉點及一第二捕捉 點。此方法包括：接收一資料模式，此資料模式包括一連 • 串之多個程式化準位；於一第一程式化階段期間，沿一條 字元線並對應資料模式之一連串之程式化準位對此些電 荷捕捉記憶胞進行一第一程式化操作以及一第一程式化 驗證操作，以將此些電荷捕捉記憶胞操作至一低資料模 式，第一程式化操作係沿著字元線程式化此些電荷捕捉記 憶胞至一第一電壓程式化準位，此第一電壓程式化準位小 於一預定程式化電壓準位，而此第一程式化驗證操作係沿 著字元線驗證此些電荷捕捉記憶胞中之電荷捕捉記憶胞 1327319 三達编號：TW3301PA · 至一第一電壓驗證準位，此第一電壓驗證準位小於一預定 ' 程式化驗證準位；以及，於一第二程式化階段期間，沿著 * 字元線進行此些電荷捕捉記憶胞之一第二程式化操作及 一第二程式化驗證操作，第二程式化操作係沿著字元線程 式化此些電荷捕捉記憶胞至一第二電壓程式化準位，此第 二電壓程式化準位大約（或實質上）相等於預定程式化電 壓準位，第二程式化驗證操作沿著字元線驗證此些電荷捕 捉記憶胞至一第二電壓驗證準位，此第二電壓驗證準位大 約相等於（或不少於）預定程式化驗證準位。 依照本發明較佳實施例之方法係有利地提供多位元 記憶胞電荷捕捉記憶體中多階層記憶胞之程式化及程式 化驗證技術，其係可減低或抑制第二位元效應及陣列效 應。 本發明之結構及方法特舉詳細之描述揭露於下。此處 所述之内容並非用以限定本發明，本發明之保護範圍當視 後附申請專利範圍所界定者為準。為讓本發明之上述内 • 容、特徵、方面及優點能更明顯易懂，下文特舉較佳之實 施例，並配合所附圖式，作詳細說明如下： 【實施方式】 以下係提出依照本發之結構以及方法之較佳實施 例，輔以第1圖〜第10圖做詳細說明如下。此處所提出 之特定實施例並非用以限制本發明，在不脫離本發明之精 神和範圍之前提下，本發明亦可應用其他特徵、元件、方 r rr ·**· 12 132731^

三達煸號·· TW330丨PA 法及實施態樣作為實施方式。此外 元件係沿用相同之元件標號。 刊貫施例中相同之 第1圖繪示-電荷捕捉記憶 — 中一多位元記憶胞的製㈣意圖。捕捉記憶胞10 括一第一介雷M n 固兒何捕捉記憶胞10包 Ί 一多階層電荷捕捉結構、-電科： 捉層12以及-第二介電層Π。可應用於第一及第電 =i3，]如是一氧化物材料。電荷捕捉=

化•。一ide)。於本實施例中，電 何捕捉錢胞1G包括兩電荷捕捉點14及15，其 荷捕捉點Η提供-第—位置用以儲存—第—位元電 電荷捕捉點15提供H㈣叫存 弟一 包何捕捉記憶胞10中多位元記憶胞之選用係引發兩 種效應，並且可應用於-虛地陣列（virtualgrounda卿） 中。電荷捕捉記憶胞10提供儲存一第一位元於第—電荷 捕捉點14以及儲存一第二位元於第二電荷捕捉點15之能 力。第一種效應係為一第二位元效應（second bit effect) 或一互補效應（complementary effect)。由於針爾·—電荷捕 捉點之位元的程式化操作會影響到另一電荷捕捉點之另 一位元’因此當此些電荷捕捉點14及15之一者經過程式 化後’位於另一電荷捕捉點之位元（即未被程式化之位元） 便會受到影響。舉例來說，若選擇以位於第一電荷捕捉點 14之第一位元進行程式化，此程式化操作會影響位於第二 電荷捕捉點15之第二位元之一電壓，使其微幅上升。若 選擇以位於第二電荷捕捉點15之第二位元進行程式化， 13 V/319 二達坞號：TW3301PA . 2第-位元會受到第二位元之程式化操作影響，而升高其 作用於電荷捕捉記憶胞1〇之第二種效應，則為一陣 1欵應（array effect)或一侧漏效應（丨⑽“％ effect)。 1於陣列效應之原理’將辅以第3圖詳細說明於後。 〜電荷捕捉儲存記憶胞結構1〇具有位於？型基板上之 〜位元線n+摻雜區16以及—位元線n谱雜區17。一通道 係由位元線η缚㈣16之右侧邊緣延伸至位元線於 =區17之左側邊緣…石夕化鵪〇如神n仙他，而2) 二晶閘極（poly gate) 2〇覆蓋於第一介電層n上。一 凡線氧化物9⑨置於位讀n+摻雜區17 晶閘極20之間。 夕 第2圖繪示電荷捕捉記憶胞1〇之第一電荷捕捉點Μ 2二電荷捕捉點15之間一互補位元干擾或一第二位元 =的不意圖。由於受到電荷捕捉記憶胞财兩位元(也 砘疋位於第一電荷捕捉點14中之筮 a -、，^ 番从r炙第—位兀以及位於第二 :何：捉點15中之第二位元）交互作用之影響，未程式 ，捕捉點的叫隸會受到互補位元效應的影響。電荷 t記憶胞H)之-臨界電壓窗具有—低臨界電㈣域^ 乂及-純界錢區域22。起初，第—電荷捕捉點“之 弟一位元及第二電荷捕捉點15之 臨界電壓區域15之一電壓值，如 ’、八 ；低 荷捕捉點15之第：位=式化；^ U所示。當第二電 & 向電壓臨界準位（如 界區域22所示）時，第—電荷捕捉點Η之第一 1327319 三達編號：TW3301PA 位元亦微幅提升至另一低 ^ ^ L , ^ ^力低心界區域23，如區域L2所示。 雖然此處第一電荷捕抽點 ,^ ^ VU ^ -捕捉點15之第一位元未經過程式化， ΐ ΐ 電荷捕捉點15之第二位元時，第-位元 :又至了文應（或常稱之為互補位元干擾）之影 s 4 丨I壓升高。第二電荷捕捉點15之第二位元 由 L1 區域 21 至 L2 P 9q £域23之臨界電壓變化dVt24,即為 所謂之互補位it干擾或—第二仇元效應。第二位元效應之

結果係相似於-互補低電壓臨界（或抹除ν〇位^之程式 化作用。 第3圖繪示於—虛地陣列（vinuai g舰nd酿y )記憶 結構25中之電荷捕捉記憶胞的—陣列效應或—側漏效應 的等效電路圖。陣列效應係起因於一環境差里 (environment differentia丨），並且導致臨界電壓之偏移。 此環境差異係發生於-程式化驗證階段及—讀取階段期 間。在运個例子中’假設-第一電荷捕捉點（或一記恨胞 A26)已經過程式化’而後執行1式化驗證操，用二判 斷記憶胞A 26中第-電荷捕捉點之程式化電壓是否夠 高。欲執行-程式化驗證操作時，必須進行一讀取操作。 於電荷捕捉記憶胞之讀取操作（亦稱之為程式化驗 作）期間’由於漏電流30 (IJeak)流向一第二電荷=捉 點27 (或一記憶胞B)，使得一記憶胞電流27 q w之 大小可能與-感測電流29(I〜Sense)不同。感剛 係作為-參數，用以指出有多大的電流提供予電荷 憶胞。感測電;^ 29很有可能為一個小於記憶胞電流μ的 15 1327319 三達編號：TW3301PA · ' 值。I_cell 28、I_sense 29 及 I_leak 30 之關係係可以一數 ^ 學式表示如下： _ I_sense=I_cell+I_leak 由於朝向記憶胞B 27之電流洩漏，記憶胞A 26之電 壓值係可以相當於一高電壓之狀態進行讀取。接下來提供 一程式脈衝（program pulse )予記憶胞A 26，使得記憶胞 A 26具有夠高的臨界電壓以通過一程式化驗證操作。 當記憶胞B 27進行一程式化操作時，記憶胞A 26之 φ 讀數係顯示出I_cell 28具有低於記憶胞A 26於程式化驗 證階段時的電流。當記憶胞B 27經過程式化之後，記憶 • 胞A 26係具有一低電壓臨界值。記憶胞B 27之程式化係 導致漏電流（I_leak) 30受到抑制，使得感測電流29相等 於記憶胞電流28，即I_sense=I_cell。 第4圖繪示一多位元記憶單元（亦稱為N-Bit)的多 階層記憶胞中，利用分散臨界電壓準位之方式改變電性範 圍配置，將總位元數由兩個位元增加至四個位元，以此方 φ 式增加記憶胞區域範圍中電荷捕捉記憶裝置10之記憶密 度。於一 MLC之實際應用中，一第一程式化準位（levelO) 31、一第二程式化準位（leveil ) 32、一第三程式化準位 (lvel2) 33及一第四程式化準位（level3) 34中的多個程 式化準位（或臨界電壓準位），分別表示二位元格式之11、 01、10及00。於另一 MLC之實際應用中，此些程式化電 壓準位分別表示二位元格式之11、01、00及10。於又一 MLC之實際應用中，此些程式化電壓準位分別表示二位元 16 (ΣΤ ~達蝙規：TW3301PA · 袼式之11、10、〇〇及〇1。於太 通常知識者可瞭解，此些臨界電屢明：屬技術領域中具有 :個應用例，其餘不脫離此處義=僅限於上述 應用於此。 貝施方式之定義均可 电荷捕捉記憶胞中10每〜番^ 括兩臨界電壓Vt I位，使彳捕捉點14或15係包 包含四位元之資訊捉記憶胞1G可有效地 胞中建立-多階層記憶胞。其中::=J荷捕捉記憶 —電荷捕捉點^例如第 何捕捉點15儲存一第二位元及 f 70 ’第-電 屬技術領域中具有通常知識者應 於本發明所 10中每一電荷捕捉點14或^可庳用更^捕捉記憶胞 準位以產生更多數目的位元，例如=界電壓… 更多的位元數。 例如8個位兀、16個位元或 當處理一互補位元效應或一陣列效應時，需要更 的電壓臨界值分佈以將電壓準位擴張至四個電壓準位= 餘述於相關於第5圖之方法中。第5圖繪示利用^ 程式化階段36及—後程式化階段37進行雙重程式化 方法35程序的流程圖。於預先程式化階段36期間，電γ 捕捉錢胞1G經過-模式之-程式化操作38以及—程= 化驗證操作39,並且操作至多個低程式化驗證準位，例二 一第一準位程式化驗證ρνΐΑ、一第二準位程式化鲦镫 PV2A及―第三準位程式化驗證PV3A。此處代號A表= 17

-達蝙號：TW3301PA ^預^程式化階段期間進行的程式化驗 令，電荷捕捉記憶胞I〇 & ^驟40 是否通過-預定臨界•严丁測試以判斷一程式化位元 诵、 电埜準位。若電荷捕捉記憶胞10去 =程式化驗證準位，_著於㈣41 1 :::此脈衝限制為一數字，表示最大重試： 2斷已達到此脈衝限制，則方法35_步驟2 ::Γ 操作。若於步驟42中達到脈衝限: 電何”胞Η)則判斷為未通過程式化驗證準位。 2制捉記憶胞1G通過預絲式化驗證操作 槿夕 "’、7期間，電荷捕捉記憶胞10經過一 :广程式化操作43及一程式化驗證操作44，此= =適用於多個最終程式化驗證準位程= 化驗證觸、—第二準位程式化驗證 ； 位裎式化驗證PV3B。 久弟二準 期間所進行之設定至最㈣ 後程式化階段 4 至取〜準位的程式化驗證操作。於步驟 以線中的電荷捕捉記憶胞係進行測試 4 兀疋否通過一預定臨界電壓準位。若雷 =中mm通過程式化驗證準位，則接著於步驟 不最大重試次數。若_已達到此脈衝數^表 r=:便進行另1先程式化操作。若= 已、，&達到脈龍制，f荷捕 過裎式化驗證準位。 浏判斷為未通 1327319 三達編號：TW3301PA · 第6圖繪示依照本發明第一實施例中用以進行電荷捕 捉記憶胞10之程式化的預先程式化階段36的流程圖1於 ·· 本實施例中具有三種不同之程式化驗證準位，一第—程弋 化及程式化驗證準位47、一第二程式化及程式化驗證準^ 48以及一第三程式化及程式化驗證準位49。雖然於本實 施例中係以一連續之程式化過程進行說明，本實施例之二 法亦可延伸至一平行之程式化過程。於步驟5〇中，使用 者資料係被輸入，以設定特定之電荷捕捉記憶胞，或是由 鲁· 一頁單元或一整條字元線所定義之一範圍的電荷捕捉記 憶胞。雖然一字元線中之一頁單元可選用來作為進行程式 化及程式化驗證操作之範圍，以下係以一字元線來進行說 明，以簡化敘述。此資料可能需要由此電荷捕捉記憶胞中 所選用字元線中之一第一準位程式化、一第二準位程式化 或一第三準位程式化之一些組合而形成，例如一字元線之 資料典型地包括大約16頁，其中每一頁需要兩千個位元 組之資料。程式流係由第一程式化及第一程式化驗證準位 參 47開始，接者至第一程式化及程式化驗證準位48，然後 是第三程式化及程式化驗證準位49。於本實施例中，第二 程式化及程式化驗證準位高於第一程式化及程式化驗證 準位’第三程式化及程式化驗證準位高於第二程式化及程 式化驗證準位。 於預先程式化階段36之第一準位程式化及程式化驗 證準位47期間，電荷捕捉記憶胞中選用之字元線係於步 驟51中施以一第一準位程式化準位（first level program 1327319 三達编號：TW3301PA · level) (LV1)。於步驟52中，選用字元線中的電荷捕捉記 ·—憶胞經過一第一準位程式化驗證操作（fim levd -Program-vedfy operati〇n) (PV1A)。第一準位裎式化驗證 操作產生之資afl，係於步驟5 3中儲存至並更靳至一 ☆己憔 積體電路中，如一靜態隨機存取記憶體（SRAM)。此資訊 係指出哪些單一或多個電荷捕捉記憶胞已通過第一準位 程式化驗證操作，而哪些單一或多個電荷捕捉記憶胞未通 過。位於選用之字元線中的電荷捕捉記憶胞接著於步驟54 中進行測試，以判斷電荷捕捉記憶胞之程式化是否通過第 一準位程式化驗證準位。當位於選用之字元線的電荷捕捉 記憶胞通過第一程式化及程式化驗證準位47後，位於此 字元線之電荷捕捉記憶胞接著通過第二程式化及程式化 驗證準位48。 於預先程式化階段36之第二準位程式化及程式化驗 證準位48期間，選用之字元線中的電荷捕捉記憶胞係於 y驟55中^以一弟一準位程式化準位（sec〇nd ievei • Pr〇gram level) (LV2)。於步驟56中’選用字元線中的電 荷捕捉記憶胞經過一第二準位程式化及程式化驗證準位 (PV2A )。苐一準位程式化驗證產生之資訊係於步驟57 中，於記憶積體電路中進行更新。於此字元線中之電荷捕 捉圮憶胞接著於步驟58中進行測試，以判斷電荷捕捉記 憶胞之程式化是否通過第二程式化驗證準位。當此字元線 中的電荷捕捉記憶胞通過第二程式化及程式化驗證準位 48後’位於此字元線之電荷捕捉記憶胞接著通過第二程式

-C S 20 1327319 三達編號：TW3201PA . " 化及程式化驗證準位49。於預先程式化階段36之第三準 - 位程式化及程式化驗證準位49期間，選用之字元線中的 電荷捕捉記憶胞係於步驟59中施以一第三準位程式化準 位（third level program level) (LV3)。於步驟 60 中，選 用字元線中的電荷捕捉記憶胞經過一第三準位程式化及 程式化驗證準位（PV3A)。第三準位程式化驗證產生之資 訊係於步驟61中，於記憶積體電路中進行更新。此字元 線中之電荷捕捉記憶胞接著於步驟62中進行測試，以判 φ 斷電荷捕捉記憶胞之程式化是否通過第三程式化驗證準 位。 ' 第7圖繪示依照本發明第二實施例之用以程式化電荷 捕捉記憶胞之預先程式化階段36的流程圖。於本實施例 中，如步驟50所示，使用者輸入少於整個字元線範圍之 一個值，例如一次一頁，或稱之為一頁單元。由於一字元 線中具有多個頁單元，因此經過第三程式化及程式化驗證 準位59之後，包括多個記憶捕捉記憶胞之記憶體係進行 • 核對，以判斷整條字元線是否已被程式化，並且判斷是否 已於步驟63中進行程式化驗證。若於選用之字元線中仍 餘留額外的電荷捕捉記憶胞，則進行額外之程式化及程式 化驗證循環。舉例來說，假若一條字元線儲存一萬六仟位 元組之資訊，且一個緩衝儲存器（buffer)或一 SRAM之 大小僅為兩仟位元組，此時程式化程序一次僅可處理兩仟 位元組，總共需要進行此程序八次，以於兩仟位元組的容 量内處理完總共一萬八仟位元組的資訊。 21 1327319 三達編號：TW3 301 PA . _ 此程式化程序係以由低準位（一第一準位）進行至高 - 準位（一第二及第三準位）之方式來描述。然於部分實施 - 例中，此程式化程序並不由低準位進行至高準位，其係可 由高準位（一第三準位）進行至低準位（一第二及第一準 位）。於其他實施例中，第一準位程式化及程式化驗證準 位係可關聯於選用之一字元線中的一第一群組之電荷捕 捉記憶胞，第二準位程式化及程式化驗證準位係可關聯於 選用之一字元線中的一第二群組之電荷捕捉記憶胞，而第 φ 三準位程式化及程式化驗證準位係可關聯於選用之一字 元線中的一第三群組之電荷捕捉記憶胞。 ' 第8圖繪示依照一第三實施例之以平行方式執行多個 電荷捕捉記憶胞之預先程式化及程式化驗證操作之流程 圖。此些電荷捕捉記憶胞係位於同一條選用之字元線上， 或位於此選用之字元線中的一頁單元中。於步驟64中， 使用者資料係輸入以設定特定的電荷捕捉記憶胞，或是一 範圍之多個電荷捕捉記憶胞，例如一字元線範圍之多個電 _ 荷捕捉記憶胞。此資料可能需要由電荷捕捉記憶胞10中 之一第一準位程式化、一第二準位程式化或一第三準位程 式化之一些組合而形成。於步驟65中，一平行之預先程 式化操作係應用至電荷捕捉記憶胞，以進行一第一準位程 式化（LV1)、一第二準位程式化（LV2)及一第三準位程 式化（LV3)之程式化。此三預先程式化準位之同步程式 化可能需要三種不同的偏壓狀況，每一偏壓狀況對應於一 特定之預先程式化準位。例如，一第一偏壓狀況應用於一

22 1327319 三達編號：TW33.01PA . 第一準位程式化、一第二偏壓狀況應用於一第二準位程式 " 化及一第三偏壓狀況應用於一第三準位程式化。一程式化 ·-驗證操作亦於步驟66中平行執行。於預先程式化驗證操 作期間，此三程式化驗證準位係同時被讀取。例如二位元 值”01”、”01”或”10”被讀取，並且與一第一程式化驗證準 位（PV1)、一第二程式化驗證準位（PV2)及一第三程式 化驗證準位（PV3)進行比較。由於三個程式化驗證準位 均同步被存取，因此於某些實施例中感測放大器之的數值 ·-會成為三倍。進行程式化驗證操作όό之後，此程式化驗 也操作產生之資訊係係如步驟67所示，於一 SRAM中進 仃更新，以指出哪些單一或多個位元已通過程式化驗證操 作。於步驟68中，若電荷捕捉記憶胞1〇未通過程式化驗 證操作，則步驟65係重複執行，以再一次進行平行程式 化及程式化驗證操作。此外，緊接著一預先程式化階段， 电〖生連接於一選用之字元線的多個電荷捕捉記憶胞係被 耘式化至第一程式化驗證準位、第二程式化驗證準位及第 • 二程式化驗證準位。 後程式化階段37期間的後程式化及後程式化驗證操 作中，除了程式化驗證準位係以多個最終程式化驗證準位 來定義之外’其係以相似於預先程式化階段36之方式進 行。此些最終程式化驗證準位係以一第—最終程式化驗證 準位（PV1B)、一第二最終程式化驗證準位（pv2B)及一 第三最終程式化驗證準位（PV3B)來表示。關於預先程式 化階段36之操作步驟係已根據第6、第7及第8圖做詳細 { ^ 23 1327319

三達編號：TW3301PA 說明如上。將第6、第7及第8圖中第—程式化驗證準位 (PV1A)取代為第一最終程式化驗證準位（pviB)、將 二程式化驗證準位（PV2A)取代為第二最终化试 準位（PV2B)並且將第三程式化驗證準位（pv3A)取= 為第三最終程式化驗證準位（PV3B)之後，係可 第7及第8圖應用於後程式化驗證階段37 ^ :

Jit依照本發明一實施例之包括多個電荷捕捉 本實施例中，係選用字元線（机0)70來==圖。於 式化驗證操作。此字元線7()係電性連接=化及程 記憶胞，例如一萬丄千式- 個電荷捕捉 一丰元魂^图4兩千位元組。於一亍如6 子兀線犯圍之多個電荷捕：例中’ 組。 鎢兩仔位元 第10圖繪示且有 程式化方法的代表波形圖。：式:化及後=化操作之雙重 電壓準位，包括電荷捕捉^何捕捉記=10具有四個 -零準位（levelQ)7卜 ，1G被重設4被袜除時之 一第二電壓臨界準位（leve^電壓臨界準位（leVeU) 72、 一13) 74。電荷捕捉記.J73及一第广電壓臨界準位 臨界Vt準位，包括第一電;= 立有7三2個，高電壓 準位73及第三電壓臨界準，準位二2:第二電愿臨界 壓臨界準位73高於第—74。於本貫施例中，第二電 準位74高於第二電壓臨界=界準位…k電堡臨界 預先程式化階段36 ^立73。 相係具有三個程心b驗證準

24 1327319

三達編號：TW3301PA 位，分別是一第一程式化驗證準位（pv 1A ) 75、一第二 長式化驗證準位（PV2A) 76及一第三程式化驗證準位 (PV3A) 77。第一程式化驗證準位75係關聯於第一電壓 準位72 ’第二程式化驗證準位76係關聯於第二電廢準位 73，第三程式化驗證準位77係關聯於第三電壓準位。

化階段36之目的之一為沿著一字元線方向產生 此三程式化驗證準位75、76及77均設定至低於最終電壓 準位之一電壓準位。最終電壓準位亦指一第一最終程式化 驗證準位（PV1B)78、一第二最終程式化驗證準位 79及一第三最終程式化驗證準位（pv3b) 8〇。預先程式 初步模 式（preliminary pattern )，其係提供互補位元效應或—陣列 效應的指標。此兩效應係起因於一程式化階段及一讀取产 段期間（特別是沿著一字元線方向）環境上之差異。於^ 些實施例中，預先程式化階段36或後程式化階段37期門 的一程式化單元係為整個字元線或字元線整體Γ . 祖、entire word line or whole word line)。於其他實施例中， 、 頂先程 式化階段36或後程式化階段37期間的一程式化單元係 於一條字元線或字元線整體（whole word line )。在最^^】 境能夠充分形成的條件下，亦即程式化一相鄰位分β ^ 夂狀態 時，後程式化階段37期間的不良效應可被顯著地抑制& 第11Α〜11D圖繪示代表預先程式化及後程式化比 以及產生一低使用者模式（lower-user-pattern)的0 人 . 、视例波 形圖。於預先程式化階段36期間，一連串之預先程次^ 電壓標值（pre-program voltage target)係由以後述之榜、發 25 1327319 三達編號·· TW33.01PA ·

' 表示之：第一預先程式化驗證準位PV1A 75、第二預先程 ， 式化驗證準位PV2A 76及第三預先程式化驗證準位PV3A -· 77。於後程式化階段37期間，一連串之後程式化電壓標 值（post-program voltage target)係由後述之標號表示之： 第一後程式化驗證準位PV1B 78、第二後程式化驗證準位 PV2B 79及第三後程式化驗證準位PV3B 80。第一後程式 化驗證準位PV1B 78表示一最終第一後程式化驗證準位 (如一線條85所示），其係高於第一預先程式化驗證準位 PV1A 75 (如一線條84所示）。相似地是，第二後程式化 驗證準位PV2B 79表示一最終第二後程式化驗證準位（如 一線條87所示）’其係高於第二後程式化驗證準位PV2B 76 (如一線條86所示）。第三後程式化驗證準位pV3；B 80 表示一最終第三後程式化驗證準位（如一線條89所示）， 其係高於第三預先程式化驗證準位PV3B 77(如一線條88 所示）。 一模式之資料係由一來源提供，以程式化一電荷捕捉 φ 記憶體。此來源例如是一使用者或一電腦。以下係提供一 實例作為範例說明。使用者係提供以下模式之資料：，，準 位1、準位3、準位2、準位2、準位3...，，。於一字元線（或 一字元線之區段）上之相鄰電荷捕捉記憶胞的典型位元狀 態，可藉由沿一字元線方向程式化電荷捕捉記憶胞至低程 式化驗證準位所形成之狀態來表示。其係產生如第11D圖 所示之低使用者模式，此低使用者模式包括一連串之相應 低程式化電壓準位：”準位1，、準位3’、準位2，、準位2,、 26 1327319

-達編號：TW33plPA 準位3’...” ’藉由低使用者模式可減緩對於電荷捕捉記憶 體之陣列效應及第二位元效應。舉例來說，於預先程式化 階段36之後’字元線模式係由第一預先程式化驗證準位 PV1A75、第二預先程式化驗證準位PV2A76及第三預先 程式化驗證準位PV3A 77形成。此例中之一低使用者模式 例如第11D圖中所採用者。例如於後程式化階段37期間， 經由感測感測電流I_sense29來讀取位元A97。值得注意 的是，此處電荷捕捉記憶體中的讀取操作係以一反向讀: 操作（reverse read operati〇n)來進行。由於位元c 98及 位元D 99係已被程式化一尚臨界電壓(即準位2，），此 =漏電流IJeak3()係可受到抑制。電荷捕捉記憶體中漏電 受到㈣，代表著陣列效應受到了抑制。此外，位元A97 j由準位1’程式化至準位i之最終目標電壓，而非必須由 臨臨界電壓&式化至準位1之最終臨界電壓，因此 相鄭^壓偏移降低，使得第二位元效應亦受到抑制，導致 相郴f憶胞之臨界電壓值變化減小。 後程ίΓ::1 二圖繪示一預先裎式化驗證電壓準位與-4电堅準位之相互關係的示例波形圖。第一預 驗證電壓準位pviA75及第—後程式化驗證電 峻準位PV1B 78之葚思及-T/士 特π— 之差異係可依照—積體電路中矽材質的 n表不一波形分配（WD1) 90之較 所一、〜側:而標號H191表示其較高之一側，如第l2A圖 於後私式化階段37之後，第-後程式化驗證電壓 27 1327319

三達編號：TW3301PA — 準位PV1B 78表示一波形分配（WD2) 92之較低之一側， - 而標號H2 93表示其較高之一側，如第12A圖所示。於部 .. 分之實施例中，第一預先程式化驗證電壓準位PV1A75相 較於第一後程式化驗證電壓準位PV1B 78具有夠低之電 壓，使得較高之一側H1 91不會等於、實質上相等於或高 於標號H2 93表示之較高之一側。如第12B圖所示，若一 第一預先程式化驗證電壓準位PV1A 94係接近於（不夠低 於）一第一後程式化驗證電壓準位PV1B 95之電壓值，其 φ 結果為H1 91所表示之較高之一側會實質上相等於、相等 於或大於H2 93所表示之較高的一側。 ' 雖然上述係以程式化一多位元記憶胞中的一多階層 記憶胞為例做說明，然本發明係可應用頁程式化（page programming)或記憶陣列之MBC的MLC中其他型式之 一區塊（block )、一區段（sector )或一次區塊（sub-block ) 之程式化方法。本發明之方法亦可應用於非MBC記憶體 中，或者每一記憶胞非為多位元之記憶體。於某些實施例 φ 中，係可增加預先程式化階段36期間之一偏壓狀態，以 減少程式化所需之時間。然而，預先程式化階段36期間 較大的偏壓狀態典型地會產生一較寬之波形分配。 綜上所述，雖然本發明已以較佳之實施例揭露如上， 然其並非用以限定本發明。本發明所屬技術領域中具有通 常知識者，在不脫離本發明之精神和範圍内，當可作各種 之更動與潤飾。因此，本發明之保護範圍當視後附之申請 專利範圍所界定者為準。 28 1327319 三達編號：TW3301PA . 【圖式簡單說明】 -· 第1圖繪示依照本發明一實施例之一電荷捕捉記憶體 -- 之一電荷捕捉記憶胞中一多位元記憶胞的製程示意圖； 第2圖繪示依照本發明一實施例之第一電荷捕捉點及 第二電荷捕捉點之間一互補位元干擾或一第二位元效應 的不意圖， 第3圖繪示依照本發明一實施例之一虛地陣列記憶體 結構中電荷捕捉記憶胞之一陣列效應或一側漏效應的等 φ 效電路圖； 第4圖繪示依照本發明一實施例之藉由分離臨界電壓 準位之電性範圍分配以將總位元數由兩位元增加至四位 元之一多位元記憶胞之一多階層記憶胞的示意圖； 第5圖繪示依照本發明一實施例之具有一預先程式化 階段及一後程式化階段之雙重程式化之方法的流程圖； 第6圖繪示依照本發明第一實施例之用以進行依照本 發明一實施例之電荷捕捉記憶胞的程式化及程式化驗證 • 操作之預先程式化階段的流程圖； 第7圖繪示依照本發明第二實施例之用以進行依照本 發明一實施例之電荷捕捉記憶胞的程式化及程式化驗證 操作之預先程式化階段的流程圖； 第8圖繪示依照本發明第三實施例之平行進行依照本 發明一實施例之電荷捕捉記憶胞的預先程式化及預先程 式化驗證操作的流程圖； 第9圖繪示依照本發明一實施例之包括多個電荷捕捉 { ΙΓ ，、 29 1327319 三達編號：TW3301PA . 記憶胞及多個字元線之一記憶陣列的等效電路圖； -· 第10圖繪示依照本發明一實施例之具有預先程式化 -- 及後程式化操作之雙重程式化方法的波形圖； 第11A〜11D圖繪示依照本發明一實施例之預先程式 化及後程式化階段以及產生一低使用者模式的示例波形 圖；以及 第12A〜12B圖繪示依照本發明一實施例之預先程式 化驗證電壓準位與後程式化驗證電壓準位相互關係之示 • 例波形圖。

30 (E： 1327319 三達編號：TW3301PA . ’ 【主要元件符號說明】 -· 10 :電荷捕捉記憶胞 11 :第一介電層 12 :電荷捕捉層 13 :第二介電層 14 :第一電荷捕捉點 15 :第二電荷捕捉點 16、17 :位元線n+摻雜區 φ 19 ··通道 20 :多晶閘極 ' 21 ··低臨界電壓區域 22 :高臨界電壓區域 23 :低臨界區域 24 :臨界電壓變化 25 :記憶結構

26 :記憶胞A

φ 27 :記憶胞B 28 :記憶胞電流 29 :感測電流 30 :漏電流 31 :第一程式化準位 32 :第二程式化準位 33 :第三程式化準位 34 :第四程式化準位 31 1327319

三達編號：TW33.01PA 69 :記憶陣列 70 :字元線 ·· 71 :零準位 72 :第一電壓臨界準位 73 :第二電壓臨界準位 74 :第三電壓臨界準位 75 ••第一程式化驗證準位 76 :第二程式化驗證準位 籬 77 :第三程式化驗證準位 78 :第一最終程式化驗證準位 " 79 :第二最終程式化驗證準位 80 :第三最終程式化驗證準位 84、85、86、87、88、89 :線條 90、 92 :波形分配 91、 93 :較高之一側 94:第一預先程式化驗證電壓準位 95 :第一後程式化驗證電壓準位

97 :位元A

98 :位元C

99 :位元D 32

Claims (1)

1327319 **月~系修正本 4·· 2 2010/4/23 修正 十·、申請專利範圍： L 一種用以雙重程式化（double programming) —電荷捕捉記 憶體之一多位元記憶胞（multi-bit-cell ’ MBC )中之一多階層記憶 胞（multi-level-cell ’ MLC)之方法，該電荷捕捉記憶體具有一電 荷捕捉記憶胞陣列，該陣列連接於複數條字元線，各該字元線連 接於複數個電荷捕捉記憶胞，各該電荷捕捉記憶胞具有一第一捕 捉點及一第二捕捉點，該方法包括·· 接收一資料； 於一第一程式化階段（first programming phase)期間，沿一條 子元線並對應該資料之該些電荷捕捉記憶胞進行一第一程式化操 作以及第一程式化驗證插作（f|rst pr〇gram_verj|y叩6加丨〇11 )，該 第一程式化操作係沿該字元線程式化該些電荷捕捉記憶胞至一第 電壓程式化準位（first voltage program level )，該第一電壓程式 化準位小於一預定程式化電壓準位，該第一程式化驗證操作係沿 该子元線驗證（verify)該些電荷捕捉記憶胞中之電荷捕捉記憶胞 φ 至一第一電壓驗證準位（first voltage verifying level)，該第一電壓 驗證準位小於一預定程式化驗證準位；以及 於一第一程式化階段（second programming phase)期間，沿 該字元線進行該些電荷捕捉記憶胞之一第二程式化操作（sec〇nd programming operation)以及一第二程式化驗證操作（sec〇nd program-verify operati〇n)’該第二程式化操作係沿該字元線程式化 該些電荷捕捉記憶胞至一第二電壓程式化準位（sec〇nd v〇ltage programming level)，該第二電壓程式化準位實質上相等於該預定 輊式化電壓準位，該第二程式化驗證操作沿該字元線驗證該些電 33 1327319 荷捕捉Alt胞至—第二電壓驗證準位，該第二電壓驗證準位實質 上相等於該預定程式化驗證準位。 、 2·如如申請專利範圍第丨項所述之方法，其中於該第一程式 化階段期間之該第—程式化操作及該第-程式碰轉作係依照 一連續順序進行，包括： … k子元線私式化該些電何捕捉記憶胞中之一或多個至一第 一程式化準位； /〇該予元線驗證該些電荷捕捉記憶胞中之一或多個至一第一 程式化驗證準位（PV1A); 沿該予元線程式化該些電荷捕捉記憶胞中之一或多個至一第 二程式化準位； >'σ該子元線驗s登該些電荷捕捉記憶胞中之一或多個至一第二 程式化驗證準位（PV2A); 沿該字元線程式化該些電荷捕捉記憶胞中之一或多個至一第 三程式化準位；及 沿該字元線驗證該些電荷捕捉記憶胞中之一或多個至一第三 程式化驗證準位（PV3A)。 3·如申請專利範圍第2項所述之方法，其中該第一程式化驗 證準位低於該第二程式化驗證準位’且該第二程式化驗證準位低 於該第三程式化驗證準位。 4.如申請專利範圍第2項所述之方法，其中該第一程式化驗 證準位高於該第二程式化驗證準位，且該第二程式化驗證準位高 於該第三程式化驗證準位。 5·如申請專利範圍第1項所述之方法，其中於該第一程式化 1327319 階段期間之該第一程式化操作及該第一程式化驗證 行，包括： 2010/4/23 修正 操作係平行進 同時沿該字元線程式化該些電荷捕捉記憶胞至一第一程式化 準位、一第二程式化準位及一第三程式化準位；及 同時沿該字元線驗證該些電荷捕捉記憶胞至一第—程式化驗 證準位、一第二程式化驗證準位及一第三程式化驗證準位：

6·如申請專利範圍第1項所述之方法，其中於該第二程式化 階段期間之該第二程式化㈣及該第二喊化驗證操作係依照一 連續順序進行，包括： 治該子元線程式化該些電荷捕捉記憶胞中之一或多個至一第 一程式化準位； 沿該字元線驗證該些電荷捕捉記憶胞中之一或多個至一第一 程式化驗證準位（PV1B); 沿該字元線程式化該些電荷捕捉記憶胞中之一或多第 二程式化準位，· Λ s亥子元線驗證該些電荷捕捉記憶胞中之一或多個至一第二 程式化驗證準位（PV2B); 沿該字元線程式化該些電荷捕捉記憶胞中之一或多個至一第 三程式化準位；及 ’/〇該子元線驗證該些電荷捕捉記憶胞中之一或多個至一第三 程式化驗證準位（PV3B)。 7.如申請專利範圍第6項所述之方法，其中該第一程式化驗 證準位低於該第二程式化驗證準位，且該第二程式化驗證準位低 於該第三程式化驗證準位。 35 ' 2010/4/23 修正 8. 如申請專利範圍帛6項所述之方法，其中該第一程式化驗 證準位高於該第二程式化驗醇位，且觸二程式化驗證準位高 於該第三程式化驗證準位。 9. 一種用以雙重程式化一電荷捕捉記憶體之一多位元記憶胞 中之一多階層記憶胞之方法，該電荷捕捉記憶體具有一電荷捕捉 S己憶胞陣列’該陣列連接於複數條字元線，各該字元線連接複數 個電荷捕捉記憶胞，各該電荷捕捉記憶胞具有一第一電荷捕捉點 及一第二電荷捕捉點，該方法包括： 接收一資料；以及 沿一條字元線並對應該資料程式化該些電荷捕捉記憶胞，包 括： 於一預先程式化階段（pre-programphase)期間，沿該字 元線進行該些電荷捕捉記憶胞之一預先程式化操作及一預先程式 化驗證操作，該預先程式化驗證操作係驗證該些電荷捕捉記憶胞 至一第一程式化驗證準位；及 於一後程式化階段（post-program phase)期間，沿該字 元線進行該些電荷捕捉記憶胞之一後程式化操作及一後程式化驗 證操作，該後程式化驗證操作係驗證該些電荷捕捉記憶胞至一預 定程式化驗證準位； 其中，該第一程式化驗證準位低於該預定程式化驗證準位。 10. 如申請專利範圍第9項所述之方法，其中於該預先程式化 階段期間之該預先程式化操作及該預先程式化驗證操作包括： 沿該字元線程式化該些電荷捕捉記憶胞至一第一程式化準 2010/4/23 修正 ^該子元線驗證s亥些電何捕捉記憶胞至—第一程式化驗證準 ^ (PV1A)； 沿該字元線程式化該些電荷捕捉記憶胞至一第二程式化準 位； 5α該子元線驗證該些電4捕捉記憶胞至—第二程式化驗證準 位（PV2A); 沿該字元線程式化該些電荷捕捉記憶胞至一第三程式化準 位；及 沿該字元線驗證該些電荷捕捉記憶胞至一第三程式化驗證準 位（PV3 A )。 11.如申請專利範圍第9項所述之方法，其中於該後程式化階 段期間之該後程式化操作及該後程式化驗證操作包括： 沿該字元線程式化該些電荷捕捉記憶胞中之一或多個至一第 一程式化準位； 沿該字元線驗證該些電荷捕捉記憶胞中之一或多個至—第一 鲁程式化驗證準位（PV1B); 石該子元程式化該些電荷捕捉記憶胞中之一或多個至一第 二程式化準位； 沿該子元線驗證該些電荷捕捉記憶胞中之一或多個至一第二 程式化驗證準位（PV2B); 沿該字元線程式化該些電荷捕捉記憶胞中之一或多個至一第 三程式化準位，·及 沿該字元線驗證該些電荷捕捉記憶胞中之一或多個至—第三 程式化驗證準位（PV3B)。 37 1327319 2010/4/23 修正 12·如申請專利範圍第10項所述之方法，其中該第一程式化 驗證準位低於該第二程式化驗證準位，且該第二程式化驗證準位 低於該第三程式化驗證準位。 13. 如申請專利範圍第10項所述之方法，其中該第一程式化 驗也準位南於該第二程式化驗證準位，且該第二程式化驗證準位 高於該第三程式化驗證準位。 14. 如申請專利範圍第1〇項所述之方法，其中於該預先程式 化階段期間之該預先程式化操作及該預先程式化驗證操作係平行 進行’包括： 同時沿該字元線程式化該些電荷捕捉記憶胞至一第一程式化 準位、一第二程式化準位及一第三程式化準位；及 同時沿該字元線驗證該些電荷捕捉記憶胞至一第一程式化驗 證準位、一第二程式化驗證準位及一第三程式化驗證準位。 15. 如申請專利範圍第9項所述之方法，其中於該後程式化階 段期間之該後程式化操作及該後程式化驗證操作係依照一連續順 序進行，包括： 沿該字元線程式化該些電荷捕捉記憶胞中之一或多個至一第 一程式化準位； 沿該字元線驗證該些電荷捕捉記憶胞中之一或多個至一第一 程式化驗證準位（PV1B); 沿該字元線程式化該些電荷捕捉記憶胞中之一或多個至一第 二程式化準位； 沿該字元線驗證該些電荷捕捉記憶胞中之一或多個至一第二 程式化驗證準位（PV2B); 38 1327319 、 2010/4/23 修正 字元絲式傾些電制捉職胞巾之—或多個至 三程式化準位；及 沿該字元線驗證該些電荷捕捉記憶胞中之一或多個至一第二 程式化驗證準位（PV3B)。 I6.如申請專利範圍« 9項所述之方法，其中於該預先程式化 階段期間找航程式化及簡先程式化驗轉作係平行進 行，包括： 同時沿該字元線程式化該些電荷捕捉記憶胞至一第一程式化 準位、一第二程式化準位及一第三程式化準位；及 同時沿該字元線驗證該些電荷捕捉記憶胞至一第一程式化驗 證準位、一第二程式化驗證準位及一第三程式化驗證準位。 Π. —種用以雙重程式化一電荷捕捉記憶體之一多位元記憶 胞（MBC)中之一多階層記憶胞（MLC)之方法，該電荷捕捉記 憶體具有一電荷捕捉記憶胞陣列，該陣列連接於複數條字元線， 各該字元線包括複數個區段（segment)，各該電荷捕捉記憶胞具有 φ 一第一捕捉點及一第二捕捉點，該方法包括： 接收一資料；以及 於一條字元線之一第一區段中對應該資料程式化複數個電荷 捕捉記憶胞，包括： 於一預先程式化階段期間，於該字元線之該第一區段中 進行該些電荷捕捉記憶胞之一預先程式化操作及一預先程式化驗 證操作，該預先程式化驗證操作係驗證該些電荷捕捉記憶胞至一 第一程式化驗證準位；及 於一後程式化階段期間，於該字元線之該第一區段中進 1327319 2010/4/23 修正 行該些電荷捕捉記憶胞之一後程式化操作及一後程式化驗證操 作，該後程式化驗證操作驗證該些電荷捕捉記憶胞至一預定程式 -· 化驗證準位； 其中’該第一程式化驗證準位低於該預定程式化驗證準位。 18. 如申請專利範圍第17項所述之方法，其中於該預先程式 化階段期間之該預先程式化操作及該預先程式化驗證操作包括： 於該字元線之該第一區段中程式化該些電荷捕捉記憶胞中之 一或多個至一第一程式化準位； 於該字元線之該第一區段中驗證該些電荷捕捉記憶胞中之一馨 或多個至一第一程式化驗證準位（PV1A); 於該字元線之該第一區段中程式化該些電荷捕捉記憶胞中之 一或多個至一第二程式化準位； 於該字元線之該第一區段中驗證該些電荷捕捉記憶胞中之一 或多個至一第二程式化驗證準位（PV2A); 於該字元線之該第一區段中程式化該些電荷捕捉記憶胞中之 一或多個至一第三程式化準位；及 於該字元線之該第一區段中驗證該些電荷捕捉記憶胞中之一馨 或多個至一第三程式化驗證準位（PV3A)。 19. 如申請專利範圍第17項所述之方法，其中於該後程式化 階段期間之該後程式化操作及該後程式化驗證操作包括： 於該字元線之該第一區段中程式化該些電荷捕捉記憶胞中之 一或多個至一第一程式化準位； 於該字元線之該第一區段中驗證該些電荷捕捉記憶胞中之一 或多個至一第一程式化驗證準位（PV1B); 40 1327319 2010/4/23 修正 …_於該字元線之該第一區段中程式化該些電荷捕捉記憶胞中之 ' 一或多個至一第二程式化準位； •於該字元線之該第一區段中驗證該些電荷捕捉記憶胞中之一 或多個至一第二程式化驗證準位（PV2B); 於該子元線之該第一區段中程式化該些電荷捕捉記憶胞中之 一或多個至一第三程式化準位；及 於該字元線之該第一區段中驗證該些電荷捕捉記憶胞中之一 或多個至一第三程式化驗證準位（PV3B)。 • 20.如申請專利範圍第18項所述之方法，其中該第一程式化 驗證準位低於該第二程式化驗證準位，且該第二程式化驗證準位 低於該第三程式化驗證準位。 21. 如申清專利範圍第18項所述之方法，其中該第一程式化 驗證準位高於該第二程式化驗證準位，且該第二程式化驗證準位 高於該第三程式化驗證準位。 22. 如申請專利範圍第17項所述之方法，其中於該預先程式 #化階段期間之該預先程式化操作及該預先程式化驗證操作係平行 進行，包括： 同時於該字元線之該第一區段中程式化該些電荷捕捉記憶胞 至一第一程式化準位、一第二程式化準位及一第三程式化準位； 及 同時於該字元線之該第一區段中驗證該些電荷捕捉記憶胞至 一第一程式化驗證準位、一第二程式化驗證準位及一第三程式化 驗證準位。 23. 如申請專利範圍第17項所述之方法，其中於該後程式化 1327319 • · 2010/4/23 修正 階段期間之該後程式化操作及一後程式化驗證操作係依照7連續 順序進行，包括： 於該字元線之該第一區段中程式化該些電荷捕捉記憶胞中之 一或多個至一第一程式化準位； 於該字元線之該第一區段中驗證該些電荷捕捉記憶胞中之一 或多個至一第一程式化驗證準位（PV1B); 於該字元線之該第一區段中程式化該些電荷捕捉記憶胞中之 一或多個至一第二程式化準位； 於該字元線之該第一區段中驗證該些電荷捕捉記憶胞中之一 或多個至一第二程式化驗證準位（PV2B); 於該字元線之該第一區段中程式化該些電荷捕捉記憶胞中之 一或多個至一第三程式化準位；及 於該字元線之該第一區段中驗證該些電荷捕捉記憶胞中之一 或多個至一第三程式化驗證準位（pv3B)。 24. 如申請專利範圍第17項所述之方法，其中於該預先程式 化階段期間之該預先程式化操作及該預先程式化驗證操作係平行 進行，包括： 同時於該字元線之該第一區段中程式化該些電荷捕捉記憶胞 至-第-程式化驗證準位、一第二程式化驗證準位及一第三程式 化驗證準位；及 同時於該？ 70線之該第-區射驗證該些電補捉記憶胞至 -第-程式化驗證準位、—第二程式化驗證準位及—第三程式化 驗證準位。 25. 如申凊專利範圍第17項所述之方法，其中該方法更包括： 1327319 2010/4/23 修正 • ‘ ‘於該字元線之一第二區段中程式化複數個電荷捕捉記憶胞。 " 26.如申請專利範圍第25項所述之方法，其中於該字元線之 ， 該第二區段中之該些電荷捕捉記憶胞之程式化包括： 於該預先程式化階段期間，於該字元線之該第二區段中進行 該些電荷捕捉記憶胞之該預先程式化操作及該預先程式化驗證操 作，該預先程式化驗證操作係驗證該些電荷捕捉記憶胞至該第一 程式化驗證準位；及 於該後程式化階段期間，於該字元線之該第二區段中進行該 #些電荷捕捉記憶胞之該後程式化操作及該後程式化驗證操作，該 後程式化驗證操作係驗證該些電荷捕捉記憶胞至該預定程式化驗 證準位； 其中，該第一程式化驗證準位低於該預定程式化驗證準位。

43 132.7319 .Τ',Ι^ΊΟίίΊ 36 月日正替換頁 2010/04/23專利申請案號 第096124216號修正

1327319 Τ«33ηΐί>\ 年月日修正替換頁2010/04/23專利申請案號 j)t). A 9 !^--1 第096124216號修正 36

1327319 -Τ«330ΙΡ.\ aa Q I. 2 2010/04/23專利申請案號 第096124216號修正' 〔資料 輸又}64 - ---^ \ / 平行預先程式化一第一# 二準位程式化（LV2)及- :位程式化（LV1)、一第 -第三準位程式化（LV3) η—-—_ \ / 十仃預先程式化驗證一第一準位程式化驗證 (PV1)、一第二準位程式化驗證（PV2) -_____及一第三準位程式化驗證（PV3) ------\ / 一 _ 更新記憶體 65 66 67 X 否 選用之 1己憶胞是否通過此些程式驗 準位？ 主 結束 圖 第 L Si