TWI311712B - Internal bus system - Google Patents

Description

B11712 九、發明說明： 【發明所屬之技術領域】 本發明係有關於-匯流排系統，尤其是一種内部匯流排系統。 【先前技術】 ·那純歸類為系統晶片（SyStem on chip; 之- ϊ、ίί者與多從屬者刺—制内部匯流排 實din並使得主控者與從屬者之發展與 統一彈性平r:，、同内部匯流排亦提供將被設計之數位系 構10第：:係圖，說明一系統晶片(S〇C)裝置之-傳統匯流排結 Γγ早—内部匯流排12係連接複數個主控者14與複數 匯流排仲裁器18亦連接到内部匯流排12，而匯 :12 ㈣輕流排12以及在㈣時，將内部匯流 排之所右避有1授予grant)主控者14。一主控者14 一但獲得匯流 排12提求之從屬者16。由於内部匯流 16係可連之錄者14或是從屬者 主控者14之裝置包含：例如：—般用途處理器、數位 、萬贿流排介面(USB)主控制11、直接記憶體 可^制器、液晶顯示(LCD)控制器…等等。而從屬者16 5§ 态、看門狗計時器(Watchd〇g timer)、脈波寬度調變 技藝St11/通用異步收發柳綱...科。如同熟習此項 、/®、4·、口，壬何主控者14係可藉由送出一請求給匯流排仲裁 "1求内部匯流排12之所有權。當請求沒有衝突時，則匯 5 1311712 —祕騎有顧找求之战者14, $後主Μ 裁器18利二請求匯流排所有權時，則匯流排仲 能服務以及整個系統的H 母一主控者係享有最大效 任何ί控係允^多種彈性控制，進而使得 者與2〇個從屬者之範二疋^任何從屬者16。在一有5個主控 的組合'铁屬1二。、將可能有⑽種主從加她触㈣ 存取-從屬利條件是，當—主控者正在 tiZ^ Γ 才可Ϊη私i4第一個完成處置程序細職_，然後第-個 才可以開始。由於内部匯流排12在每次 二一個 結構1G係魏_舰麵丨，=匯= 一不利條件是’當多個請求同時產生時將 處。-決f案已被提出用以克服傳統系統之不足之 主從介内而此方案使得 者，以使得其等可操作於：之S要計主控者與從屬 流排之_資料匯流排的部分加寬 每-週期期間可以傳輸更多之吒氣。dj見:,進而允許在 需要數量以實現内部匯流排之；：主：八2法增加邏輯電路 是正在設計之主控者及/或從屬者而言，i加内二； 是資料寬度就有可能要求額外之工作以重新言 =這率或 消除由傳統系統所導致之非預期瓶頸之—新的内部匯流排結 1311712 «統在依舊維持先前技藝所展現之相同 i之 數量之彈㈣，錢鱗-次發彳 乂 】寬之限制而無需增加内部匯流排介面之操 【發明内容】

M It針對S流·統(例如設置在數位裝置⑽内部匯流 分—單—匯峨構賴駐控匯流排與 *本發明之-示範實施_針對—包含複數個主娜流排 數個從屬匯流排的内部匯流排結構。至少控者係連接到每一 主控匯流排以及至少-從屬者係連接卿—從賴流排。此 匯流排結構亦包含複數個多匯流排介面’每—多匯流排介面 應到-個別從屬匯流排。並且每—多匯流排介面係多路 (multiplex)複數個主控匯流排到個別從屬匯流排。

本發明所揭露之另一較佳實施例，係針對一包含複數個主控 匯流排的匯流排系統，其中每一主控匯流排係連接到至少一主控 者。此匯流排系統亦包含連接到複數個主控匯流排的一多匯流排 介面以及連接到此多匯流排介面的一從屬匯流排。此多匯流排介 面一次致能一主控匯流排以存取此從屬匯流排。 本發明亦描述一多匯流排介面之一較佳實施例，包含：—接 收裝置，用以接收來自複數個主控匯流排的請求；一選擇裝置， 用以選取來自複數個主控匯流排其中之一的一請求；以及一傳送 裝置，用以將所選取的請求傳送到一從屬匯流排。 本發明亦描述一匯流排介面方法之一較佳實施例，其中此方 7 1311712 2包含接收來自在-第-主控匯流排的一第一主控者的—第一 ΐί i ^存取在—第—從屬匯流排的—第—從屬者。此方法亦包 ^主Ϊ匯流排的—第二主控者的—第二請求， 在―弟―攸屬匯流排的—第二從屬者。最後，此方法包含 物跑，酬魏第二主控 實施方式】 ί S所ί Ϊ為—種内部匯流排系統。為了能徹 在描述中㈣詳盡的步驟及其組成。 ίϋ本未限定於匯流«統之技藝者所熟習的 ί殊dt日日眾所周知的組成或是步驟並未描述於細節 七田=下，^而除了這些詳細描述之外，本發明還可以廣^施 =範例中’並且本發明的範圍不受限定，其以之後的 或資匯流排頻寬限制且無須增加操作頻率 :排之糸、=貝施例。一 _之實施例係將内部匯流排 四麵流排’卿至少兩個在此稱“主缝流排”以及至少 ，個在此稱“從屬匯流排，，。除了劃分内部匯流排外，本 排，設計亦包含—個對每—主控匯流排及裝置^匯流= 控，树日狀概念化方 又生，心加内。限k排之頻寬。本發明之另一優點是，内部匯】 1311712 排結構不須要求增加操作頻率或是增加資料頻寬。 第一圖係圖解έ兒明本發明所教示之一内部匯流排結構％之一 示範實施例。替換一單一内部匯流排的是，將内部匯流排結構2〇 劃分成為包含兩個主控匯流排22g、22l以及兩個從屬匯流排24〇、 2七 '一第:群組(group)主控者26〇係連接到第一主控匯流排％， 且一第二群組主控者26!係連接到第二主控匯流排22ι。相同道 理，一第一群組從屬者28〇係連接到第一從屬匯流排24〇，且一第 二群組/從屬者281係連接到第二從屬匯流排24ι。任何數量之主控 者26係可連接到主控匯流排22，並且任何數量之從屬者28係可 連接到從屬匯流排24。然而，在一極特別情形下，一單一主控者 或是從屬者係可能單獨配置在自己的匯流排。 、长第一圖之内部匯流排結構20係更包含一第一以及一第二多匯 30〇 ^ 3〇! 〇 ^ ^ S>4#^®(first multi-bus interface) 30〇 糸，接到第-從輕流排24〇，並且第二多匯流排介面(sec〇nd ^mlU-bus mterface) 3(^ 4系連接到第二從屬M流排％。任何主控者 =無論^安置在第-或是第二主控Μ流排马、22ι，其均可透 k第-或第二多匯流排介面3〇。、3()1其中之一存取任一從屬者％。 因部匯流排之頻寬加倍。並且娜主意的是， 口為任何主控者26賊可以存取任何從屬者28，所以第二圖之系 編士Ϊ據閱讀以及瞭解本發明而將明白的是，第二圖之内部匯流 了 20係允§午兩個主控者26同時存取兩個從屬者％，所提供 的ϋ個主控者26係安置在相對的主控匯流排22，且兩個從屬者 楚相對的從屬匯流排24。例如：主控者0-Η系可能透過 排Γ 30°存取從屬者〇_2，並在此同時，主控者ι-χ2 第—匯流排介面3Q1存取從屬者丨_卜在此範例中值得 沒有衝突或是重疊的連接路徑，而所取代的是，主 ’因此在主從對(pair)之間對應的信號係可以同 1311712 統的彈性並沒有因此被妥協。 器32〇、32:。匯22〇、说之匯流排仲裁 此使得主控匯流排流排爲之控制，藉 同理，匯流排仲裁器^授予一主控者馬。 控匯流排Α之所有權-次僅^ 之控制’以使得主 接兩主控匯流排其中之—物觸^^^連―接^f術連 裁。%，其實際上係兩階段之仲 、鱼抹〇·^ +、主控者％化求個別主控匯流排22之所有權以—忐 ^接。此5月求產生到匯流排仲裁$ 32，匯】 特殊仲裁協定將主控匯流排之所有 裁-32係依據- 係定義優先權之次序係定 2VSi2： ^ Ϊί2；：;4； ；；^ ^屬Ϊ^24之_多卫匯流排介面請求戶^ 盘多匯、=入面=ii推。當主控者26係透過匯流排仲裁器32 i芯24 Γ铸取時’社控者26係可隨意 /、隹從屬匯机排24之上所要求的從屬者28通信。 不」Ϊ已知有些主控者26健存取部分者，奴極少或從 =取=他朗者。在此範财，主控者26與從屬者可 Ϊί^術ί段，以使得從主控匯流排22到多匯流排介面3 J 不必要從屬匯流排24係可能被省略。例如：如果在主控匯 控ί 26〇係僅存取在從屬匯流排24〇之從屬者28〇,並 到流f241之從屬者281時’則從主控匯流助〇 ^L丨面3(^的連接34係可能被省略。然而，由於預 =戶可能會有各種的需求’此類限制一群組(_p)之主 月匕存取某些從屬者的隔離’對於—些也許希望利用原本可^看似 Ι3Ί1712 ===二:言，，生問題。因此，雖然 匯流排22與多匯流排介面3〇之^方，保留主控 有連接完塾無缺，所有主控者將#連接元正。因此’加上所 與先前技藝祕雜t目可存輯有㈣者，藉此維持 川Λ慮々個別匯流排主控者與從屬者的編組，一内部匯流排社槿

係可歸納在一如此方式，即當關聯的從屬者 在其他匯流排的其他主控者無屬者可以進行並列砂。各g 、、且以最大化系統之效能的其他標準亦可被列入考慮。 第三圖係展示一内部匯流排結構40之另一實施例，其中四個 主控匯j危排42〇、42i、42z、423與四個從屬匯流排44〇、44ι、44 443」系藉由四個多匯流排介面46〇、46】、％、％所連接。另外， 本貫施例可能配置成包含任何數量的主控匯流排42與任何數量的 從屬匯流排44。-較佳之狀況係，内部匯流排結構4〇係包含兩 個、三個、四個或五個主娜流_及從屬匯流排。並且主控匯 /’M·排的數量並不需要與從屬匯流排的數量相同。例如：如果主控 者與從屬者之編組提供較佳結果(；例如：整體系統之高效率），則主 控匯流排42的數量與從屬匯流排44的數量可以不同。然而在本 實施例中，四個主控匯流排42與四個從屬匯流排44係被用以圖 解說明以簡單地描述本發明之概念。 '1311712 每一主控匯輯42係連接到一數量的主控者48，且每一從 匯流排44係連接到-數量的從屬者％。並且，任何數量或是植人 的主控者48係可連接到每一主控匯流排&，且任何數量或是组^ 的從屬者50係可連接到每一從屬匯流排44，如上述有關第二圖^ 解釋。 並且類似第二11之實闕，—多匯流排介面46係連接到每一 3造匯允許其從任何主控匯流排42對從屬匯流排 44進订存取。在此h況，一設計者可能認定在一特定主 的主控者48係僅存取在—特別從屬匯流排工44之部 ㈡二二，此可能省略主麵流排42與一個或是多個對應多 i'Ht固 需要的從屬匯流排44的一個或是多個連 接。再:人強调，這些連接寧可保留完整以維持最佳化之彈性。 協補多ΞΐΐΐΐΓ不僅可以與被授予所有權的主控匯流排42 主二仲裁協定’此仲裁協定係協調那些在其他 術而/又有偏離本發明之精神或範圍。 者50並如：一配置成為一記憶體控制器之一從屬 體中不同的位置。似協定多主控匯流排存取記憶 沈此點而έ，稭由為在一交錯方式中的不同主 “。子T同的記憶_置，記憶體控制器係可以同時處理 -匯匯流排結構更包含複數個匯流排仲裁器52，每 器52^ ®流排仲裁 上提d 裁以將主控匯流排所有權授予在那匯流排 ^出明求的主控者。匯流排仲裁器52監控主控匯流排，並且依 12 1311712 j 46係連接操作。如果—特定主控匯流排42僅包含 二控者，並且因此不須與其他主控者共用匯流排，則此主 ί 仲裁^係不f要並且可能被省略。在此範例中^多 匯抓排"面46官理此類一主控者之僅有的仲裁。 抑f丨係第三圖所示之複數個多匯流排介面46其中之一的一 塊圖^然錄流排介面46係圖解說明連接到四個主控 旦而it?/匯流排介面*係可依系統所使用之主控匯流排 Ρϋί/ ίΐ配f用以連接任何數量的主控1排。雖然下列 四個主控匯流排與四個從屬匯流排之内部匯流排 i之從疋’因為任何數量之主控匯流排與任何數 ==_可驗制，因此本描述健關解說明之目 例ίίΓ、ίΓ制本發明。並且下列描述係對應第三圖之實施 面46與其他下卿 依第四圖之實補的錄流排介 收請求以存二個別的從排，::匯、:22'二：： 二予存取從屬_4。再者，可^ 多匯流排傾5| 6G 下。根縣論使时麼仲裁協定， 立-適在—請求的主控者與其從屬者％之間適當建 控者係連接’則主 i Si=62 係‘變換‘=== 排到從屬匯赫，而最簡單的變換是，當主控匯流排與從屬 13 1311712 匯流排係屬相同類型。例如. 能被配置成為進階高效=匯、;^二排與從屬匯流排兩者係可 AHB)。另外，主批^#(advaneed hlgh-Peif_ance bus; 如：主控匯汽排係足屬匯流排係可能使用不同協定，例 匯流排係被配置成為-= 週—流排_) ’而從屬 所需之任何其他戦的^在认者與韻者之間允許適當通信 助判Ϊ^ΐ ^财=射_6G錢翻62賴功，以協 巧疋所㈤求之-從屬者5〇之本體。解碼器64 j地確認在從屬匯流排44的許多從屬者5()。再者1四社 匯流排介面46係可配置成沒右解牌哭μ * 能由系絲向X心里有解碼器64 ’在此其相同解碼功能可 月b由系統内不同位置的其他元件所提供 他位置提供-對應解碼器。 尺百疋古在此糸統的其 第五圖係_在沒有發生衝突請求時的_ 2-時序圖。在-雄者於第—階段之仲裁被好其個 權之後，主控者在第二階段之仲裁_傳送」請求給 《匯流排介面46 (第三圖)以要求個別從屬匯流排之所 弟二階段^ ’此請求係在-請求階段被接收。緊接在此請求階 段之後係在-資料階段被傳送。例如：如果主從處置程序 係-寫出命令，主控者傳輸資料給從屬者；並且如果處置程序係 一讀取命令，從屬者傳輸資料給主控者。 弟六圖係圖解說明當三個同時請求係從三個不同的主控匯流 排產生到一從屬匯流排的一時序圖。在此範例中，係假設^控匯 SlL排〇、主控匯'"IL排1以及主控匯流排2係同時請求'，'並且將次序 優先權设疋為主控匯流排0係具有最高優先權、主控匯流排1係 具有第二高優先權以及主控匯流排2係具有最低優^權^所應注 意的是，來自三個主控匯流排的這些請求信號係同時被接收‘。而 這些請求信號係由多，匯流排介面所接收，此多匯流排介面在必要 14 1311712 時，j儲存這些請求。並且應注意的是，從屬匯流排係依優先權 =^人序處理這些請求，一個接另一個，以使得這些同時請求可以 被個別處理。 ^果主彳工匯丨;|1•排不具有最南優先權時，多匯流排介面在必要 —等待信號給主控酿排。在第六®，祕主控匯流排〇 優先權，因此等待信號並沒有升高，並且在下一傳輸週 f运貧，(從屬匯流排之雜〇)。職地，主雛流排丨係被給 一I等彳ί，號=等待一個傳輸週期；以及主控匯流排2係被給予 次刺待^號以等待兩個傳輸週期。而在主控匯流排1與2係延展 ϋΓΙ段^跨翻料錢結束後’輸職。在料信號動作 輯電路高電位)綱，在主麵流排上之資料可能包含隨意值 t care (X) value)直到等待信號再次失效(inactive)(邏輯電路低 祕，）’而此時貧料將是有效的(valid)。等待時間之後，主控匯流 亡的^料係與從屬匯流排傳輸，如資料1 ;並且主控匯流排2 士貝料係與從屬匯流排傳輸，如資料2。額外等待時間係可典型 攸屬匯流排本身要求，並且可能對主控匯流排加長等待信 Ϊ傳鎌流娜#此延展料錢以及龍健以用於額 楚」七^係第四®所示之錄流排仲裁者6G之-示範實施例。 ζ之夕匯仙排仲裁者60係包含一數量之請求缓衝器7〇c、 例1 中之f旦7^其等f對應系統内-數量之主控匯流排，在此範 Lr 多匯流排仲裁者6°亦包含—請求階段仲裁器 ί /t/rbiter) 72、一資料階段仲裁器(data Phase 她iter) 4待佗旎解碼邏輯電路(wait signal decode logic) 76、兩多工 比及^解多卫卵㈣啤1·)82。請求緩衝器70、請 % ^料階段仲裁器74以及等待信號解碼邏輯電路 76之實施例係分別參照第八〜十-圖更詳細之描述。 請參照第七圖’每一請求緩衝器7〇係可接收來自一個別主控 15 13.11712 匯流排42的請求，並且儲存請求直到其可被處理。來自主控匯流 排42的請求係參照來自已獲得個別主控匯流排42之控制且在第 二仲裁階段企圖獲得一特定從屬匯流排44之控制的主控者之請 求。如果多請求係產生在同時或某些方式在時間部分重疊，則至 ^ 一主控匯流排可能被要求等待以避免在從屬匯流排44產生多信 唬干擾。就此配置結構而言，請求緩衝器7〇係可保持㈣却主控 匯流排上之請求’藉此使得主控匯流排不須-直驅麟求信號。 多工器78j系包含例如：八個輸入，其中四個輸入接收來自 =匯流排沿著直接連接84的請求，並且糾四働人在他們被 ,存於請求緩衝H 70時，接收相關請求。#同時請求被接收時， 二=gge_以允許來自最高優先權之主控匯流 ?古二C、* η主接84其中之—通過。如果—主控匯流排不是 7〇Ϊ^古，他的請求係被儲存於個別的請求緩衝器 、商排完成處置料。然·低優先權請求在 K二78提供。決^此優先權的責任係落在請求階 #又仲裁益72，如同下述之更詳細的解釋。 決定72亦接收來自主控匯流排42的請求。依辟 ί ® ^ ^ 路76 指 虎‘不從屬匯流排是否備妥以供存取。例 16 1311712 8〇或是解多工器82。對lit輸出Γ擇域給多工器 接收信號，並且資料階14^4令=杨多工器80在四個輸入 讀取，並且資着段料錄以被由從屬者 送到的被選取的主控^排。輸出路祕讀取資料所欲傳 信號物段_的摘置 等待。等待信號解碼‘電哪個主控匯流排需要 匯流排以通知沒被選取的主:、^H:回授等待信號給主控 待。當從輕流翻未備所«之前必須等 76亦接收來自從屬匯流排本身號解碼邏輯電路 係由等待信號解碼邏輯電路f 號。回授等待信號 之-種的發生而提供一等待卿 ，據兩種條件其中 主控匯流排的請求已被接收1是i疋:來自：特定之 ;第二種條件是，請求已被選取ίίίί^ΪΪί 第八圖係第七圖所示之請求 ，。所應瞭解的是，熟習該項技t者可-實施例方 ==，;9r;⑽ 器60所產生的等待信號’並回授』=== 17 1311712 ff!流f。剛開始時’等待信號係失效(邏輯電路〇)，其指示一 狀n。在此範射，由輸人〇接收輯求職係通過多工 為到正反器92。而維持此請求信號之正反器92的Q輸出 回授到多：L ϋ 90 i。 ㈣出係被 根據第六®之時序®，當請求緩触％接收_請求 夕匯流排仲賴6G感測-請求已被接收並且因而產生—等待仲 (，輯電路1)。此等待信雜提供允許足_時間以蚊是否^ 求以及如果同時請求被接收時決定請求之—次序。邏輯 電，1專待信號係被輸人到多工！I 9〇的選擇輸人，藉此選取在多 =90輸人1力回授信號。此回授信號係對應到原始的 唬。就此觀㈣言，糾信縣—迴財 „輯電路i時，請求信號透過請求緩衝器7〇而== ^於虽睛求滅不再藉由主控匯流排傳送到多工器9〇之“ W存此物使輸駐控細持續驅

當^求最^在請求緩衝器7〇之輸出被選取後，多匯流排仲裁 =〇感測言月求已被選取處理’並且送出一邏輯電路。的等待信J 機人’ #此清除原本職存的·並致能請求 緩衝态70以接收一新的請求。 θ 第九隱第七®所示之請麵段仲裁器Μ之—實施例。根據 equest circuit) 94 ^ ^(previous ownership circuit)

National J circuit 0 一樣/求電路94之邏輯電路元件係包含一及閘(and gate) 之雷技/ϋ0!2以及一D型正反器104。此電路係類似第八圖 5;=ί==;在-類似先前第八圖所描 个里难'此电路之操作。及閘100接收來 1311712 ^，控匯流排的請求信號以及一來自解碼器64的一選擇信號以指 =是否有適當的從屬匯流排已被指定。當兩輸入係高電位時，則 請求信號係被取樣或是被緩衝儲存，如先前所描述。 如圖解s兒明之取樣請求電路94，係一具有管理來自所有主控 匯々il排之所有凊求的代表範例電路。多種的取樣請求電路94係需 =用以，每一主控匯流排實現一對一的關係，以使得每一主控匯 流排之請求可以被分開管理。因此如果内部匯流排系統係配置例 如四個主控匯流排，則四種取樣請求電路94係被建立，每一種取 樣請求電路94對應每一主控匯流排。為了簡潔理由，一種取樣請 φ 求電路94係被展示’並且取樣請求[3:〇]信號係表示取樣請求的四 個位兀3:0係來自主控匯流排42〇、42ι、似2、423。由於每一主控 匯土排可在任何時間提出請求，因此來自主控匯流排之任何組合 求係可以被取樣。例如：一取樣請求[3:〇]的二進位值1〇11係 指不主控匯流排〇 (420)、主控匯流排1 (42〇以及主控匯流排3 (42 ) 係提出請求。 ， 關於先前所有權電路96，先前所有⑴0]信號係一已編碼信 ^，其表示一數量之主控匯流排其中之一。一單一位元可以被編 碼以表示兩個主控匯流排其中之一，並在此範例中，僅有一先前 • 所有權電路96係因此被一具有兩個主控匯非之内部匯流排系統 。在具有三個或是四個主控匯流排之—⑽随排系統係 ^要求兩位元，並且因此將使用兩個先前所有權電路％。三個先 月ίΐ所有，電路96將被要求用在具有五到八個主控匯流排之一内部 =排系統’、及諸如此類等等。如第九圖所示’先前所有權電路 匕έ先剷所有[1:0]½號，此信號具有兩位元用以標示四個可 :的主控II流排其巾之-’其可被標示成從屬匯流排之先前所有 例如··二進位值00係指示主控匯流排〇是先前所有者；〇1 主控匯流排丨是先前所有者；1G係指示主控匯流排2是先 者’及11係指示主控匯流排3是先前所有者。由於在任何 夺間僅-主控匯流排可以是所有者，所以此編碼係可能為了簡化 19 1311712 此電路。 、"月求階段仲裁器72係更包含一選擇組合邏輯電路％，此琴 組合邏輯電路98係包含用以處理來自取樣請求f路94之取^ 求[3:〇]信號與處理來自先前所有權電路％之先前所有[1:〇]信號5月 邏輯電路元件。選擇組合邏輯電路98處理這些信號以輪出二 [3:0]信號。所應注意的是，一高搁置信號係指示一請求在某二部 分的主控匯流排係已被接收並儲存，但是此請求尚未被完成。當 來自某一部分主控匯流排之一請求已被先前選取時，則此請求係

不再被搁置。搁置[3:〇1之輸出係依據下列之表: 先前所有[1:0] 取樣請求[0] 搁置[0] 非“00” (例如 01、10、11) 1 1 所有其他情形 0

先前所有[1:0] 取樣請求[1] ----- 擱置[1] 非“01” (例如 00、10、11) 1 1 所有其他情形 0 先前所有[1:0] 取樣請求[2] 擱置[2] 非“10” (例如 άο、01、11) 1 1 所有其他情形 0 -- 先前所有[1:0] 取樣請求[3] 擱置[3] h--—. 1 非“11” (例如 00、CH、10) 1 所有其他情形 —— --- 0 20 •1311712 另外，選擇組合邏輯電路98輸出一個三位元選擇 此選擇信號係包含在-輪U _位元選擇[取及在另二於二 之一第二與一第二位元選擇[丨:〇]。三位元選擇信號係沿著線86^ 七圖)傳送到多工器78之選擇輸入用以選取八個輸入其中之—。琴 擇[2]位元指示從直接連接84選取一請求(當選擇[2]係一邏 = 〇)或是從請求緩衝器70之一輸入選取一請求(當選擇[2]係— 電路1)。而兩位元選擇[丨:〇]係指示來自四個主控匯流排中 個請求被選取。 再者，在第九圖之示範實施例，係假設内部匯流排系統包人 四個主控匯流排與四個從屬匯流排，如同第三圖中所示。就此^ 例而^，取樣請求電路94將被重複四次且先前所有權電路％將 被重複兩次。娜組合邏龍路98可被配置銳胁何期望之仲 裁協定以輸出任何選擇p:0]信號Q例如：當有多同時請求時， 使用二“固定’’優先權_之㈣，贿-特定主麵流排總是具 南優，權。就固定優先權而言，所有其他的主控匯流排係及 最高優先權㈣至最低優先權而其等之請求係依此次序處理。另 「仲裁之技術係一“循環，，優先權技術，此技術之優先權係給予每 次產生同時請求的;f同主控随排。在_主控匯_曾經是先前 所有者之後，則此主控匯流排係下降至最低優先權。另外，另一 仲裁協錢可能包含固定優先權與循環贱權之—混合，在此範 =中’-個或多個主概流排可被固定成最高優先麵流排，而 厂他主控g流排循環優㈣。下狀紐表係展雜於 1:01輿取檨誥步n 片缺於λ 4挪加，------------- J ^ 举機制。 1 先前所有 取樣請求 選擇[2] 選擇[1:01 00 」 XXIX 1 01 00 X10X 1 10 00 100X 1 11 21 1311712 00 ----- 000X 0 00 ___οι X1XX 1 10 10XX 1 11 01 00X1 1 00 00X0 0 01 _10 1XXX 1 11 10 0XX1 1 00 -^!〇 0X10 1 01 10 ---- 0X00 0 10 11 XXXI 1 00 11 XXI0 1 01 X100 1 10 -^L1 X000 0 11

所應注意的是，由先前所有信號所指示的先前匯流排所有 者’在使用此循環優先權機制的下一回合係變成最低優先權匯流 1。然而，如果由僅有的先前所有者產生一新的請求，且在相同 ，間並沒有其他請求時，則選擇[2]信號係邏輯電路〇，指示來自 目同主控匯流排之請求可以通過而不用緩衝。 圖。段仲裁1174之一實施例方塊 路。然而，在第十圖中，广〜人圖用以儲存—信號之邏輯電 之-選擇信號，其指來自請求階段仲裁器72 輸。當從屬&流排送出一邏』選取用以資料傳 係麵娜㈣_ 74 22 1311712 多工器82 (第七圖）用以 排。在此之後，當來自從麗、破匕&在擱置資料傳送的主控匯流 '選擇信號將被記錄到D 之等待信號係—邏輯電路0時， 由多工器80或是解多卫器8=使^2巾’並且在隨後之時脈期間 第十-圖係第七圖所示 實施例。等待信號解觸輯^邏1^路76之-較佳 以及-或閘(OR㈣及， 器74之-解碼選擇_信:輸入接收來自貧料階段仲裁 取；以及接收來自從屬“:二、曰二，二主，匯流排係目前所選 備妥以供存取。及開114 寺㈣’指不從屬匯流排是否 116亦接收來自請求階齡^輸出7，供一輸入給或間⑽，此或閘 信號解碼邏輯電路76之輪出;一主位元。等待 匯流排等待信號係回授到 ^工匚=3寺^^而此主控 成前，主控匯流排必須等待。控匯机排^曰不在資料傳輸完 r、羅可能使得等待錢解碼邏輯電路76送th-動作的 控匯流排_號。第，狀， =，==一請求係已被接收及被儲存但尚= ^二種情況是，如果請求已被選取獅階虎。 t ί備妥(從屬_辦係高電位)，則或閘^亦提^ 冋主控H排等待錢。此主鐘流排料仲传堆持 到從屬匯軸細辑㈣，其指 正愈Ϊί地實施例中的描述，本發明可能有許多的修 除U切細的描述外，本發明還可以廣泛地在其 : =i上述僅為本發明之較佳實施例而已’並非用以限定本翔 之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完^的 23 1311712 等效改變_飾，均應包含在下料請專利範 【圖式簡單說明】 第-圖係匯流排結構之_概略方塊圖 流排連接複數個主控者與複數個從屬者；早内4 第二圖係本發明所教示之一内部匯流排結構 概略方塊圖；

第三圖係：ΐί四個f控匯流排與四個從屬流排之一内部匯济 、、’°構之一苐一實施例之一概略方塊圖； L 第四圖係第三圖所示之多匯流排介面其中之—之—概略方塊圖； 第五圖係當=僅有—請求產生時，—請求信號與一資料 一時序圖； 第六圖係當三個同時請求產生時’請求信號、資料信號以及等待 信號之一時序圖； 第七圖係第四圖所示之多匯流排仲裁者之一實施例之一概略方塊 圖，

圍内 匯 之一第一實施例之一 第八圖係第七圖所示之請求緩衝器其中之一之一實施例之一概略 方塊圖； 第九圖係第七圖所示之請求階段仲裁者之一實施例之一概略方塊 圖， 第十圖係第七圖所示之資料階段仲裁者之一實施例之一概略方塊 圖；以及 第十一圖係第七圖所示之等待信號解碼邏輯電路之一實施例之一 概略方塊圖。 24 • 1311712 【主要元件符號說明】 ίο傳統匯流排結構 12内部匯流排 14主控者 16從屬者 18 匯流排仲裁器 20内部匯流排結構 22(^22!主控匯流排 24(^24!從屬匯流排 26〇、26!主控者 • 28〇、28ι從屬者 30〇、3〇ι多匯流排介面 32〇、32ι匯流排仲裁器 34連接 40内部匯流排結構 420、42!、422、423主控匯流排 44〇、4七、442、443從屬匯流排 46〇、46!、462、463多匯流排介面 48 主控者 • 50從屬者 52 匯流排仲裁器 42 主控匯流排 44從屬匯流排 46多匯流排介面 60多匯流排仲裁器 62橋接器 64 解碼器 70〇、70!、702、703請求緩衝器 72請求階段仲裁器 25 1311712 74資料階段仲裁器 76 等待信號解碼邏輯電路 78、80 多工器 82解多工器 84直接連接 86線

70請求緩衝器 90 多工器 92 D型正反器 94取樣請求電路 96先前所有權電路 98選擇組合邏輯電路 100 及閘 102 多工器 104 D型正反器 106多工器 108 D型正反器 110多工器 112 D型正反器 114及閘 116 或閘 26

Claims (1)

1. ,1311712 _號 094121131 98 年 3 月 10 曰 修正本 十、申請專利範圍： 1. 一内部匯流排結構，該内部匯流排結構包含： 複數個主控匯流排； 至少一主控者，係連接到每一主控匯流排； 複數個從屬匯流排；

   邓年今月 至少一從屬者，係連接到每一從屬匯流排；以及 複數個多匯流排介面，每一多匯流排介面係對應到一 個別從屬匯流排，每一多匯流排介面係多工傳輸該複數個 主控匯流排到該個別從屬匯流排； 其中每一多匯流排介面包含： 一多匯流排仲裁器，係具有複數個輸入，每一輸入係 對應到一個別主控匯流排；以及 一橋接器，係連接該多匯流排仲裁器與該個別從屬匯 流排； 其中該多匯流排仲裁器包含： 複數個請求緩衝器，係對應到該複數個主控匯流排， 每一請求缓衝器係可儲存一個別主控匯流排之請求； 一請求選擇多工器，係具有一第一組輸入用以接收直 接來自該複數個主控匯流排的請求，以及係具有一第二組 輸入用以接收儲存在該請求匯流排的請求，以及 一請求階段仲裁器，係用以接收來自該複數個主控匯 流排的請求，提供一選擇信號給該請求選擇多工器用以從 27 1311712 該第一組輸入與該第二組輸入之間選取一請求，以及提供 一擱置信號； 其中該請求階段仲裁器包含： 一取樣請求電路； 一先前所有權電路；以及 一選擇組合邏輯電路，係用以接收來自該取樣請求電 路之一取樣請求信號與來自該先前所有權電路之一先前所 Φ 有信號，該選擇組合邏輯電路更用以輸出該擱置信號以及 該選擇信號。 2.根據申請專利範圍第1項之内部匯流排結構，其中 在一第一主控匯流排之一第一主控者係藉由一第一多匯流 排介面存取在一第一從屬匯流排之一第一從屬者，並且同 時在一第二主控匯流排之一第二主控者係藉由一第二多匯 流排介面存取在一第二從屬匯流排之一第二從屬者。 ® 3.根據申請專利範圍第1項之内部匯流排結構，其中 該多匯流排介面更包含一解碼器，該解碼器係連接到該多 匯流排仲裁器與該橋接器，該解碼器係用以解碼在該從屬 匯流排之該從屬者的位址位置。 4.根據申請專利範圍第1項之内部匯流排結構，其中 該多匯流排仲裁器更包含： .一資料階段仲裁器，係用以接收來自該請求階段仲裁 28 1311712 器的該選擇信號，接收來自該從屬匯流排的一等待信號， 以及輸出一資料選擇信號； 一等待信號解碼邏輯電路，係用以接收來自該請求階 段仲裁器的該擱置信號，接收來自該從屬匯流排的該等待 信號，接收來自該資料階段仲裁器的該資料選擇信號，以 及輸出回授等待信號給該複數個主控匯流排； 一寫入多工器，係用以接收來自該複數個主控匯流排 Φ 的寫入信號，接收來自該資料階段仲裁器的該資料選擇信 號以選取該寫入信號其中之一，以及輸出一選取的寫入信 號給該從屬匯流排；以及 一讀取解多工器，係用以接收來自該複數個從屬匯流 排的一讀取信號，接收來自該資料階段仲裁器的該資料選 擇信號以選取該複數個主控匯流排其中之一，該讀取信號 係傳送到所選取的主控匯流排，以及輸出一讀取信號給該 0所選取的主控匯流排。 5.根據申請專利範圍第1項之内部匯流排結構，其中 該取樣請求電路包含複數個請求輸入，該複數個請求輸入 係對應到該複數個主控匯流排，來自該取樣請求電路之該 取樣請求信號係包含一位元對每一主控匯流排，並且其中 從該先前所有權電路輸出之該先前所有信號係包含一編碼 信號，該編碼信號係表示該主控匯流排其中之該一係.該從 29 1311712 屬匯流排之該先前所有者。 6.根據中請專利範目第1項之㈣匯流排結構，其中 該複數個主控錢狀數㈣2，賴數個從屬匯流排之 數量係2。 _ 7·根據申請專利範圍第1項之内部匯流排結構，其中 該複數個主控匯流排之數量係大於2，該複數個從屬匯流 排之數量係大於2。 8·根據申請專利範圍第1項之内部匯流排結構，其中 該歿數個主控匯流排之數量係不等於該複數個從屬匯流排 之數量。 肇 30