1306690 九、發明說明： 【發明所屬之技術領域】 本發明關於一種低雜訊之放大器，應用於射頻積體電路設 計領域中，特別是超寬頻無線通訊系統之低雜訊放大器。 【先前技術】 隨著各類科技的進步，人類所需的資訊傳遞量越來越龐 大’包括精細圖文資料、多媒體播放及人機互動等，於是許多 需要高資料傳輸速度的科技也因應而生。對於通訊系統而言， Φ資料傳輸速度與系統頻寬的大小有直接關聯性，即在相同的時 間內’越寬頻（wideband )的通訊系統越能傳送大量的資訊。 再者’由於日漸講求通訊時的行動自由以及簡化設備空間的需 求’以無線系統取代有線系統進行通訊及資料傳輸已蔚然成形。 習知無線通訊系統中，處理射頻信號（radio frequency signal )的電路主要包括發射端（transmitter)與接收端（receiver) 兩大部分。如第1圖所示，透過天線（01 )接收到的射頻電波 信號進入接收端（02 )之後，以低雜訊放大器（03 )放大信號 •及以降頻器（0〇改變信號頻率至基頻（baseband)，然後，透 過類比至數位轉換器（analog-to- digital converter) (05)將 此基頻信號由類比形式轉變爲數位形式，再進行數位信號處理 (06 )，最後送至應用層（1 〇 );發射信號係反向過程，來自 應用層之基頻數位信號經過數位信號處理（〇 6 )後，透過數位 至類比轉換器（digital-t〇-anal〇g converter) ( 〇5')將信號由數 位形式轉變爲類比形式’再經過升頻器（〇7)及功率放大器（08) 將其轉換成適當頻率及大小的射頻電波信號後發射；降頻器 (04)與升頻器（〇7)係藉由來自一本地震盪器（〇9)之弦波 1306690 信號對接收或發射之信號進行降頻或升頻，其中接收端（〇 2 ) 的低雜訊放大器（03 )是影響系統性能的關鍵電路之一。對寬 頻無線通訊系統而言，該低雜訊放大器（03 )必須在所需的頻 率範圍內，同時符合有良好的輸入阻抗匹配特性、低雜訊性能、 足夠大的增益以及平坦的增益頻率響應等條件；然而以現今技 術而言，欲同時要求寬頻輸入阻抗匹配與寬頻低雜訊性能，在 設計方向是有所抵觸的。 傳統的低雜訊放大器之電路主要利用單組電感電容共振的 原理，其可用頻寬與載波頻率之頻率比率（fractional bandwidth) 小於百分之一，屬於窄頻（narrowband)電路。D. K. Shaeffer, Τ Η. Lee 在 “A 1.5-V， 1.5-GHz CMOS low noise amplifier，” （ /五五丑 J. Solid-State Circuits, v o 1.3 2，no . 5，M ay 1 9 9 7，p p . 7 4 5 - 7 5 9 )的 文獻中指出，在諸多不同的窄頻低雜訊放大器架構中，如第9 圖所示，以源極電感性衰退放大電路（inductive source degenerative amplifier )具有最好的低雜訊及低耗電性能，可以 在窄頻範圍內提供良好的輸入阻抗匹配及信號放大倍率。
爲了將傳統僅具窄頻特性的電路延伸至寬頻領域，A. Bevilacqua，A. M. Niknejad 在 “An Ultrawideband CMOS Low-Noise
Amplifier for 3.1-10.6-GHz Wireless Receivers,” （ /£££ J.
Solid-State Circuits, vol. 39, no. 12, pp. 2259-2268, Dec 2004.)的 文獻及 A. Ismail, A. A. Abidi 在 “A 3-10-GHz Low-Noise
Amplifier with Wideband LC-Ladder Matching Network," ( IEEE J. Solid-State Circuits, vol. 39， no. 12， pp. 2269-2277, Dec 2 0 04.)的文獻中，揭示在源/射極電感性衰退放大電路電晶體之 前端加入一多階帶通濾波（multi_order band-pass filtering)電 1306690 路架構，如第1 〇圖所示。此技術雖可提供寬頻的輸入阻抗匹配， 然而，其低雜訊性能仍將偈限其在偏低頻的窄頻範圍中，再者， 過多的電感及電容也會使得電路所需之晶片面積異常龐大。
Robert Hu and Μ. S. C. Yang 等人在 “Investigation of Different I n p u t - M at c h i n g Mechanisms Used in Wide-Band LNA Design，，， (International Journal of Inf r ar e d and Millimeter )rαve·s，vol.26，no.2，pp·22 1 -245，Feb 200 5·)的文獻中曾提出 一種同時應用源極電感性衰退及電容性迴授的放大電路，如第 φ 1 1圖所示。此電路理論上雖可提供更佳寬頻的輸入阻抗匹配， 但實際上受限於電晶體寄生電阻的影響此寬頻特性會大幅縮 減。 此外，在變壓器迴授之相關應用方面，D. J. Cassan, J. R. Long 在 “A 1 - V transformer-feedback low-noise amplifier for 5 - G Hz wireless LAN in 0.18um CMOS,55 (IEEE J. Solid-State CircMi·，·?，vol.38, No. 3，March 2003，pp. 427-43 5)的文獻及美 國專利US 6,026,286 A均揭示關於變壓器在低雜訊放大器上的 •應用硏究及成果，如第1 2圖所示，其電路設計是依據單向化 (uni-lateralization)之原理，故其設計因而被限制在改善其窄 頻特性的部份，而不包括寬頻部份。 綜合上述所論，若能發展一種超寬頻低雜訊放大器之電路 架構，以突破窄頻限制而達到寬頻平坦增益、寬頻阻抗匹配甚 至寬頻雜訊最佳化，無疑是在此射頻電路領域人士汲汲企求的 硏發目標。 【發明內容】 本發明之首要目的係提供一種新穎的超寬頻低雜訊放大器 1306690 核心電路與架構，其與習知技術最大的不同點，在於同時利用 前述之電容性迴授及串串模式之電感性迴授，並藉由增加一特 定電感控制上述兩種負迴授之各別工作頻率範圍，而達到寬頻 化，亦即，本發明之超寬頻低雜訊放大器，其具有之核心電路 架構，至少包含： 一電感性串串負迴授電路，包含一具有電感性元件及一電晶 體，該電感性元件必須配合該電晶體放大特性提供一串串模 式之電感性負迴授路徑； I 一電容性並並負迴授電路，包含一電容性負載，其兩端點分別 連接至該核心電路的輸出端點與接地端點，且該電容性負載 與該電晶體之一寄生電容配合該電晶體放大特性形成一並並 模式之負迴授路徑；以及 一具有電感性之線圏，其兩端點分別連接至該電晶體之汲極與 該核心電路的輸出端點； 根據上述之本發明超寬頻低雜訊放大器，其設計槪念在於’該 具有電感性之線圈可提供一頻率特性，以控制上述兩種負迴授 #電路之各別操作頻率範圍，而達到寬頻化之目的。 進一步詳述之，根據上述之本發明放大器設計槪念’如第2 圖所示，其係利用該具有電感性之線圏之頻率特性’而讓該電 容性並並負迴授作用在中低頻頻段，且該電感性串串負迴授作 用在高頻頻段，因而在整個所需頻段之內，提供超寬頻 阻抗匹配。 根據上述之本發明放大器核心電路架構，該電晶體之電晶 體例如爲場效應電晶體（FET)或是雙極接面電晶體（BJT) - 第3圖所示爲根據本發明之設計槪念所實現的核心電路範 1306690 例。來自天線而具有特定電壓與電流關係的射頻信號由電路圖 左方信號輸入端（signal input)輸入，經過放大後由右方信號 輸出端（signal output)輸出射頻電壓信號。其中，電感Lg (又 稱閘極線圈）接於信號輸入端及電晶體之閘極之間，電感Ld (又 稱汲極線圈）接於電晶體之汲極與電容性負載CL之間，電感Ls (又稱源極線圈）接於電晶體之源極與接地端之間。 其中，電感Ls偵測電晶體源極之輸出電流並產生一電壓迴 授至信號輸入端，因而形成一串串模式之電感性負迴授路徑， φ代表本設計槪念中之提供一串串模式電感性負迴授之電感性元 件。電容性負載CL則代表設計槪念中所提，提供電容性並並負 迴授之該電容性負載，其原理在於利用電晶體之閘極與汲極之 間具有元件寄生電容與電容性負載，配合電晶體放大特性可形 成並並模式之電容性負迴授路徑。 電感L d則代表設計槪念中，提供一頻率特性以控制上述兩 種負迴授電路之各別操作頻率範圍之該具有電感性之線圈。再 者’電感Lg用以將此兩種負迴授所產生的輸入阻抗進一步匹配 #至輸入信號源之特性阻抗，以協助同時達成寬頻阻抗匹配及寬 頻雜訊最佳化。 在本發明之設計槪念當中，利用該電感Ld可讓該電容性並 並負迴授作用在中低頻頻段，且該電感性串串負迴授作用在高 頻頻段。結合此具有雙重負迴授路徑之放大電路，因而可在電 路之信號輸入端提供非常寬頻且良好的阻抗匹配及最佳化雜訊 性能。 根據本發明之設計槪念所實現之核心電路，在本案中提出 一更有效之實施方式，其特點在於利用以串對串模式連接之單 1306690 一變壓器，替代第3圖中包括Lg、Ld、Ls等三個電感。亦即， 本發明之另一目的係提供一種新穎的超寬頻低雜訊放大器’特 點在於依據上述之設計槪念，其具有核心電路架構，至少包含： 一變壓器串串負迴授電路，包含兩磁性耦合的第一線圈與第二 線圈、及一電晶體，且該第一線圈的兩端點分別連接到該電 晶體的閘極與該核心電路的輸入端點，該第二線圏的兩端點 分別連接到該電晶體的汲極與該核心電路的輸出端點，其中 該兩線圈係電感性耦合成一變壓器，而該兩線圈的耦合配合 ^ 電晶體放大特性可提供一串串模式之負迴授路徑；以及 一電容性並並負迴授電路，包含一電容性負載，其兩端點分別 連接至該核心電路的輸出端點與接地端點，且該電容性負載 與該電晶體之一寄生電容形成一並並模式之負迴授路徑。 第4圖所示爲根據本發明之利用變壓器串串負迴授之低雜 訊放大器之核心電路。第4(a)圖爲單一電晶體實現之架構，第 4(b)圖爲利用互補式電晶體實現之架構。來自天線而具有特定電 壓與電流關係的射頻信號由電路圖左方信號輸入端（signal ® input)輸入，經過放大後由右方信號輸出端（signal output)輸 出射頻電壓信號。 其中，電感(又稱第一線圈）接於信號輸入端及電晶體 之閘極之間，電感L2 (又稱第二線圈）接於電晶體之汲極與電 容性負載C l之間’ L!及L2具有電感性耦合而形成變壓器，耦 合方向如電感上之圓點標記所示，其耦合電感量爲M。該變壓 器偵測電晶體汲極之輸出電流並產生一電壓迴授至信號輸入 端，因而形成—串串模式之負迴授路徑’稱之爲“變壓器串串負 迴授”。因此’本發明之核心電路係利用單一變壓器同時表現出 -10- 1306690 三個電感特性，包括L!、L2及Μ’各別替代第3圖中的Lg、Ld、 、等三個獨立電感。亦即，耦合電感量Μ代表本設計槪念中之 提供一串串模式電感性負迴授之電感性元件；電感L2則代表設 計槪念中，提供一頻率特性以控制上述兩種負迴授電路之各別 操作頻率範圍之該具有電感性之線圈；電感L i則用以將輸入阻 抗進一步匹配至輸入信號源之特性阻抗。再者，利用電晶體之 閘極與汲極之間具有元件寄生電容與電容性負載，配合電晶體 放大特性形成並並模式之電容性負迴授路徑。 φ 在第4(a)圖的電路中，由於電感器對於直流電流而言等效 爲短路，因此其中之直流電流源可配置在電感L2的任何一側。 第5圖表示具有不同的偏壓設定所做的耦合電容配置。由於耦 合電容（coupling capacitor)對於射頻信號而言等效爲短路， 因此耦合電容可配置在信號放大路徑上的任何一個位置，例如 第5圖中之Ccl及CC2。 本發明之再一目的係提供一種新穎的超寬頻低雜訊放大 器，主要包括一第一級放大電路，其特徵在於該第一級放大電 ®路至少包含： 一第一電晶體，至少具有一閘極、一汲極以及一源極，該第一 源極連接到一接地端點； 一第二電晶體，至少具有一閘極、一汲極以及一源極，而該第 二電晶體之閘極連接到該第一電晶體之閘極，該第二電晶體 之汲極連接到該第一電晶體之汲極，且該第二源極連接到一 直流電壓源； 一第一線圈與一第二線圈，兩者係以磁性耦合，該第一線圈的 兩端點分別連接到該第一電晶體之閘極與該核心電路的信號 -11 - 1306690 輸入端點，該第二線圈的兩端點分別連接到該第一電晶體之 汲極與該第一級放大電路的信號輸出端點，其中該兩線圈實 質地構成一變壓器，且該兩線圏的耦合形成一迴授路徑； 一電容性負載，其一端連接到該第一級放大電路的信號輸出端 點，另一端連接於一接地端點；以及 一第三線圈，一端連接到該第一級放大電路的信號輸入端點’ 另一端連接到一接地端點。 根據上述之本發明超寬頻低雜訊放大器，更包含一電容 器，其兩端點分別連接至該第一放大電路的輸入端點與一接地 端點，用以配合該第三線圈壓抑低頻之過大增益量。 如上述之本發明超寬頻低雜訊放大器，另包括第二種態 樣，係於上述之第一級放大電路，另外加入一第二級放大電路 所構成，該第二級放大電路，至少包含： 一電阻性阻抗； 一第四線圈及一第五線圈； 一第三電晶體，至少具有一閘極、一汲極以及一源極，而其閘 極係連接到該第一級放大器電路的輸出端點，且其源極係連 接到一接地端點；以及 一第四電晶體，至少具有一閘極、一汲極以及一源極，其源極 係經過該第四線圈連接到該第三電晶體之汲極，其閘極係連 接到一直流電壓源，其該汲極作爲該第二級放大器電路的信 號輸出端點，並且透過該阻抗及該第五線圈而連接到一直流 電壓源。 根據上述之本發明超寬頻低雜訊放大器，其中該第一電晶 體與該第二電晶體，例如係雙極接面電晶體（BJT)或是場效應電 -12- 1306690 晶體（FET)。 根據上述之本發明超寬頻低雜訊放大器，其中該第三電晶 體與該第四電晶體，例如係雙極接面電晶體（BJT)或是場效應電 晶體（FET)。 根據上述之本發明超寬頻低雜訊放大器，其中直流電壓源 對射頻信號而言可等效爲接地端點。此外，亦可利用親合電容 之一端接地或接直流電壓源’因而組成之去稱合電容 (decoupling capacitor，CBP )替代接，地端點或直流電壓源。去 φ耦合電容對射頻信號而言亦等效爲接地端點。 第6圖係表示本發明之超寬頻低雜訊放大器示意圖，其中 核心電路在整體低雜訊放大器電路中係扮演第一級放大的角 色，其所需之電容性負載CL ’係應用第二級放大電路中，介於 第三電晶體閘極與源極之間的寄生電容。 本發明之超寬頻低雜訊放大器之第一級放大電路具有兩個 高峰之增益頻率響應，該兩個增益高峰分別出現在低頻頻段及 高頻頻段；而本發明之第二級放大電路另在中頻頻段產生一較 II寬頻之增益高峰。第一級放大電路與第二級放大電路組合後， 整體放大器電路增益頻率響應在低、中、高頻頻段呈現良好之 高增益量及增益平坦度，達成超寬頻特性。 本發明之第一級放大電路產生兩個高峰之工作原理在於： 第一、利用信號輸入端之電感L3(又稱第三線圈）壓抑低頻之 過大增益量，藉此在低頻頻段形成一增益高峰：第二、本電路 利用變壓器之電感L2與電容性負載CL在高頻共振以在高頻頻 段製造另一增益高峰。本發明之第二級放大電路在中頻頻段產 生一較寬頻之增益高峰，其原理在於利用電阻R1、電感L5 (又 -13- 1306690 稱第五線圈）及第四電晶體之寄生電容形成R-L-C並聯共振而 產生增益高峰。 本發明之超寬頻低雜訊放大器，更包含一電感L4(又稱第 四線圈），其作用爲在高頻頻段提供一輔助性質之增益提升。 由於本發明之第一級放大電路具有高頻頻段之增益高峰， 因而可改善高頻頻段之雜訊性能，與習知技術中之超寬頻低雜 訊放大器相較，本發明之超寬頻低雜訊放大器在高頻頻段的雜 訊性能有大幅進步。 % 另一方面，本發明之核心電路利用單一變壓器可同時表現 出三個獨立電感（包括L1、L2及Μ )的特性，使得在晶片上製 作具有同樣性能之電路，只需耗用一個電感所需之晶片面積， 而不需耗用三個獨立電感所需之晶片面積，因而整體晶片面積 較小，可有效降低製作成本。 【實施方式】 以下詳細地說明本發明之較佳實施例，然而應被理解的 是，本發明提供許多可適用的發明觀念，而這些觀念能被體現 ®於更寬廣且多樣的特定具體背景中，所討論的特定具體的實施 .例僅是說明使用本發明的特定方式之一，而且不會限制本發明 的範圍。 本發明提供之利用變壓器串串負迴授之低雜訊放大器，如 第4(a)、4(b)圖所示，其實際工作原理係同時利用以串串模式連 接之變壓器串串負迴授，以及藉由電晶體之寄生電容與其另一 負載電容所產生的電容性並並負迴授’所形成之雙迴授路徑以 達到寬頻化。 第5圖表示係以互補式電晶體實現之架構來說明以負迴授 -14- 1306690 放大電路架構作爲核心電路，而此核心電路在整體低雜訊放大 器電路（LNA)中是扮演第一級（first stage)放大的角色，其中，該 低雜訊放大器電路是接收端電路的第一級放大電路，主要目的 提供來自天線之微弱信號所需要的增益（gain )以提高靈敏度 (sensitivity )。整體低雜訊放大器電路如第6圖所示，以下分 別說明第一級放大器電路及第二級放大器電路之作動原理。 [第一級放大器電路] 第6圖係表示一種由第一級放大電路及第二級放大電路所 φ構成的完整低雜訊放大器電路示意圖’係利用負迴授放大電路 作爲第一級放大電路的核心電路’其中該低雜訊放大器電路之 第一級放大電路至少包含：―第一電晶體Μι、一第二電晶體 M2、兩磁性稱合的一第一電感Li與一第—電感L2、以及一第三 電感L3。 該第一電晶體⑷具有一第一蘭極Gi、一第一汲極〇2、以 及一第一源極Sl，該第一電晶體的第一源極Sl連接到接地 電位GND ;該第一電感Lt的兩端點係分別連接到該第一閘極 • Gi及該低雜訊放大器電路的一輸入端點ΙΝι，而該第二電感L2 的兩端點係分別連接到該第1汲極D 1與該低雜訊放大器電路的 一信號輸出端點OUT!，其中該兩電感Ll、L2係以磁性稱合的 方式構成一變壓器，且其磁性稱合亦形成了 一迴授路徑；及一 第二電晶體M2，具有一第一鬧極〇2、—第一汲極〇2、以及一 第二源極S 2，該第二閘極G 2係與該弟—聞極G 1相連接’該第 二汲極D 2係與該第一汲極D 1相連接’且該第一源極S 2係連接 到電壓VDD，及一第三電感L3 ’ 一端連接到接地電位GND ’另 一端連接透過一電容Cc係連接至該輸入點1Nl’而該電谷Cc 1306690 係一耦合電容，由於本電路所處理的信號是高頻射頻信號，大 電容値的耦合電容對射頻信號而言係等效於短路，所以一信號 來源（signal input)可施加於該輸入端點IN!，並透過該電容Cc 而直接進入該負迴授放大電路。 上述第一級放大器電路係針對同時具有兩個增益高峰之增 益頻率響應而設計。由於電晶體自身之增益頻率響應爲低通 (low pass )型式，本電路首先利用信號輸入端之電感L3壓抑 低頻之過大增益量，藉此在低頻頻段形成一增益高峰，再利用 φ兩磁性耦合的第一電感L i與第二電感L2之串對串連接而成之變 壓器架構，並以第三電晶體M3之第三閘極G3與第三源級S3之 間的寄生電容替代原第4圖之負載電容Cl，而在高頻共振以製 造第二個增益高峰，藉此在放大器電路形成兩個增益高峰之增 益頻率響應。 [第二級放大器電路] 接著，說明一低雜訊放大器電路之第二級（second stage)放 大器電路。如第6圖所示，該第二級放大器電路包含：一第三 #電晶體M3、一第四電晶體M4、一第三電感L3、一第四電感L4、 及一電阻Ri。 其中，第三電晶體M3具有一第三閘極G3連接到第一級放 大器之輸出端點OUTi，且該第三電晶體M3的第三源極S3係連 接到接電地位GND。該第四電晶體M4係具有一第四閘極G4， 該第四電晶體M4的第四源極S4係透過該第四線圈L4連接到該 第三電晶體M3的第三汲極D3，及該第四電晶體M4的該第四閘 極G4連接到電壓VDD，且該第四電晶體的第四汲極D4係透過 相互串聯的該第五電感L5及該電阻 Ri而連接到電壓VDD，R, -16 - 1306690 及L5係用以共同提高中間頻段之增益，及該第四電晶體Μ4的 該第四汲極D4係作爲該第二級放大器電路的信號輸出端點。 而第三電晶體M3與第四電晶體M4之間連接的該第四電感 L 4係在高頻端提供輔助性質的增益提升’再者’第五電感L 5則 提供中頻頻段之增益’使得完整的低雜訊放大器在頻帶內除了 具有高增益外，其增益平坦度（gain flatness )亦能達到增益變 異（gain variation)少於Ι-dB以內的水準。 配合第一級放大電路及第二級放大電路’本發明之低雜訊 ^放大器可得到極寬頻的增益響應、及優良的輸入阻抗匹配特性 與雜訊匹配特性。在與其他習知寬頻技術比較下’此種低雜訊 放大器電路（包括一第一級放大器電路及一第二級放大器電路） 除了各方面性能大幅提升外，耗電量也更低。且由於單一變壓 器可同時表現出三個獨立電感（包括L!' 1^2及M)的特性’使 得在晶片上製作具有同樣性能之電路，只需耗用一個電感所需 之晶片面積，而不需耗用三個獨立電感所需之晶片面積，因而 整體晶片面積較小，可有效降低製作成本。 前述之電晶體可爲場效應電晶體（Field-effect transistor， FET)或金屬氧化物半導體場效電晶體（Metal Oxide Semiconductor Field Effect Transistor，MOSFET)，但該電晶體 可使用雙極接面電晶體（Bipolar-junction transistor，BJT)取 代，而該雙極接面電晶體的基極（base)、集極（collector)、以及 射極（emitter)則分別對應於該場效電晶體之閘極、汲極、以及源 極，亦可獲得相同之功效。 [實施例之模擬結果] 本發明之超寬頻低雜訊放大器爲量測在不同頻率下之輸入 -17- 1306690 阻抗及輸出阻抗匹配、射頻功率增益量、雜訊係數的情形下’ 還須外加一緩衝級（buffer stage )電路BUFFER，如第7圖所 示，其中，在本模擬實驗中，該緩衝級BUFFER是以源級隨耦 (source follower)電路實現寬頻特性。 第8(a)〜8(c)圖係分別表示在不同頻率下之輸入阻抗及輸 出阻抗匹配、射頻功率增益量（power gain)、雜訊係數（noise figure)的模擬結果圖。 如第8 (a)圖所示，爲此電路之輸入端及輸出端阻抗匹配狀 φ況，分別以SM(代表輸入反射係數）及S22(代表輸出反射係數） 之反射係數方式表示，可發現在3.1 GHz〜10.6GHz如此寬的頻 率範圍內均低於-10dB，爲一有效的寬頻匹配結果。 如第8(b)圖所示，爲此電路的功率增益（Power Gain)，在 3.1 GHz〜10.6GHz的頻率範圍內除了有16-dB的高增益外，其 增益變化亦在1 -dB以內，具有非常高的增益平整度。 如第8(c)圖所示，爲此電路的雜訊係數，除了在頻率範圍 內均有很低的雜訊係數外，其曲線亦與最小可達雜訊係數 • (minimum noise figure)之曲線幾乎疊合，表現出非常好的寬 頻雜訊匹配特性。 由上述本發明較佳實施例，可知本發明技術之效果係具有： (1) 同時利用變壓器（第一電感、第二電感）之電感性串串負 迴授，以及電晶體閘極與汲極之間寄生電容之電容性並並 負迴授，達成寬頻輸入阻抗匹配與寬頻雜訊最佳化； (2) 同時利用第二電感與電容性負載之共振，以及第三電感抑 制低頻增益，而產生兩個增益高峰之增益頻率響應並提供 寬頻低雜訊性能； -18- 1306690 (3) 利用（1)及（2)之兩技術特點，本發明之超寬頻低雜訊放大器 電路架構可達成良好的寬頻阻抗匹配、寬頻雜訊匹配、以 輔助可達成良好的寬頻增益平坦度；以及 (4) 利用單一變壓器同時表現出三個獨立電感特性，使得在晶 片上製作所需之晶片面積較小，有效降低製作成本。 【圖式簡單說明】 第1圖係表示習知寬頻無線通訊系統之方塊圖。 第2圖係表示核心電路設計槪念之方塊圖。 φ第3圖係表示依據設計槪念之初步核心電路範例。 第4(a)圖係表示單一電晶體實現之核心電路架構圖。 第4(b)圖係表示利用兩互補之電晶體實現之核心電路架構圖。 第5圖係不同偏壓設定下的串對串變壓器耦合迴授低雜訊 放大器核心電路。 第6圖係表示本發明之變壓器耦合之串對串負迴授電路示 意圖。 第7圖係根據第4圖之變壓器耦合之串對串負迴授電路圖， W 外加一緩衝級（buffer stage )電路示意圖。 第8(a)圖係本發明之實施例之電路模擬結果：不同頻率下以反 射係數表示輸入及輸出阻抗匹配情形。 第8(b)圖係本發明之實施例之電路模擬結果：不同頻率下的射 頻功率增益量（power gain)。 第8(c)圖係本發明之實施例之電路模擬結果：不同頻率下的雜 訊係數（noise figure)。 第9圖表不習知窄頻低雜訊放大器架構，係源極電感性孩退 -19- 1306690 放大電路。 第1 0圖 表示習知於源/射極電感性衰退放大電路電晶體之前 端加入一多階帶通濾波之電路架構。 第1 1圖 表示習知同時應用源極電感性衰退及電容性迴授的 放大電路架構。 第1 2圖 表示習知變壓器在低雜訊放大器上的應用示意。 【主要元件符號說明】 0 1 天線 φ 02 接收端 03 低雜訊放大器 04 降頻器 05 類比至數位轉換器 05’ 數位至類比轉換器 06 基頻數位信號處理 07 升頻器 08 功率放大器 ® 09本地震盪器 10 應用層 11 發射端 M, 第一電晶體 〇! 第一閘極 D1 第一汲極 S 1 第一源極 M2 第二電晶體 -20- 1306690
〇2 第 d2 第 s2 第 m3 第 g3 第 d3 第 S3 第 m4 第 g4 第 d4 第 s4 第 Lg 閘 Ld 汲 Ls 源 Li 第 l2 第 l3 第 l4 第 l5 第 Cc 牵禹 R. 電 BUFFER VDD GND 二閘極 二汲極 二源極 三電晶體 三閘極 三汲極 三源極 四電晶體 四鬧極 四汲極 四源極 極電感（閘極線圏） 極電感（汲極線圈） 極電感（源極線圈） 一電感（第一線圈） 二電感（第二線圈） 三電感（第三線圏） 四電感（第四線圈） 五電感（第五線圈） 合電容 阻 緩衝級電路 直流電壓源 接地端點 -21 -