TWI301357B - Dynamic logic return-to-zero latching mechanism - Google Patents

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I3013l 〇(1〇〇/〇〇6 96 2 曰修(更 96-11-2 九、發明說明： 【發明所屬之技術領域】 用於，且特別是有關於-種 的^ 鎖木構，其可以顯著地降低資料輪出 【先前技術】 的與力在=體系結射’隨著每—鑛段邏輯運算複雜程度 、首3 倾的複雜程度也在增加。_，由於速度是管 的1_因素’越來越多的工作需要在每個環節中用 門0 _/的時間來完成。為了在規定的時間内完成任務，人們 技術。其中典型岐把讀分配到各個環節，然後 完成ΐ輯運算工作 '然而這種技術只是在複合/ nH ’補仏了執行邏輯運算所需要的時間。換句話 處理了目驗耻#勒財執行複雜的 起的問題。然而，真正的問題在於目前的邏輯運 的_、位元比較器等）產生輸出 時間算^所需要的時間包含了奴時間和保持 要的時門二且古±於/、輸入資料’並且邏輯運算電路運算所需 來決定的=路的“速度”是以它的資料到輸出時間 系統中，每定時間和時脈顺出時間的總和。在管道 中母個㈣中慢速邏輯運算單元導致的延遲最後會累加 1301357 14864 4^64twfl.doc/006 曰修(更)正本 96-11-2 tsr個系統的運行速度便會被拖慢。 本發明係提供—種動態邏輯歸零栓鎖器，其包括塑一 寸脈信號的一互補運算元件對， 曾 "7 ' 邏輯和-栓鎖邏輯。射，糾運‘路d —延化反向 對之問的-箱W 路係輕接互補運算元件 —邏輯功&。证:即點亡ί係依據至少―輸人資料信號來執行 進行延·㈣，並轉時脈信號 右命々々 運#元成k號。而栓鎖邏輯係塑應箱 變ι=篇，時脈信號之有效緣和運算完成信;:跳 點的邏it =； 依據預充電節點的狀態來財—輸出節 的^狀恶，亚且在兩個運算週期之間將輸出節。 到獅度可以從只包括，單的元件 ^的構㈣。科反向電路可以 貝現。在-個實施例中，延時反向邏輯電路係: ，實現。本發明之動態邏輯歸零 °二 附加互補邏輯，係共同操作用來 的狀態。本發明之一些實施例也使用-益足栓鎖夕半=寸疋 類似^路，來把歸零輸出信號變成暫存器輸出路或 觀點來看，本發明係提供—種 括-個動態電路，一延時反向器和 】:路其包 路，在—時脈信號為低時對至少—預充其中，動態電 =撕，職行-邏輯功能==充= 脈信號。料，賴反$ Ι3〇13?Ι_,, bc/006 9Ιπ>ί 0 2 日修(更)正本 96-11-2 ^於日守^说的上升緣，而結束於延時反向信號接下來的下 牛、、^運^’依據預充電節點的狀態而決定—輸出節點 在其他的時間内，控制輸出節點的邏輯狀態為零。 二:，山：以增加一個無足栓鎖多米諾電路或類似電路，來 將知夺輸出轉變成暫存器輸出。 動態電路可以以多重動態電路來 收對應之輸入信號，並對對库之_ 紅、私路都接 可以以夕舌w 了·之預充电即點充電。栓鎖電路也 路_ 、成來實現，每—栓鎖f路都鱗應之動能電 目_ ’並接《L信號。此外，每-栓鎖 爾夕魏^ )的方式輕接到輸出節點。藉由庫 用夕重動恶電路和對應的多重检 ，由應 施例中，可以實現-“=ΡίΓ也〗可轉常複雜。在—個實 從另一觀點來丢Λ ve调的邏輯功能。 ^ u來看，本發明提供一種叙能、爲姑㊅& 法，其步驟系敘述如下。者—日士H種動4姊碰鎖方 r 田日守脈信號在一笫一玀龉处< 士 預置一第一節點。當時脈信 時， 2行-邏輯功能來控制第__ 反向上述之時脈信號，並且提供 接者，延時和 據在一運算週期内所決定之第一Μ t σ ¥脈k唬。然後依 點的邏輯狀態，此運鎖輪出節 態時，並且結束於對應之下— σ唬轉交為弟二邏輯狀 最後，在兩個運算週期之間，將時脈信號發生轉變時。 本發明可以再包缺邏輯狀態。 諾電路來提供暫存器輸出信號。=，、，、占上的-栓鎖多米 〜驟包括了 t延時反向時脈 I3013l, doc/006 年9月日修(更)正夂 96-11-2 信號為高邏輯狀態時，傳遞第一節點之邏輯狀態到一上拉控制 ^點。如果上拉控制節點為低邏輯狀態，則把輸出節點拉^高 邏輯狀態，而若是第一節點為高邏輯狀態時，則把輸出節點拉 至低，輯狀態。本發明也還可財延時反㈣脈訊號是在低邏 輯狀恶以及時脈訊號是在低邏輯狀態時，將上拉控制節點保持 在高邏輯狀態。 ..... #為讓本發明之上述和其仙容、特徵和優點能更明顯 易十重，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 、口 【實施方式】 下面的闡述可以讓熟習此技藝者根據具體條件製作和使 二本專利。對?關進行各種修改_ f此技藝者來說是很簡 早的，同時這裏提到的總體原則也可以應用於其他的實例。因 此本务明不局限於這晨展示並闡述的這些特定實例，而是可 以在與這裏的糊和創難相符的更廣的範_發揮作用。 本巾請的發明人認綱在速度絲重要时的邏輯電路 中需要^供栓鎖輸出，因而開發出一種整合的歸零栓鎖器，係 用在依#動電路來運行速度_邏輯運算 二面，圖丄-圖6中將對其進行進一步解釋。在管道結構中， 動ϊίϊ，器在各環節間傳遞資料’而本發明實施例中的 動恶邏輯歸零栓_可以㈣提高整個系統的運行速度。 1Α係纷示一種動態電路觸㈣路圖，用它來^明動 ^路的特性。動態電路剛包括一輸 通道和ν通道元件P1，N1和Ν2所組成。P1和N2m I3013l ，fl .doc/006 9Vi:F^ 更)

丨正本丨 _*_ I 96-11-2 ^運^^為運算邏輯。P1的源極耦接到電源端 到節點’105，雜t點1〇5 ’以提供信號HI。N1峡極減 航I:;:=細的汲極。N2 传ί DMA、雨即‘點1〇1提供給P1和N2的閘極。輸入資料 103提供給N1的閘極。反向/緩衝請 供:出仲5互相輕接’輸出端減至節點獅，以提 伴弱保持電路⑴耦接至節點105。而此弱 二甘―反向器11U，其輸入係輕接節點105， ^接收巧m，喊輪出_接第二反向器⑽的輸入，而 弟-反向為lllb的輸出則麵接至節點1〇5。 中^ ^係1 會示動態電路100的時序圖。請參照圖IB，i 仏虎 CLK，DATA，Hl，〇UT_f T〇 時，信號CLK為低，傕迕B,B曰 一w木在10 前1、膝Λ 為關閉而P1導通，信號HI被 預充电至邏輯局電位，為在輸入時脈信f虎CLK之上升緣上的 =議之運算做準備。在輸入時脈信號CLK為低的半2 週期内，信號out信號也被反向器1G7控縣低。在輸= 以5唬CLK為低的半個週期内，信號data的典型值也 =’如圖中T1 _狀態所示，這是因顧丨 ς 路應的典型結構，係以疊接結構配置，以將前 信號out連細級電路的輪人細讓data ^輸1 ^由於輸入資料錢_為邏輯低電位，因此ni 接下來’在T2時1夺脈信號CLK變高，而使得吣 糾_。由於資料信號DATA在T2時為低，而m係關閉， 13013¾ 4864twfl .doc/006 9 了一,〜〜一一 _V1*!2 曰修(更)正. 96-11-2 導致信號HI不由輪入部分驅動。然而在這個時刻，保持電 會維持信號hi的高電位不變，同時反向器1〇7維持輪出 信號OUT為低。如果在輪入時脈信號CLK為高的半個週 内，輸入資料信❹ΑΤΑ被驅動為邏輯高電位，如圖中T3時 刻所示’ N1和Ν2同時導通’而使得保持電路111失效，以 致於信號m被放電至邏輯低電位。反向器1G7會響應 使輸出信號OUT為高電位。 。接下來在T4日夺，輸入時脈信號CLK變低，輸入資料信 號DATA也被驅動至低。因此信號再一次被ρι預充電^ 高電位’輸出信號out同時被拉低。接下來在T5時，= 喊域CLK又變高’此時輸入資料信號〇偷為低，以致 於Ν2導通Ν1關閉。因此，信號；^沒有放電，並且輸出信號 OUT保持低電位。然而熟習此技藝者應當知道，在τ5後^ =剝虎CLK的半個週期内，任何驅動輸入資料信號data ^料的彳了為，都料起錢被放電和輸出信號〇υτ :低。 =圖財的動態電路励為例，動態電路比實現同樣邏 能的其他電路(包括靜態電路)要快，奴因為動態電 ”已經被預置（如預充電）為某個邏輯狀態。注意到在 =㈣健CLK為_，錄ΗΙ 預充電以，這樣輸 ^遽OUT就會被觀電至低。由於時脈產生模組（如⑴ 運=輯（如N1)結合在—起的，因此實際上也消 料設物間。熟習此技藝者可以使用更複雜的邏輯 %路（如多輸入多工器）來代替動態電路100中的簡單邏輯運 13〇lm 4864twfl.doc/〇〇6 96· 11· 0 2——~一一 年月日修(更)正本 96-11-2 算器件N1而不影響系統的速度和功率消耗 電路速度快’然而至今奴有在“資料信號 CLK^l检鎖為。如圖所緣示的T3期間在輸入時脈信號 本為局避輯狀悲時，一開始為低之輪出錄0UT會在 ^個週期後從低變為高，以響應輸人㈣錢以伙從低變 =的變化。這至少是騎麼辑者需要給現有 恶電路提供暫存器輸入的一個原因。

圖2八係績示依照本發明之一較佳實施例的一種動態邏輯 歸零栓鎖器的電路圖。動態邏輯歸零栓鎖器·的輸入部分和 圖1A中的動態電路1〇〇的輸入部分類似，係由一 p通道元件 P1和一 N通道元件N2配置成一對互補運算元件對。ρι的源 極耦接到VDD，而汲極則耦接到預充電節點2〇7，以提供信 唬TOP。動態電路1〇〇中的^^通道元件N1被一個動態運算電 路205代替，其耦接在節點2〇7和N2的汲極之間，吣=源 極接地。動態運算電路205可以和N1 —樣簡單也可以很^复 雜。在另外並且更複雜的實施例中，動態運算電路2〇5是由更 複雜的運算邏輯的結構配置而成，此運算邏輯係於輸入時脈信 號CLK在高電位時，把信號T0P拉低來實現運算功能。同^ 地，儘管單一資料信號(DATA)在進行運算，但是熟習此技藝 者應^知道’在運异過程中可以使用任何數量的資料信號。動 態運算電路205在執行或是其他運算一邏輯功能時，可以從最 簡單排列至最複雜。 輸入時脈信號CLK透過節點201提供到P1和N2的閑極 和一個延時反向電路209的輸入端。輸入資料信號DATA透 11 130131 fl.doc/006 ^日修(更)正本 96-11-2 ====算電㈣的輪入端。检鎖邏輯 =向電路二和二 EC。_ 215同時也柄接p2和N3的閘極^運^成= 也可以被理解為經過延日才凡成t唬EC 的源極_D反二處理後的時脈信號。_ 垃人η λλ 卩點2〇7與Ν通道元件Ν3的源極互相耦 接’ Ν3的汲極耦接至上拉 PC。節點217同時又I Ρ2 7叫供上拉控制信號 Ρ3的、、_5偏的和Ν4的閘極互相耦接。 出f極在__Q _ (或預備輸 =即M9互她接。N4的源極接地。歸零電路通常會後 = “、、足多米諾邏輯，（如圖示中標號221所示部份），係用 來將歸零輸出Q轉化成暫存器輸出信號，即圖中節點223處 的QR。無足多米諾邏輯221騎例和工作原理將於後面闊述= 圖2B係繪示動態邏輯暫存器2〇〇的操作時序圖。請參照 圖，，其中信號 CLK、EC、DATA、TOP、PC、q、qR#S 應，間繪示。在T〇時’輸入時脈信號CLK信號為低，而與 ，態電路100的信號HI相似，信號TOP被預充電至高邏輯狀 〜運；元成"is被EC就疋經過延時和反向處理的輸入時脈信 號CLK。在輸入時脈信號CLK變低之前，運算完成信號Ec 已經是低了。因此，P2導通，N3關閉，而上拉控制信號pc 為高。運算完成信號EC在輸入時脈信號CLK變低後，被驅 動至高邏輯狀態，以關閉P2，而導通N3，因而透過^^把信 號T0P傳遞過來維持上拉控制信號PC的高邏輯狀態。P3而 N4導通，因此可以維持輸出信號q在低歸零(L〇w 12

I3013SL fl.doc/006 i!· 0 2 牛月曰修(更)- 4、 96-11-2 =^:謂)的狀態，並且信號QR信號為高邏輯狀態。而輸 —貝;斗S號DATA如騎示，初始為高邏輯狀態。 1 固運算週期從輸入時脈信號CLK的上升緣開始，到後 =异完成信號EC的下降緣結束。運算週期的持續時間是 =反向邏輯電路的延時時間決定的。輸人時脈信號 管、心 ΐ高’而關閉P1 ’而導通N2，以開始第-個運 運ί週期231所示。運算週期内信號TOP的狀態 = ㉟運算電路2〇5對輸入資料信號DATA的運算結果 在所示之動態電路2〇5甲，輸入資料信號〇場在们 ^吏動態電路2〇5_虎τ〇ρ拉低。由於運算完成 通^3 t异棚231内一直為高，因此信號Τ〇Ρ的狀態 合鐵柄 專到上拉控制信號Pc，而使得上拉控制信號PC也 亚導通P3而賴N4。輸出信號Q通過P3後會被 ^ ’暫存II輪出信號QR相應的也被 尚邏輯狀態）。 π 在Τ2時，由延時反向邏輯2〇9所形成的 算完^信號Ec會變低，使_σΝ4關閉，而使‘ Τ2日守，當運异完成信號150信號變低時，運算週期也 I: 1。在Τ2之後的任何時刻，輸出資料信號DATA的變 塑。、=f對動態邏輯歸零检鎖器200的輸出Q或QR產生影 二” T2時刻’上拉控制信號PC透過P2並藉由VDD 一次拉高，致使P3被關閉而N4會導通， 狀㈣了 域，B2A憎入細號 〜低。由於N2依然導通，信號τ〇ρ的狀態在陰影區 13 1301357 14864twfl •doc/006

96-11-2 域233所示之時期内將暫時為不確定狀態或未知狀態。這段時 間内信號TOP的實際狀態由動態運算電路

決定。接下來在T4時，輸4脈信號CLK白勺下降緣^末 因此N2會關閉，P1會導通，而信號τ〇ρ再一次透過並藉 由VDD預充電。儘管從T3到T4的時間内輸入資料信號Dat2 和佗號TOP發生了變化，由於運算完成信號Ec信號一直為 低，而N3處於關閉狀態而P2為導通狀態，並且上拉控制信 號PC被拉高以保持P3為關閉狀態而N4為導通狀態，所以輸 出信號Q和QR的狀態可以保持不變。 別 在T5時，延時反向邏輯電路209會使運算完成信號 信號變高，而使N3導通，以致於信號T0P的高邏輯狀態再 一次通過元件N3傳到上拉控制信號PC，而維持上拉控制信 唬pc的狀態為高。此時，在CLK為低的半個週期剩下的時 間内，P3會維持關閉，而N4會導通，以使信號Q保持為低， QR保持為高。 一

在T6的時候輸入時脈信號CLK的第二個上升緣開始， 系統的運行在本質上開始重複。然而不同的是，在上一個時脈 上升緣已纽為高的輸入資料信號DATA的狀態在這裏幾乎和 輸入時脈信號CLK的狀態同時在T6的時候由低變為高。如 圖中235所示，從T6到T7的第二個運算週期内，由於輸入 資料信號DATA保持為高，而當運算完成信號ec變為低時， 動態運算電路205就有足夠的時間對輸入資料信號DATA進 行正確的處理，以致於信號Q和信號QR也和前述一樣會有 正確的狀態。採用上述的方法，熟習此技藝者可以很高興的看 14

I3013H ^^仍一一_ do_6 年月 日修(更)正本 96-11-2 到，儘管輸入資料信號DATA和開始運算週期的輸入時脈信 號CLK信號幾乎同時變動，邏輯功能還是可以被正確完成， 而資料的設定時間實際上為零。 在如圖2B中之237所示之第三個運算週期内系統的操作 和之前類似，而第三運算週期係從T8之輸入時脈信號CLK “號的上升緣開始，到之後T9之運算完成信號信號的下 降緣為止。有所不同的是，在此輸入資料信號DATA被置為 邏輯低電位，以致於動態運算電路205的運算失效，並且信號 top保持為高不變。由於運算完成信號EC保持為高，因此 N3 ‘通，並且彳§號τορ的鬲邏輯狀態會傳到上拉控制信號 Pf，而使得P3關，N4導通。信號Q保持為低，而信號口QR 幾乎在T8同-時刻被無足多米諾電路221放電至低邏輯狀 態。當運算完成信號EC信號在T9變低時，上拉控制信號pc 信號會透過P2喊由柳減（_杨高），所^合 保持關閉’ m健料通，贿錄Q下拉為低。只有在^ 對較短的運算週期（如23卜235，237等）内信號Q的狀離 才允弁被改變，此時的輸人時脈信號 二、Ep

同時為高。 々逆#凡成“唬EC 動態邏輯歸零栓鎖器2〇0提供了 計算多個輪人，這個動態電路可以被靈^係用來 進行串連或並她合以完紐 ㉟ ^的電路 _為實現更複雜的邏輯功能應用^動鎖器 =本，所提供的動態邏輯歸零栓 令輸入建立_，料㈣輸人的 15 1301357 14864twfl.doc/〇〇6 年月曰修(更) 正本 96-11-2 時脈信號CLk和_^2^=n 的時健提供了—段非常短 到輸出信號Q。在一：=^=信號Τ〇Ρ)可以傳送 低邏輯狀態。 』心、他日寸間内’信號Q會回到 圖2C係緣示依照本發明之—較 實施例中，細謝GP ；^ 2f7=^。麵面提到的 ,.ndr 的占207在輸入時脈信號CLK為 ：：^ 狀態。也編 咖DATA錢行邏輯:力能。 果信二還完成，反之如 =LK，嘛供出運算完成錄Ec。時脈延遲的時間，可以 ϊί=Γ的延遲需求’來確證能夠完成邏輯功能。在同步 ’例如管道微處理器或其他類似的元件，每個階段 t㈣會因為相應的邏輯功能而有所改變。作為選擇地，一 所有階段中邏輯運算耗時最長的階段所 、取小必要日守間來決定。延時的時間確定了運算週期，從時 16

I3013^Z 丨 4twfLdoc/006 9δ0 f I e Q 2 '" ’一― 年为日修(更)正本 96-11-2 脈信號的有效變動〔如鈐χ。士 ^ 到相應之延時反向時脈號Γ的上升源）開始， EC之下降緣）結束。^虎的受動（如之後的運算完成信號 邏輯中，在運算週期内係依據第-節點的 鎖器20㈣例子輯狀態。齡照動態邏輯歸零栓 虎T〇P為低，則輸出信號Q就為高。 離合隨著每個運5_!中’輪出節點（如輸出信號Q)的邏輯狀 酼者母—麵异週_結束而被 =始。如果需要暫存器輪出，在接下來的方塊 多技邏輯電路或類似的電路把歸零輸出轉變成暫 子中’無足多米諾邏輯電路221就是用 苹運二這種方式’一旦輪出節點的邏輯狀態在 ，某運π週射叙，暫存H輸出的狀齡—直持續到下一個運 异週期而不發生變化，如此就保證了輸出的完整性，不再受輸 入信號波動的影響。 ”圖3係緣不本發明另一實施例的_種動態邏輯歸零检鎖 器f〇之電路圖。動態邏輯歸零栓鎖器300與動態邏輯歸零栓 鎖器200類似，二者中相同的部分會使用相同的標號。動態邏 輯歸令栓鎖$ 300中包括了—附加邏輯功能則，係減在 yDD和P3源極之間，並且還包括了„個與3〇1互補的邏輯功 旎303，係耦接在節點219和接地之間。附加邏輯功能3〇1和 $匕互獅303可以覆蓋或阻止輸出信號q出現高邏輯狀 恶。附加邏輯功能301和303輸入資料的設定時間比輸入資料 17 13013¾ :wfLdoc/006

年月 日修(更: )止本 96-11-2 =DATA通過動態運算電路2〇5，

所需的時間要短。 ^ r項輸出Q 輯電實施職足多米諾邏 轉化絲如電路可以把歸零輪出信號Q =化成暫存讀出信號QR。輸入時脈信號 口 ==二通道元件N6的閑極。歸零輸出信號Q:

、、兀件N5的閘極。P4的源極箱接至VDD，其沒極 ^ 5的汲極在節點4〇1處互相麵接。N 請，其包括第一反向器4。3= 其中’第一反向器她的輸_至節點姻， 1:點4n?接，一反向為的輸出’而_的輸入係耦接至 ‘ 输到/通道元件P5和N通道元件N7 , σ N7係以$接的方式配置在電源VDD和接 出S 2 ΓP5的源極耦接VDD，汲極和N6的汲極在輸 出即點條處互她接並提供暫存器輸出信號qr。灿的源 : N?的源極接地。另一個保持電路_ 接在即點405，其同樣包括第—反向器條和第二 =7b。其卜第—反向器術a輸出_節點奶，輸入則& 反向益407b的輸出’而第二反向器術b的輸出係減至 即點405。 保持電路4〇3和4〇7可以作為弱保持電路，以在沒有更強 驅動信號的時候保持各自節點的狀態不變。例如，p4需要 ^呆持電路403 ’並且在輸入時脈信號CLK為低時把‘ 4〇ι 拉雨，而當信號Q為高時’ N5需要克服保持電路4〇3，並且 18 I3〇13Stw: fl .doc/006 年月曰修(更)正本 96-11-2 將401拉低，反之在沒有p4和N5的驅動信號時，保 電路403會維持節點4〇1的狀態。同理，當節點彻為低時寺 4G7，將節點4G5拉高，當輸入時脈 二：、，即,點401都局時，N6和N7需要克服保持電路 nf ·點405拉低，反之在沒有P5和N6，N7的驅動 仏唬日守，保持電路4〇7將保持節點4〇5的狀離。 古，==夺脈信號CLK為低時，料會導通而使節點4〇1為 二呼暫=ίΪΝ7而使P5 _。也處於_的狀態， Ξ時;ΐί ^號Μ錢為高時，纽導通，如果 P5 ’以致於QR信號狀態不會改變。反 會把節點401放雷5供门 Q為回’ N5 導通合將蘄存祕山电位’因而會關閉N7而導通P5, 輸出信號QR被拉高。當輸出信號Q回至- 高的半周合路使叫輸入時脈錢CLK信號為 P5會導通而N7、i 曰使即點401的狀態保持在低，此時 ^ P5 ^ N6 ^^ Γ； =LK為低之半周的剩餘時間内 ’保持暫存器輪出信號(^ 然而:輸人Q崎算賴N5 _常簡單， 出QR的情況下它可以在提供暫存器輸 4只是作為-個說明太:丁’―複相邏輯功能。因此，圖 ^务明的簡單例子。為提供更複雜的邏輯 19 1301357 148心 64twfl.doc/0〇6 「辉1〇“厂—―—” 年月日修(更)正本 96-11-2 力月b ’可以用多個有相應輸入的N通道元件來代替N5，這此 元件可以配置出滿足要求的複雜邏輯功能。例如，把這些N 通道元件並接來實現“或”的功能，或把這些N通道元件串 接來實現“及”的功能等等。 圖5係繪不依照本發明之一較佳實施例的一種動態邏輯 歸零雙輸入互斥或電路500的電路圖。互斥或電路5〇〇包括兩 個並聯的動態邏輯運算電路502和504,它們共用延時反向電 路506。動悲邏輯運异電路502包括p通道元件ρι〇—ρΐ3和 N通道元件N10-N14，而動態邏輯運算電路5〇4包括p通道 元^ P2〇~P23和N通道元件N20-N24。輸入_信號CLK 在節點501被加入，其耦接至PlO’Nll，P20和N21的閘極 和延日守反向電路506的輸入端。延時反向電路5〇6包括了五個 ^向器^)6a-506e，係以串接方式彼此互相搞接在節點5〇1和 ，供運^完成信號EC的節點509之間。兩個輸入信號a和β 刀別在節點503和505被引入。提供信號a的節點5〇3係耦 接N10，P23和N24的間極，而提供信號B的節點5〇5則麵 接N20，P13和N14的閘極。 在動態運算電路502中，P10的源極耦接電源VDD，汲 極則與N10的沒極在提供信號τ〇ρ A的節點術互相麵接。 N10的源極接N11的汲極，N11源極接地。節點5〇7耦接n 通=渡元件N12的源極’ N12的閘極輕接節點彻來接收 運异凡成信號EC信號，並且汲極耦接節點511，而節點511 係提t、第一上拉控制#號PCA°P11的源極搞接電源VDD， 而其汲極_接節點511，並且更_到pi2和聰的間極。 20 1301榀— 手月日修(更)正本 96-11-2 Η3的源極接vdd，而其汲極咖妾m的源極。m的没 極雛輸出節點513，以提供—個輸出錄⑽，而節點513 還進一步祕N13驗極。Nl3的源極係輪n23的酿， 而N23的源極接地。腦的汲極輕接輸出節點513，而源極則 辆接N24的汲極，並且N24的源極接地。 在動態運算電路504中，P2〇的源極輕接電源VDD，而 其沒極與獅驗極在提供信號τ〇ρ B的節點515彼此互相 柄接。N20的源極簡的汲極，而_的源極接地。節 點515係輕接N通道過渡元件肋的源極，❿態的閑極係 點5〇9以接收運算完成信號Ec，並且㈣的細系雜 ，接郎點5Π，而節點517提供一第二上拉控制健pcBQp2i 的源極接VDD，而汲極祕節點517，並且更進一步雛到 P22和N23的閘極。p23的源極轉接彻，並且其沒極係輕 接P22的源極。而P22的汲極係耦接輸出節點$ 。 ’、 &、和用前面描述的動態邏輯歸零栓鎖器2〇〇 一樣的方法， 悲邏^運算器5〇2對輸入信號A進行運算產生信號观A， 而動恶邏輯運异$ 504則對輸入信號B進行運算並且產生信 j TOP B。動態運算電路搬*撕分別為單個的n通道元 H和N20。在每種情況下，如果當對應的輸入信號高於 的上升緣時，運算電路就進行運算。延時反向電路 糸由-定數目的反向器串接而成，可以提供特定的運 間週期。在採用0.15微米製程的具體實施中，運算週^以 達到大約為1_。然而熟習此簡者#知，運算週期的長短 可乂依據具體的應射況來進行調整。如此就能理解，附加邏 21 1301357 14864tw: fl.doc/006 年 τ

曰修(更)正本I 96-11-2 輯及其互補邏輯的加入並不會在 欠 了吧疋和Ρ22的汲極處以“線或,， 接’亚且透過Ν13*Ν23而同時對兩個運算提供互補= 控制邏輯。值得注意的是，動能邏^^ 的下拉 η㈣、’二輯㈣互斥或電路500具備 ^又^間，亚且由於其輸人不需要反向，因此資料輪 也比傳統互斥或閘短的多。 、肖 =6鱗福態歸粒斥或魏操作的 圖。在此，域 CLK，EC ’ A，Β ’ TOP A，Τ0ΡΒ，ρ = 來。在τ〇時’時脈信號贴 為低，運异元成信號EC為高，因此信號T〇p A和τ〇ρ 被預充電至高電平，社拉控繼號PCA和pCB被信號卿 A和TOP B透過過渡元件㈣和體分別拉高，並且^ 號OUT會被Ν通道元件和Ν23拉低。而信號a和= 被初始化為低。 在時間T1，當運算完成信號EC在經過延時反向電路5〇6 之延時之後變低時，時脈信號CLK會變高，以啟動從T1到 T2的第一運算週期6〇1。在第一個運算週期601内，信號A 和B會保持為低，以致於信號丁〇1>人和丁〇1>]6保持為高。由 於運算完成信號EC信號也為高，因此信號T〇P八和了〇1> β 會被傳送給上拉控制信號PCA和PCB，而使後兩者也為高。 因此，輸出仏號OUT會保持為低。當運算完成信號Ec在T2 k低時’上拉控制信號PCA和pCB會同時透過pil和ρ2ι而 被VDD分別拉高，以致於當運算完成信號Ec為低時，輸出 22 13〇13忍— 曰修(更)正本 96-11-2 低。絲—__號EC變低 控制f號PCA和PCB被拉高，並且輸出信號〇UT ^ τ=^結束後’當時脈信號CLK再變低時，信號τορ 被則:電至高電位，以致於當運算纖號EC ίϋ太細空制化號PCA和PCB會被拉高，而使輸出信號 out在本棚_餘咖紐—直保持為低。 ，時脈信號CLK再—次變高，因關始了第二 # ° / 3，係彳文Τ3時刻到隨後運算完成信號Ec信號變 =11日守刻。在第二運算週期内，信號八保持為低但信號Β 雙為南。信號Τ〇ΡΑ仍然為高，而信號ΤΟΡΒ會被Νϋ道 =件Ν20和簡減。由於運算完成信號此也為高，因此 仏號TOP A和TOP B會傳給上拉控制信號pCA和pCB，以

、斤在T5時，時脈信號CLK再一次變高，因而開始了第三 運异週期605，係從T5到隨後運算完成信號EC變低的T6時 ^。在第二運算週期内，當信號Β為低的時候，信號Α會變 回。L號TOP A被下拉元件N10和Nil拉低，而信號TOPB 致於上拉控制域PCA保持高而上拉控制信號pcB變為低。 ^於上拉控制>[§號pCB和信號A都是低，因此輸出信號⑽了 乜號g透過上拉元件P22和p23而被yqd在第二運算週期 6〇3内拉高。隨著運算完成信號EC在T4時變低，輸出信號 T又-人被拉低，並且在本週期剩餘的時間内保持為低。 則保持為南。由於運算完成信號EC也為高，因此信號T〇pa 和TOPB會傳送給上拉控制信號pCA和pCB，以致於當上拉 23 1301357 14864twfl.doc/006 日修(更)正本 96-11-2 ，制信號PCA齡鱗，上拉控號pcB會偏 悲。當上拉控制作f卢$ 口乂士口各土 y、、°令狀 合、类π μ私-灿。儿Α和Β佗唬都為低時，輸出信號〇υτ 二^ 70阳和1"13而被VDD在第三個運算週期605 接著在T6變低’輸出信號〇w 域:人雜低，纽在本週_餘的_魄持為低。 二:刻，時脈信號CLK再一次變高，開始了第四運 ；：Ϊ Γ #T7到隨後運算完成信號EC變低的T8時刻。 ^弟四運獨_，信號A和B都為高。信號τ〇ρa和τ」ρ ^被下拉7G件mo、Nu、腳和N21拉低，以至於上拉控 H號* PCB都為低。儘管上拉元件P12 * P22都導通， :於域A和B都為高，因此上拉元件p 是 閉的狀態。同時，下拉元件N14和顯 信號OUT在第四運曾调爱日阶7由付壮^ 於輸出 味Fn -—連π週』607内保持為低。P遺著運算完成信 ▲ ’接者在T8時刻變低，輸出信號〇υτ又一次被拉低，並 且在本週期剩餘的時間内保持為低。 輸出減OUT被期望在運算週期内進行 B 〇 亡朱緣之賴賴相同時，職出信號ουτ為低·，而當輸入 tit和Β之邏輯狀態不同時，則輸出信號ουτ為高。依據 歸:操作’輸出信號ουτ在運算週期結束後會回到邏輯零的 狀怨互斥或電路500白勺一個顯著優點，是兩個運算元都是真 i的輸。信’虎，從而避免了在典型互斥或電路中，需要把其/中 们運反向的彳祕。因為這個原因，省掉了輸人反向環節 έ使此互斥或電路速度更快。如前所述，輪出信號㈤丁可以 24 1301357 14864twfl.doc/006 96. ίϊ Γ 9修(更)正本

96-11-2 =::513處的無足多米《邏輯(例如•而轉 或二 本-為爛 唬進行延時反向後（例如運算完成本㈣將％脈信 ，運算週期。另外，本發明由於具^零設提供相對較 Βπ間也很短，因此本發明的速度和 亚且保持 快。在運算週_，輪出信號不會被==== 在時脈信號為高電位 出會自動歸零，並且輪出會在時脈位的期間，輸 ，號τ〇ρ的節點進電因=: ，_#_存_。因此，本發明^^方= 奴。在管道結構中7於^的f作 异速度快慢的資料輸出時間也會顯著地降低。、疋糸統運 细^管曰結合幾個代表性的例子已經把本發明闡述的报样 現其他的變化。例如動態運算電路可以依昭 :^而設計得可簡單可複雜。附加邏輯功能和它的 的解 化物半導體(_元件，其包二 25 4twfl.d〇c/〇〇6 飞?:n 年月日 曰修(更)正本 96-11-2 ^ C]\/[Q)^ \ ^ 和工藝^ ’但同樣也可以採用別的技術 ^如雙極性元件等。 非用二本發明已以較佳實補揭露如上，然其並 之精神明’任何熟習此技藝者，在不脫離本發明 之保護範：上當可作些許之更動與潤飾，因此本發明 【圖式簡之申請專利範圍所界定者為準。 圖1Α係緣示一種動態電路100的電路圖。 圖1Β係繪示動態電路100的時序圖。 图2八係繪示依照本發明之一較>(土每％办丨沾 歸零检鎖器的電路圖。 仏心例的—種動態邏輯 圖2B係繪示絲邏輯暫存器2〇〇的操作時序圖。 歸轉示依照本發明之—較佳實施·—種動態邏輯 ▽才王鎖方法(例如圖2A)的步驟流程圖。 器圖示本發明另一實施例的—種動態邏輯歸零栓鎖 輯電Ξ 2421=:Γ之—触實施職足多米諾邏 歸零【二 =:之電-:。實施例的-種動態邏輯 圖6係緣示動態邏輯歸零互斥或電路5〇〇操作的時 【主要元件符號說明】 團。 100 :動態電路 105、109、207、215、219、223、·、405:節點 26 I3〇1357twfLd〇c/o〇6 瓦 州—— !年 β 日修(吏)正本 96-11-2 107 :反向/缓衝器 111 :弱保持電路 llla、 403a、407a ··第一反向器 lllb、 403b、407b ··第二反向器 200、300 :動態邏輯歸零栓鎖器 205、502、504 :動態運算電路 209、506 :延時反向電路 213 :栓鎖邏輯 217 :上拉控制節點 221 :無足多米諾邏輯 403、407 :保持電路 251、253、255、257、259、261 :態邏輯歸零栓鎖方法之 步驟流程 301、303 :附加邏輯功能 500 :互斥或電路 506a-506e :反向器 P卜 P2、P3、P10—P13、P20 —P23 ·· P 通道元件 m、N2、N3、N4、N10-N14、N20-N24 : N 通道元件 N12 : N通道過渡元件 VDD :電源 27

Claims (1)

1. ψί 曰修(!:

   環357 14864twfl.doc/〇〇6 96-11-2 十、申請專利範圓： 上-種動態邏輯歸零(RTZ)栓鎖器· 一 件對’用以響應-時脈信號；· 電節點^ 駐少-以射預充 一延時反向邏輯，係接收 视订_功月巨， 號；以及 行延時和反向而輪出_運算完成^脈域’亚將該時脈信號進 in邏輯’係響應該運算完成信號和該預充電節點的狀 爲變緣間的 邏輯個運算間節點的 器 其中第括1項所述之動態邏輯歸零:鎖 繼其_源極係 π S U 元件’其閑級係接收該時脈信號，其汲極和源 極則輕接在該_運算電路和接地狀間。 ^ ，、亥動恶運鼻電路包括—複雜的邏輯電路。 甘」·如申請專利範圍第1項所述之動態邏輯歸零栓鎖器， ’、π亥L日守反向邏輯係由多數個反向器所串接而成。 5·如申明專利範圍第丨項所述之動態邏輯歸零栓鎖哭， 其中該拴鎖邏輯包括： 一 N通道過渡元件，其閘極係接收該運算完成信號，而 28 1301357 1 14864twf2.doc/rf 干月日修正替換買I

   97-04 -21 魏在該預充電;點和-上拉控制節點之間; 其 卜:===-- t道上拉元件，其閘極輕接該上拉_制節^ 接在點’而其 下拉元件，其間極輕接該上拉批告丨諮it - 爭勺杯—°月專利辜巳圍第5項所述之動態邏輯歸零栓鎖哭 電:原互:邏輯，其中該㈣^ 係共同操_麵錢㈣細加互補邏輯 更包項所述之動態邏輯歸零栓鎖器， 暫存器輸㈣ΐ輸人絲接補^節點和— 信號。如‘.』術讀·縣树供—暫存器輪出 一第一 P通道元件，其閘極耦接該時 源姻，接在—電壓源和—控制節點之間；〜而其沒極和 —第-N通道元件，其_減 和源極_在該控制節點和接地點之間；U ’而奴極 一第一保持電路，係耦接該控制節點； 弟-P通道兀件，其閘極_亥控制節點，而沒極和源 29 1301357 I4864twfl,doc/〇〇6 ΨΓ 曰修(更)IBM 96-Π-2 極麟暫存器輸⑽之間； -第二N _該暫存11輪4節點； 和源極猶在二，，-極 一弟三N通道元件，苴 干間郎點之間，·以及 極則輕接在該中間節點和接地點之間‘制即點，而沒接和源 9.—種動態栓鎖電路，包括·· 低:對至少-預充電節點進 預充電節點的狀態；I、、、门才執仃—德功能來控制該 信號向11，_辦嶋，_—延時反向時脈 於該和該延時細，以在開始 ::狀:=，罐預充電節點的狀態而決定-輸出 ⑺心亚在，、他蚪間控制該輸出節點的邏輯狀態為零。 __=^利範圍第9項所述之動態检鎖電路，其中 _ 上拉70件，耦接至一第一預充電節點，以在該時脈信號 、交低時，對該第一預充電節點進行預充電； 功能路^接到該第—預充電祕，㈣執行該邏輯 下拉兀件，耦接到該邏輯電路，當該時脈信號變高時， 使該邏輯電路執行該邏輯功能。 30 !4864twf].d〇c/006 !3〇1357 14864ι 96-11-2 _電^'專利範圍第9項所述 點連接電^延時反向時脈信號為高時，將1二節 二節點件’“鍵時反向時脈信料彳m，將該第 節點的狀態拉及當该第二節點之狀態為低時，把該輪出 的狀態If牛，當該第二節點之狀態為高時，把言亥輪出節點 該延項所述之動態检鎖電路，且中 13如由二夕數個反向器串接而成。 ”中 括—無足/米mf9項所述之動驗鎖電路，更包 用以提供對i:暫輪㈣點，在此該輪出節= 括-14.如申請專利範圍第9項所述之動態检鎖電路，更包 多數個動態電路，而每一此 多個輪入信號其中之―，並分別包路係分別對應接收 相對應者抑預充電；以及、夕個預充電節點其中之— 夕數個次栓鎖電路，而每一該 錢些動態電路其中之-，用以接收應:=分別對應輕接 :栓鎖電路都有-輪_ 線或’’.;方:=:: 31 1301357 14864twG.doc/d 年月日餐正替換頁 97-04-21 —如申請專利範圍第14項所述之動態检鎖電路，其中 母一该多個動態電路都包括·· Bai卩通道70件，其離魏辦脈信號，而其汲極和 源極則f妾在一電壓源和對應之一該預充電節點之間； 秘和L二件’其閘極接收對應之輸入信號，而其 =^原铜純搞朗―預充綠師多 即點射之一對應的該第一中點節點之間，·以及 而细L二= 元:牛，其閘極接收對應之-該時脈信號， 蜜在對應之第—中間節點和接地點之間。 #j_fi5項所述之動態检鎖電路’鮮 母-该些次鋪電路純括·· ⑼桃八τ 而甘、— N通道元件，其閉極接收該延時反向時脈H， ::=源_接於對應的一預 :拉； 制即=中之「對應的上拉控制節點之間；数個上拉控 其汲極二以：:電該延時反向時脈信號，而 —第三卩鮮树Utr 錄鄕點之間； 和:極耦接在該電壓源和多Wi對二㊁而沒極 二中間節點之間； 氺r间即點其中之—個第 一第四P通道元件，I 其汲極和源極輕接在對庫之”到對應之預充電節點，而 —第四㈣道繼節點之間； 而汲極和源極係以一第隹晶::應之預充電節點， 點之間；以及 隹$結_接在該輸出節點和接地 32 1301357 14864twf2.doc/d r? ¥Γ2ΊΓ~— 月日修正替換頁 97-04-21 :第五Ν通道元件’其閘極接收對應之輪入信號，而其 /，源極係以帛—堆$結彳_接在該輸&節點和地點 之間。 利範圍第16項所述之動態栓鎖電路，其中 口亥璉輯功此包括一互斥或邏輯功能。 18.-種動態邏輯歸零栓鎖方法，包括下列步驟： 脈信號在-第-邏輯狀態時，預置—第一節點； =日猶，變到一第二邏輯狀態時，動態地執行一邏 輯功月b來控制該第一節點的邏輯狀態； 時脈信號’並提供一延時反向時脈信號； ;卜錯一〜運輯期⑽決定之該第—節點的邏輯狀態而 點的邏輯狀態，其中該運算週期開始於該時脈信 ^ W為知二_雜時，且結松職 打脈信號發生轉變時；以及 π反白 ^ 期之間’將該輸綠购復為低邏輯狀態。 法，其中預18項所述之動態邏輯歸零栓鎖方 邏輯狀態。、 賴的步驟，包括將第—節點預充電至高 法，第18項所述之動態邏_检鎖方 暫存器輸出i號/讀多米諾電路至該輸㈣點，以提供一 法，二圍第18項所述之動態邏輯歸零栓鎖方 是低邏輯狀ΐίΪ郎點之邏輯雜的步驟，在第一邏輯狀態 〜、且弟一邏輯狀態是高邏輯狀態時，更包括下列 33 1301357 l4864twfl.doc/006叫(更)正 步驟： 之邏==反向時脈信號為高邏輯狀態時， 虼輯狀恶到一上拉控制節點； 當該上拉控制節點為低邏輯狀態，則把嗲 邏輯狀態；以及 人 96-11-2 傳遞該第一節點 濞 狀態。 輪出節點拉至高 田忒第一節點為高邏輯狀態，則把該輸出節點拉 至低邏輯 ^如中請專利範圍第21項所述之動態邏輯歸零检 护、中回復該輸出節點至低邏輯狀態包括之步驟，在當= :向時脈信號為低邏輯狀態且該時脈信號也為低邏；：能 寸，保持該上拉控制節點為高邏輯狀態。 4

   34 1301357 VTre：^2-----—·— 年月日修正替換頁 97 06 02

   圖1A

   TIME 1301357 句 f θ ' 少…’—一..，一-平· /] θ修正替換頁

   200 VDD VDD

   圖2A 、I30135L •doc/006 日修(更)正本I %·η-2 next edge of an evaluation complete signal, which is a delayed and inverted version of the clock signal. The output node is returned to zero between evaluation periods. A footless latching domino circuit may be added to convert the RTZ output to a registered output signal. 七、指定代表圖·· (一) 本案指定代表圖為：圖（2A )。 (二) 本代表圖之元件符號簡單說明： 200、300 ·動態邏輯歸零检鎖器 2〇5、5〇2、5〇4 :動態運算電路 209、506 :延時反向電路 213 :栓鎖邏輯 217 :上拉控制節點 221 :無足多米諾邏輯 403、407 :保持電路 P卜P2 ' P3 : P通道元件 N2、N4 : N通道元件 VDD :電源 二if若有化學式時，請揭示最能㈣發明特徵 的化學式： 無