CN1617448A - 动态逻辑归零锁存器、锁存方法与动态锁存电路 - Google Patents

Abstract

本发明是关于一种动态逻辑归零锁存器、锁存方法与动态锁存电路，该动态逻辑归零锁存器，包括一响应时钟信号的互补运算器件对，一动态运算电路，一延时反向逻辑和一锁存逻辑。其中，动态运算电路是耦接互补运算器件对之间的一预充电节点上，是依据至少一输入数据信号来执行一逻辑功能。延时反向逻辑是接收时钟信号，并且将时钟信号进行延时和反向而输出一运算完成信号。而锁存逻辑是响应运算完成信号和预充电节点的状态，以在时钟信号的有效缘和运算完成信号的跳变缘间的运算周期内，依据预充电节点的状态来决定一输出节点的逻辑状态，并且在两个运算周期之间将输出节点归零。

Description

动态逻辑归零锁存器、锁存方法与动态锁存电路

技术领域

本发明涉及一种锁存电路，特别是涉及一种可以显著地降低数据输出的时间并用于逻辑运算中的动态逻辑归零锁存器、锁存方法与动态锁存电路。

背景技术

在管道体系结构中，随着每一个阶段逻辑运算复杂程度的增加，整个管道的复杂程度也在增加。同时，由于速度是管道结构的一个关键因素，越来越多的工作需要在每个环节中用越来越少的时间来完成。为了在规定的时间内完成任务，人们开发了许多技术。其中典型的是把工作分配到各个环节，然后在后面的环节中减少输入信号需要的设定时间，以使前一环节有足够的时间完成逻辑运算工作。然而这种技术只是在复合/之后的环节中，补偿了执行逻辑运算所需要的时间。换句话说，习知的技术只是处理了目前使用在管道系统中执行复杂的逻辑运算所引起的问题。然而，真正的问题在于目前的逻辑运算电路(多路复用器，编码器、译码器、位比较器等)产生输出的时间耗费太长。

逻辑运算电路具有设定时间和保持时间的组合，是用于其输入数据，并且逻辑运算电路还具有时钟到输出时间的特色。一个特定的逻辑电路的“速度”是以它的数据到输出时间来决定的，它等于设定时间和时钟到输出时间的总和。在管道系统中，每个环节中慢速逻辑运算单元导致的延迟最后会累加起来，这就使整个系统的运行速度比预想中的还要慢。

由此可见，上述现有的逻辑运算电路在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决逻辑运算电路存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的逻辑运算电路存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的动态逻辑归零锁存器、锁存方法与动态锁存电路，能够改进一般现有的逻辑运算电路，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，提供一种新型结构的动态逻辑归零锁存器，所要解决的技术问题是使其可以提高系统的操作速度，从而更加适于实用。

本发明的另一目的在于，提供一种新型结构的动态锁存电路，所要解决的技术问题是使其可以实现不同的逻辑功能，从而更加适于实用。

本发明的再一目的在于，提供一种新的动态逻辑归零锁存方法，所要解决的技术问题是使其可以提高系统操作的速度，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种动态逻辑归零(RTZ)锁存器，其包括：一互补运算器件对，用以响应一时钟信号；一动态运算电路，耦接该互补运算器件对之间的一预充电节点上，是依据至少一输入数据信号来执行一逻辑功能；一延时反向逻辑，是接收该时钟信号，并将该时钟信号进行延时和反向而输出一运算完成信号；一锁存逻辑，是响应该运算完成信号和该预充电节点的状态，以在该时钟信号的有效缘和该运算完成信号的跳变缘间的一运算周期内，依据该预充电节点的状态来决定一输出节点的逻辑状态，并且在两个运算周期之间将该输出节点归零。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的动态逻辑归零锁存器，其中所述的互补运算器件对包括：一P沟道器件，其门极耦接该时钟信号，其漏极和源极是耦接在一电压源和该预充电节点之间；以及一N沟道器件，其闸级是接收该时钟信号，其漏极和源极则耦接在该动态运算电路和接地之间。

前述的动态逻辑归零锁存器，其中所述的延时反向逻辑是由多数个反向器所串接而成。

前述的动态逻辑归零锁存器，其中所述的锁存逻辑包括：一N沟道过渡器件，其门极是接收该运算完成信号，而其漏极和源极则耦接在该预充电节点和一上拉控制节点之间；第一P沟道上拉器件，其门极是接收该运算完成信号，而其漏极和源极耦接在一电压源和该上拉控制节点之间；第二P沟道上拉器件，其门极耦接该上拉控制节点，而其漏极和源极耦接在该电压源和该输出节点节点之间；以及一N沟道下拉器件，其门极耦接该上拉控制节点，而其漏极和源极则耦接在该上拉控制节点和接地之间。

前述的动态逻辑归零锁存器，更包括一附加逻辑和一附加互补逻辑，其中该附加逻辑耦接该电压源和该第二P沟道上拉器件之间，而该附加互补逻辑耦接在该输出节点和地之间，且该附加逻辑和该附加互补逻辑是共同操作用来防止该输出节点的特定的状态。

前述的动态逻辑归零锁存器，更包括一无足锁存多米诺电路，其输入是耦接该输出节点和一寄存器输出节点，用以提供一寄存器输出信号。

前述的动态逻辑归零锁存器，其中所述的无足锁存多米诺电路包括：一第一P沟道器件，其门极耦接该时钟信号，而其漏极和源极则耦接在一电压源和一控制节点之间；一第一N沟道器件，其门极耦接该输出节点，而其漏极和源极耦接在该控制节点和地之间；一第一保持电路，是耦接该控制节点；一第二P沟道器件，其门极耦接该控制节点，而漏极和源极耦接在该电压源和该寄存器输出节点之间；一第二保持电路，耦接该寄存器输出节点；一第二N沟道器件，其门极接收该时钟信号，而其漏极和源极则耦接在该寄存器输出节点和一中间节点之间；以及一第三N沟道器件，其门极接该控制节点，而漏极和源极则耦接在该中间节点和地之间。

本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种动态锁存电路，其包括：一动态电路，在一时钟信号为低时对至少一预充电节点进行预充电，而在该时钟信号为高时，对一逻辑功能进行运算来控制该预充电节点的状态；一延时反向器，接收该时钟信号，并提供一延时反向时钟信号；以及一锁存电路，耦接该动态电路和该延时反向器，以在开始于该时钟信号的上升缘，而结束于该延时反向信号接下来的下降缘的一运算周期内，依据该预充电节点的状态而决定一输出节点的状态，并在其它的时间控制该输出节点的逻辑状态为零。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的动态锁存电路，其中所述的动态电路包括：一上拉器件，耦接至一第一预充电节点，以在该时钟信号变低时，对该第一预充电节点进行预充电；一逻辑电路，耦接到该第一预充电节点，用以对该逻辑功能进行运算；以及一下拉器件，耦接到该逻辑电路，当该时钟信号变高时，使该逻辑电路对该逻辑功能进行运算。

前述的动态锁存电路，其中所述的锁存电路包括：一过渡器件，当该延时反向时钟信号为高时，将一第二节点连接至该预充电节点；一第一上拉器件，当该延时反向时钟信号为低时，将该第二节点的状态拉高；一第二上拉器件，当该第二节点的状态为低时，把该输出节点的状态拉高；以及一下拉器件，当该第二节点的状态为高时，把该输出节点的状态拉低。

前述的动态锁存电路，其中所述的延时反向器是由多数个反向器串接而成。

前述动态锁存电路，更包括一无足多米诺电路，是耦接该输出节点，用以提供对应的寄存器输出。

前述的动态锁存电路，更包括：多数个动态电路，而每一个该些动态电路是分别对应接收多个输入信号其中之一，并分别对应对多数个预充电节点其中之一预充电；以及多数个锁存电路，而每一该些锁存电路是分别对应耦接至至该些动态电路其中之一，用以接收对应的输入信号，且每一该些锁存电路的输出都以“线或”的方式耦接到该输出节点。

前述的动态锁存电路，其中每一该些多个动态电路都包括：一第一P沟道器件，其门极接收该时钟信号，而其漏极和源极则耦接在一电压源和对应的预充电节点之间；一第一N沟道器件，其门极接收对应的输入信号，而其漏极和源极则耦接在对应的预充电节点和多数个第一中间节点其中之一之间；以及一第二N沟道器件，其门极接收该时钟信号，而其漏极和源极耦接在对应的第一中间节点和地之间。

前述的动态锁存电路，其中每一该些锁存电路都包括：一第三N沟道器件，其门极接收该延时反向时钟信号，而其漏极和源极耦接动应的预充电节点和多数个上拉控制节点其中之一之间；一第二P沟道器件，其门极接收该延时反向时钟信号，而其漏极和源极耦接在开电压源和对应的上拉控制节点之间；一第三P沟道器件，其门极接收对应的输入信号，而漏极和源极耦接在该电压源和多数个第二中间节点其中之一个之间；一第四P沟道器件，其门极耦接到对应的预充电节点，而其漏极和源极耦接在对应的第二中间节点和该输出节点之间；一第四N沟道器件，其门极耦接到对应的预充电节点，而漏极和源极是以一第一堆栈结构耦接在该输出节点和地之间；以及一第五N沟道器件，其门极接收对应的输入信号，而其漏极和源极是以一第二堆栈结构耦接在该输出节点和地之间。

前述的动态锁存电路，其中所述的逻辑功能包括一异或逻辑功能。

本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种动态逻辑归零锁存方法，其包括以下步骤：当一时钟信号在一第一逻辑状态时，预置一第一节点；当该时钟信号转变到一第二逻辑状态时，对一逻辑功能进行动态运算来控制该第一节点的逻辑状态；延时和反向该时钟信号，并提供一延时反向时钟信号；依据在一运算周期内所决定的该第一节点的逻辑状态锁存该输出节点的逻辑状态，而该运算周期开始于该时钟信号转变为该第二逻辑状态时，且结束于对应的下一该延时反向时钟信号发生转变时；以及在两个运算周期之间，将该输出节点回复为低逻辑状态。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的动态逻辑归零锁存方法，其中预置该第一节点的步骤，包括将第一节点预充电至高逻辑状态。

前述的动态逻辑归零锁存方法，更包括增加一个锁存多米诺电路至该输出节点，以提供一寄存器输出信号。

前述的动态逻辑归零锁存方法，其中锁存该输出节点的逻辑状态的步骤，更包括下列步骤：当该延时反向时钟信号为高逻辑状态时，传递该第一节点的逻辑状态到一上拉控制节点；当该上拉控制节点为低逻辑状态，则把该输出节点拉至高逻辑状态；以及当该第一节点为高逻辑状态，则把该输出节点拉至低逻辑状态。

前述的动态逻辑归零锁存方法，其中回复该输出节点至低逻辑状态包括的步骤，包括当该延时反向时钟信号为低逻辑状态，且该时钟信号也为低逻辑状态时，保持该上拉控制节点为高逻辑状态。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：

本发明提供一种动态逻辑归零锁存器，其包括一响应时钟信号的互补运算器件对，一动态运算电路，一延时反向逻辑和一锁存逻辑。其中，动态运算电路是耦接互补运算器件对之间的一预充电节点上，是依据至少一输入数据信号来执行一逻辑功能。延时反向逻辑是接收时钟信号，并且将时钟信号进行延时和反向而输出一运算完成信号。而锁存逻辑是响应运算完成信号和预充电节点的状态，以在时钟信号的有效缘和运算完成信号的跳变缘间的运算周期内，依据预充电节点的状态来决定一输出节点的逻辑状态，并且在两个运算周期之间将输出节点归零。

动态运算电路的复杂程度可以从只包括一个简单的器件到一个复杂的逻辑电路。延时反向电路可以以任何适当的方式来实现。在一个实施例中，延时反向逻辑电路是由几个反向器串联来实现。本发明的动态逻辑归零锁存器也可以包括一附加逻辑和一附加互补逻辑，是共同操作用来防止输出节点的特定的状态。而一无足锁存多米诺电路或类似的电路，可以把归零输出信号变成寄存器输出信号。

从另一观点来看，本发明是提供一种动态锁存电路，其包括一个动态电路，一延时反向器和一锁存电路。其中，动态电路，在一时钟信号为低时对至少一预充电节点进行预充电，而在时钟信号为高时，则对一逻辑功能进行运算，来控制预充电节点的状态而延时反向器是接收时钟信号，并且提供一延时反向时钟信号。此外，锁存电路是耦接动态电路和延时反向器，以在开始于时钟信号的上升缘，而结束于延时反向信号接下来的下降缘的运算周期内，依据预充电节点的状态而决定一输出节点的状态。而在其它的时间内，控制输出节点的逻辑状态为零。同样的，也可以增加一个无足锁存多米诺电路或类似电路，来将归零输出转变成寄存器输出。

动态电路可以以多重动态电路来实现，每一动态电路都接收对应的输入信号，并对对应的预充电节点充电。锁存电路也可以以多重锁存电路来实现，每一锁存电路都与对应的动态电路互相耦接，并接收对应的输入信号。此外，每一锁存电路的输出是以“线或”的方式耦接到输出节点。藉由应用多重动态电路和对应的多重锁存电路，就可以实现许多不同的逻辑功能，它们可以非常简单，也可以非常复杂。在一个实施例中，可以实现一“异或”的逻辑功能。

从另一观点来看，本发明提供一种动态逻辑归零锁存方法，其步骤是叙述如下。当一时钟信号在一第一逻辑状态时，预置一第一节点。当时钟信号转变到一第二逻辑状态时，对一逻辑功能进行动态运算来控制第一节点的逻辑状态。接着，延时和反向上述的时钟信号，并且提供一延时反向时钟信号。然后依据在一运算周期内所决定的第一节点的逻辑状态锁存输出节点的逻辑状态，而此运算周期开始于时钟信号转变为第二逻辑状态时，并且结束于对应的下一延时反向时钟信号发生转变时。最后，在两个运算周期之间，将输出节点回复为低逻辑状态。

本发明可以包括一附加在输出节点上的锁存多米诺电路来提供寄存器输出信号。其步骤包括了当延时反向时钟信号为高逻辑状态时，传递第一节点的逻辑状态到一上拉控制节点。如果上拉控制节点为低逻辑状态，则把输出节点拉至高逻辑状态，而若是第一节点为高逻辑状态时，则把输出节点拉至低逻辑状态。

经由上述可知，本发明是关于一种动态逻辑归零锁存器、锁存方法与动态锁存电路，该动态逻辑归零锁存器，包括一响应时钟信号的互补运算器件对，一动态运算电路，一延时反向逻辑和一锁存逻辑。其中，动态运算电路是耦接互补运算器件对之间的一预充电节点上，是依据至少一输入数据信号来执行一逻辑功能。延时反向逻辑是接收时钟信号，并且将时钟信号进行延时和反向而输出一运算完成信号。而锁存逻辑是响应运算完成信号和预充电节点的状态，以在时钟信号的有效缘和运算完成信号的跳变缘间的运算周期内，依据预充电节点的状态来决定一输出节点的逻辑状态，并且在两个运算周期之间将输出节点归零。

借由上述技术方案，本发明动态逻辑归零锁存器、锁存方法与动态锁存电路至少具有下列优点：

1、由于本发明所提供的动态逻辑归零锁存器具有延时反向逻辑，其可以将时钟信号进行延时反向，而提供了相对较短的运算周期。因此，本发明的操作速度可以显著地提高。

2、由于本发明提供的动态锁存电路，是具有多重动态电路和对应的多重锁存电路。因此本发明可以实现不同的逻辑功能。

3、由于本发明所提供的动态逻辑归零锁存方法，可以在时钟信号为高电位的期间，输出会自动归零，并且输出会在时钟信号变为低电位时，继续保持为零。因此，本发明可以提高系统的处理速度。

综上所述，本发明特殊结构的动态逻辑归零锁存器，可以提高系统的操作速度。本发明特殊结构的动态锁存电路，可以实现不同的逻辑功能。本发明特殊的动态逻辑归零锁存方法，同样可以提高系统操作的速度。其具有上述诸多的优点及实用价值，并在同类产品及方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的逻辑运算电路具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举多个较佳实施例，并配合附图，详细说明如下。

附图说明

图1A是一种动态电路100的电路图。

图1B是动态电路100的时序图。

图2A是依照本发明的一较佳实施例的一种动态逻辑归零锁存器的电路图。

图2B是动态逻辑寄存器200的操作时序图。

图2C是依照本发明的一较佳实施例的一种动态逻辑归零锁存方法(例如图2A)的步骤流程图。；

图3是本发明另一实施例的一种动态逻辑归零锁存器的电路图。

图4是依照本发明的一较佳实施例的无足多米诺逻辑电路的详细电路图。

图5是依照本发明的一较佳实施例的一种动态逻辑归零2输入异或电路的电路图。

图6是动态逻辑归零异或电路操作的时序图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的动态逻辑归零锁存器、锁存方法与动态锁存电路其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

本申请的发明人认识到在速度成为重要因素的逻辑电路中需要提供锁存输出，因而开发出一种整合的归零锁存器，是用在依靠动态电路来提高运行速度的复杂逻辑运算电路中，在下面的图1至图6中将对其进行进一步解释。在管道结构中，主要是依靠锁存器在各环节间传递数据，而本发明实施例中的动态逻辑归零锁存器可以显著提高整个系统的运行速度。

图1A是一种动态电路100的电路图，用它来说明动态电路的特性。动态电路100包括一输入部分，是由堆栈的P沟道和N沟道器件P1，N1和N2所组成。P1和N2是一对互补的运算器件，N1为运算逻辑。P1的源极耦接到电源端VDD，漏极耦接到节点105，以提供信号HI。N1的漏极耦接到节点105，源极耦接至N2的漏极。N2的源极接地。输入时钟信号CLK通过节点101提供给P1和N2的门极。输入数据信号DATA通过节点103提供给N1的门极。反向/缓冲器107的输入端与节点105互相耦接，输出端耦接至节点109，以提供输出信号OUT。一弱保持电路111耦接至节点105。而此弱保持电路111包括第一反向器111a，其输入是耦接节点105，以接收信号HI，而其输出则耦接第二反向器111b的输入111a111b而第二反向器111b的输出则耦接至节点105。

图1B是动态电路100的时序图。请参阅图1B所示，其中信号CLK，DATA，HI，OUT被以对照时间画出来。在T0时，输入时钟信号CLK为低，N2为关闭而P1导通，信号HI被预充电至逻辑高电位，为在输入时钟信号CLK的上升缘上的信号DATA的运算做准备。在输入时钟信号CLK为低的半个周期内，输出信号OUT信号也被反向器107控制为低。在时钟信号为低的半个周期内，输入数据信号DATA的典型值也为低，如图中T1时刻状态所示，这是因为图1A所示的动态电路100的典型结构，是以叠接结构配置，以将前级电路的输出信号OUT连接至后级电路的输入数据信号DATA。这样在T1时，由于输入数据信号DATA为逻辑低电位，因此N1会被关闭。

接下来在T2时，时钟信号CLK变高，而N2导通，P1关闭。由于数据信号DATA在T2时为低，而N1是关闭，导致信号HI不由输入部分驱动。然而在这个时刻，保持电路111会维持信号HI的高电位不变，同时反向器107维持输出信号OUT为低。如果在输入时钟信号CLK为高的半个周期内，输入数据信号DATA被驱动为逻辑高电位，如图中T3时刻所示，N1和N2同时导通，而使得保持电路111失效，以致于信号HI被放电至逻辑低电位。反向器107会响应驱动而使输出信号OUT为高电位。

接下来在T4时，输入时钟信号CLK变低，输入数据信号DATA也被驱动至低。因此信号HI再一次被P1预充电至高电位，输出信号OUT同时被拉低。接下来在T5时，输入时钟信号CLK又变高，此时输入数据信号DATA为低，以致于N2导通N1关闭。因此，信号HI没有放电，并且输出信号OUT保持低电位。然而熟习此技艺者应当知道，在T5后的输入时钟信号CLK的半个周期内，驱动输入数据信号DATA信号变高，会引起信号HI被放电和输出信号OUT变低。

以图1A中的动态电路100为例，动态电路比实现同样逻辑运算功能的其它电路(包括静态电路)要快，因为动态电路的输出已经被预置(如预充电)为某个逻辑状态。注意到在输入时钟信号CLK为低时，信号HI会被预充电至高，这样输出信号OUT就会被预充电至低。由于时钟器件产生模块(如P1，N2)是和运算逻辑(如N1)结合在一起的，因此实际上也消除了数据设定时间。熟习此技艺者可以使用更复杂的逻辑运算电路(如多输入多任务器)来代替动态电路100中的简单逻辑运算器件N1而不影响系统的速度和功率消耗。

尽管动态电路速度快，然而至今还没有在输入数据信号DATA上配置锁存器。如图所绘示的T3期间，输出信号OUT信号会从低变为高，以响应在一开始输入时钟信号CLK为低的半个周期之后，输入数据信号DATA从低变为高。这至少是为什么管道逻辑设计者需要给现有的动态电路提供寄存器输入的一个原因。

图2A是依照本发明的一较佳实施例的一种动态逻辑归零锁存器的电路图。动态逻辑归零锁存器200的输入部分和图1A中的动态电路100的输入部分类似，是由一P沟道器件P1和一N沟道器件N2配置成一对互补运算器件对。P1的源极耦接到VDD，而漏极则耦接到预充电节点207，以提供信号TOP。动态电路100中的N沟道器件N1被一个动态运算电路205代替，其耦接在节点207和N2的漏极之间，N2的源极接地。动态运算电路205可以和N1一样简单也可以很复杂。在另外并且更复杂的实施例中，动态运算电路205是由更复杂的运算逻辑的结构配置而成，此运算逻辑是于输入时钟信号CLK在高电位时，把信号TOP拉低来实现运算功能。同样地，尽管单一数据信号(DATA)在进行运算，但是熟习此技艺者应当知道，在运算过程中可以使用任何数量的数据信号。动态运算电路205在执行或是其它运算一逻辑功能时，可以从最简单排列至最复杂。

输入时钟信号CLK通过节点201提供到P1和N2的门极和一个延时反向电路209的输入端。输入数据信号DATA通过节点203提供到一个动态运算电路205的输入端。锁存逻辑213包含P沟道器件P2和P3，以及N沟道器件N3和N4。延时反向电路209的输出耦接节点215，以提供运算完成信号EC。节点215同时也耦接P2和N3的门极。运算完成信号EC也可以被理解为经过延时和反向处理后的时钟信号。P2和P3的源极耦接VDD。节点207与N沟道器件N3的源极互相耦接，N3的漏极耦接至上拉控制节点217以提供上拉控制信号PC。节点217同时又与P2的漏极和P3，N4的门极互相耦接。P3的漏极和N4的漏极在提供输出信号Q的输出(或预备输出)节点219互相耦接。N4的源极接地。归零电路通常会后接一个无足多米诺逻辑，如221所示，是用来将归零输出Q转化成寄存器输出信号，即图中节点223处的QR。无足多米诺逻辑221的示例和工作原理将于后面阐述。

图2B是动态逻辑寄存器200的操作时序图。请参阅图2B所示，其中信号CLK、EC、DATA、TOP、PC、Q、QB是对应时间绘示。在T0时，输入时钟信号CLK信号为低，而与动态电路100的信号HI相似，信号TOP被预充电至高逻辑状态。运算完成信号EC就是经过延时和反向处理的输入时钟信号CLK。在输入时钟信号CLK变低之前，运算完成信号EC已经是低了。因此，P2导通，N3和N4关闭，而上拉控制信号PC为高。运算完成信号EC在输入时钟信号CLK变低后，被驱动至高逻辑状态，以关闭P2，而导通N3和N4，因而通过N3把信号TOP传递过来维持上拉控制信号PC的高逻辑状态。P3和N5关闭，以提供三态条件给输出信号Q，以通过保持电路225维持输出信号Q之前一个状态不变。在这种情况下，输出信号Q在T0时，一开始为高逻辑状态，信号QB信号为低逻辑状态。而输入数据信号DATA如图所示，初始为高逻辑状态。

一个运算周期从输入时钟信号CLK的上升缘开始到后面的运算完成信号EC的下降缘结束。运算周期的持续时间是由延时反向逻辑电路209的延时时间决定的。输入时钟信号CLK在T1时变高，而关闭P1，而导通N2，以开始第一个运算周期，如231所示。运算周期内信号TOP的状态是藉由动态运算电路205对输入数据信号DATA的运算结果决定。在所示的动态电路205中，输入数据信号DATA在T1时为高，而使动态电路205把信号TOP拉低。由于运算完成信号EC在运算周期231内一直为高，因此信号TOP的状态通过N3被传到上拉控制信号PC，而使得上拉控制信号PC也会变低，并导通P3而关闭N4。输出信号Q通过P3后会被VDD拉高，寄存器输出信号QR相应的也被拉高(或保持在高逻辑状态)。

在T2时，由延时反向逻辑209所形成的延时阶段结束，因此运算完成信号EC会变低，使N3和N4关闭，而使P2导通。在T2时，当运算完成信号EC信号变低时，运算周期也就结束了。在T2之后的任何时刻，输出数据信号DATA的变化将不会对动态逻辑归零锁存器200的输出QB产生影响。同时，在T2时刻，上拉控制信号PC通过P2并藉由VDD再一次拉高，致使P3被关闭。在输入时钟信号CLK为高的半个时钟周期的剩余时间内，保持电路225维持信号Q为逻辑高，并且反向器223会维持信号QB为逻辑低。为了说明起见，图2A中输入数据信号DATA在T3时变低。由于N2依然导通，信号TOP的状态暂时为不确定状态或未知状态，如阴影区域233所示。这段时间内信号TOP的实际状态由动态运算电路205的内部结构来决定。接下来在T4时，输入时钟信号CLK的下降缘到来，因此N2会关闭，P1会导通，而信号TOP再一次通过P1并藉由VDD预充电。尽管从T3到T4的时间内输入数据信号DATA和信号TOP发生了变化，但由于运算完成信号EC信号一直为低，而N3和N4仍处于关闭状态，并且上拉控制信号PC被拉高以保持P3的关闭状态不变，所以输出信号Q和QB的状态可以通过保持电路225和反向器223保持不变。

在T5时，延时反向逻辑电路209会使运算完成信号EC信号变高，而使N3导通，以致于信号TOP的高逻辑状态再一次通过器件N3传到上拉控制信号PC，而维持上拉控制信号PC的状态为高。此时，在CLK为低的半个周期剩下的时间内，P3会维持关闭，而N4会导通，以使信号Q保持为低，QR保持为高。

在T6的时候输入时钟信号CLK的第二个上升缘开始，系统的运行在本质上开始重复。然而不同的是，在上一个时钟上升缘已经为高的输入数据信号DTAT的状态在这里几乎和输入时钟信号CLK的状态同时在T6的时候由低变为高。如图中235所示，从T6到T7的第二个运算周期内，由于输入数据信号DTAT保持为高，而当运算完成信号EC变为低时，动态运算电路205就有足够的时间对输入数据信号DATA进行正确的处理，以致于信号Q和信号QR也和前述一样会有正确的状态。采用上述的方法，熟习此技艺者可以很高兴的看到，尽管输入数据信号DATA和开始运算周期的输入时钟信号CLK信号几乎同时变动，逻辑功能还是可以被正确完成，而资料的设定时间实际上为零。

在如图237所示的第三个运算周期内系统的操作和之前类似，而第三运算周期是从T8的输入时钟信号CLK信号的上升缘开始，到之后T9的运算完成信号EC信号的下降缘为止。有所不同的是，在此输入数据信号DATA被置为逻辑低电位，以致于动态运算电路205的运算失效，并且信号TOP保持为高不变。由于运算完成信号EC保持为高，因此N3导通，并且信号TOP的高逻辑状态会传到上拉控制信号PC，而使得P3关闭，N4导通。信号Q保持为低，而信号QR几乎在T8同一时刻被无足多米诺电路221放电至低逻辑状态。当运算完成信号EC信号在T9变低时，上拉控制信号PC信号会通过P2而藉由VDD拉高(或保持为高)，所以P3会保持关闭，N4保持为导通，以使信号Q下拉为低。只有在相对较短的运算周期(如231，235，237，239)内信号Q的状态才允许被改变，此时的输入时钟信号CLK和运算完成信号EC同时为高。

动态逻辑归零锁存器200提供了一个归零锁存器，是用来计算多个输入，这个动态电路可以被灵活的修改来和别的电路进行串连或并联组合以完成复杂的运算。动态逻辑归零锁存器200为实现更复杂的逻辑功能应用了动态电路的快速性和可配置性。本发明所提供的动态逻辑归零锁存器200显示了它的零输入建立时间，非常短的输入保持时间和正常的时钟延迟时间，这使本发明比传统结构的逻辑电路更快。延时反向的输入时钟信号CLK和锁存电路213配合，提供了一段非常短的时间到动态运算电路的输出(通过信号TOP)，而被允许传送到输出信号Q。在一时钟周期的其它时间内，信号Q会回到低逻辑状态。

图2C是依照本发明的一较佳实施例的一种动态逻辑归零锁存方法的步骤流程图，例如动态逻辑归零锁存器200的工作流程。系统运行开始于第一个方块251，当时钟信号在第一个状态时，第一节点会被预置为某个状态。在前面提到的实施例中，提供信号TOP的节点207在输入时钟信号CLK为低时，会被预充电至高逻辑状态。接着在方块235中，当时钟脉号转变到第二状态时，则进行一逻辑功能来控制第一节点的状态。也是前面的例子，当时钟信号变高时，动态运算电路205是依据一个或多个输入数据信号DATA来进行逻辑功能。如果信号TOP被放电至低，就说逻辑功能已经完成，反之如果信号TOP还是保持高，则说明逻辑功能失效。

在接下来的方块255中，时钟信号被延时和反向以提供出一延时反向时钟信号。例如，延时反向逻辑209延时了时钟信号CLK，而提供出运算完成信号EC。时钟延迟的时间，可以提供一个最低的延迟需求，来确证能够完成逻辑功能。在同步管道结构中，例如管道微处理器或其它类似的器件，每个阶段的延时都会因为相应的逻辑功能而有所改变。作为选择地，一共同延时时间可以由所有阶段中逻辑运算耗时最长的阶段所需的最小必要时间来决定。延时的时间确定了运算周期，从时钟信号的有效变动(如输入时钟信号CLK的上升源)开始，到相应的延时反向时钟信号的变动(如之后的运算完成信号EC的下降缘)结束。

在接下来的方块257中，在运算周期内是依据第一节点的逻辑状态来决定输出节点的逻辑状态。请参赵动态逻辑归零锁存器200的例子，在运算周期内，如果信号TOP为高，输出信号Q就为低；而如果信号TOP为低，则输出信号Q就为高。在接下来的方块259中，输出节点(如输出信号Q)的逻辑状态会随着每一个运算周期的结束而被归零，直到下一个运算周期的开始。如果需要寄存器输出，在接下来的方块261中，会利用无足多米诺逻辑电路或类似的电路把归零输出转变成寄存器输出。在前面的例子中，无足多米诺逻辑电路221就是用来达到此一目的。采用这种方式，一旦输出节点的逻辑状态在运算周期被确定，寄存器输出的状态会一直持续到下一个运算周期而不发生变化，如此就保证了输出的完整性，不再受输入信号波动的影响。

图3是本发明另一实施例的一种动态逻辑归零锁存器300的电路图。动态逻辑归零锁存器300与动态逻辑归零锁存器200类似，二者中相同的部分会使用相同的标号。动态逻辑归零锁存器300中包括了一附加逻辑功能301，是耦接在VDD和P3源极之间，并且还包括了一个与301互补的逻辑功能303，是耦接在节点219和接地之间。附加逻辑功能301和与它互补的303可以覆盖或阻止输出信号Q出现高逻辑状态。附加逻辑功能301和303输入数据的设定时间比输入数据信号DATA通过动态运算电路205，以及N3和P3到输出Q所需的时间要短。

图4是依照本发明的一较佳实施例的无足多米诺逻辑电路221的详细电路图，这个电路可以把归零输出信号Q转化成寄存器输出信号QR。输入时钟信号CLK会提供给P沟道员件P4和N沟道器件N6的门极。归零输出信号Q提供给N沟道道器件N5的门极。P4的源极耦接至VDD，其漏极和N5的漏极在节点401处互相耦接。N5的源极接地。保持电路403耦接到节点401，其包括第一反向器403a和第二反向器403b。其中，第一反向器403a的输出耦接至节点401，输入则耦接第二反向器403b的输出，而403b的输入是耦接至节点401。节点401是耦接到P沟道器件P5和N沟道器件N7的门极。P5，N6和N7是以叠接的方式配置在电源VDD和接地之间。其中，P5的源极耦接VDD，漏极和N6的漏极在输出节点405处互相耦接并提供寄存器输出信号QR。N6的源极接N7的漏极，而N7的源极接地。另一个保持电路407耦接在节点405，其同样包括第一反向器407a和第二反向器407b。其中，第一反向器407a输出耦接节点405，输入则接第二反向器407b的输出，而第二反向器407b的输出是耦接至节点405。

保持电路403和407可以作为弱保持电路，以在没有更强驱动信号的时候保持各自节点的状态不变。例如，P4需要克服保持电路403，并且在输入时钟信号CLK为低时把节点401拉高，而当信号Q为高时，N5需要克服保持电路403，并且将节点401拉低，反之在没有P4和N5的驱动信号时，保持电路403会维持节点401的状态。同理，当节点401为低时，P5需要克服保持电路407，并且将节点405拉高，当输入时钟信号CLK和节点401都高时，N6和N7需要克服保持电路407，并且将节点405拉低，反之在没有P5和N6，N7的驱动信号时，保持电路407将保持节点405的状态。

当输入时钟信号CLK为低时，P4会导通而使节点401为高，并且进而导通N7而使P5关闭。N6也处于关闭的状态，以允许寄存器输出信号QR通过保持电路407而保持前一个状态。当输入时钟信号CLK信号为高时，会使N6导通，如果这时输出信号Q为低，则保持电路403会保持N7导通而关闭P5，以致于QR信号状态不会改变。反之，如果Q为高，N5会把节点401放电至低电位，因而会关闭N7而导通P5。P5导通会将寄存器输出信号QR被拉高。当输出信号Q回到零时，N5会关闭，而保持电路403在输入时钟信号CLK信号为高的半周的剩余时间内，会使节点401的状态保持在低，此时P5会导通而N7会关闭。当输入时钟信号CLK接下来变为低时，P5和N6都会同时关闭，以致于保持电路407在输入时钟信号CLK为低的半周的剩余时间内，保持寄存器输出信号QR的状态。

图4所描述用于单一输入Q的运算逻辑N5是非常简单，然而本发明的一个非常突出的特点是它可以在提供寄存器输出QR的情况下实现比图标电路更复杂的逻辑功能。因此，图4只是作为一个说明本发明的简单例子。为提供更复杂的逻辑功能，可以用多个有相应输入的N沟道器件来代替N5，这些器件可以配置出满足要求的复杂逻辑功能。例如，把这些N沟道器件并接来实现“或”的功能，或把这些N沟道器件串接来实现“及”的功能等等。

除了用更复杂的逻辑功能代替N5之外，也可以替换掉P5和N7来实现复杂的附加功能。为实现这些更复杂的逻辑功能，有必要配置出替代P5的P逻辑电路和相应的替代N5的N逻辑电路。

图5是依照本发明的一较佳实施例的一种动态逻辑归零2输入异或电路500的电路图。异或电路500包括两个并联的动态逻辑运算电路502和504，它们共享延时反向电路506。动态逻辑运算电路502包括P沟道器件P10-P13和N沟道器件N10-N14，而动态逻辑运算电路504包括P沟道器件P20-P23和N沟道器件N20-N24。输入时钟信号CLK在节点501被加入，其耦接至P10，N11，P20和N21的门极和延时反向电路506的输入端。延时反向电路506包括了五个反向器506a-506e，是以串接方式彼此互相耦接在节点501和提供运算完成信号EC的节点509之间，。两个输入信号A和B分别在节点503和505被引入。提供信号A的节点503是耦接N10，P23和N24的门极，而提供信号B的节点505则耦接N20，P13和N14的门极。

在动态运算电路502中，P10的源极耦接电源VDD，漏极则与N10的漏极在提供信号TOP A的节点507互相耦接。N10的源极接N11的漏极，N11源极接地。节点507耦接N沟道过渡器件N12的源极，N12的门极耦接节点509来接收运算完成信号EC信号，并且漏极耦接节点511，而节点511是提供一第一上拉控制信号PCA。P11的源极耦接电源VDD，而其漏极则耦接节点511，并且更耦接到P12和N13的门极。P13的源极接VDD，而其漏极则耦接P12的源极。P12的漏极耦接输出节点513，以提供一个输出信号OUT，而节点513还进一步耦接N13的漏极。N13的源极是耦接N23的漏极，而N23的源极接地。N14的漏极耦接输出节点513，而源极则耦接N24的漏极，并且N24的源极接地。

在动态运算电路504中，P20的源极耦接电源VDD，而其漏极与N20的漏极在提供信号TOP B的节点515彼此互相耦接。N20的源极耦接N21的漏极，而N21的源极接地。节点515是耦接N沟道过渡器件N22的源极，而N22的门极是耦接节点509以接收运算完成信号EC，并且N22的漏极是耦接接节点517，而节点517提供一第二上拉控制信号PCB。P21的源极接VDD，而漏极耦接节点517，并且更进一步耦接到P22和N23的门极。。P23的源极耦接VDD，并且其漏极是耦接P22的源极。而P22的漏极是耦接输出节点513。

和用前面描述的动态逻辑归零锁存器200一样的方法，动态逻辑运算器502对输入信号A进行运算产生信号TOP A，而动态逻辑运算器504则对输入信号B进行运算并且产生信号TOP B。动态运算电路502和504分别为单个的N沟道器件N10和N20。在每种情况下，如果当对应的输入信号高于时钟信号的上升缘时，运算电路就进行运算。延时反向电路506是由一定数目的反向器串接而成，可以提供特定的运算时间周期。在采用0.15微米制程的具体实施中，运算周期可以达到大约为100ps。然而熟习此技艺者当知，运算周期的长短可以依据具体的应用情况来进行调整。如此就能理解，附加逻辑及其互补逻辑的加入并不会在设定时间和数据输出时间上对系统产生任何显著影响。两个归零寄存器502和504在输出节点513同时也是P12和P22的漏极处以“线或”的方式耦接，并且通过N13和N23而同时对两个运算提供互补的下拉控制逻辑。值得注意的是，动态逻辑归零异或电路500具备零设定时间，并且由于其输入不需要反向，因此数据输出时间也比传统异或门短的多。

图6是动态逻辑归零异或电路500操作的时序图。在此，信号CLK，ED，A，B，TOP A，TOP B，PCA，PCB，OUT是对照时间而画出来。在T0时，时钟信号CLK为低，运算完成信号EC为高，因此信号TOP A和TOP B都被预充电至高电平，而上拉控制信号PCA和PCB被信号TOP A和TOP B通过过渡器件N12和N22分别拉高，并且输出信号OUT会被N沟道器件N13和N23拉低。而信号A和B都被初始化为低。

在时间T1，当运算完成信号EC在经过延时反向电路506的延时之后变低时，时钟信号CLK会变高，以启动从T1到T2的第一运算周期601。在第一个运算周期601内，信号A和B会保持为低，以致于信号TOP A和TOP B保持为高。由于运算完成信号EC信号也为高，因此信号TOP A和TOP B会被传送给上拉控制信号PCA和PCB，而使后两者也为高。因此，输出信号OUT会保持为低。当运算完成信号EC在T2变低时，上拉控制信号PCA和PCB会同时通过P11和P21而被VDD分别拉高，以致于当运算完成信号EC为低时，输出信号OUT会依然保持为低。在每一次运算完成信号EC变低而结束对应的运算周期后，是依据归零电路的操作，而使上拉控制信号PCA和PCB被拉高，并且输出信号OUT会保持为低。在运算周期结束后，当时钟信号CLK再变低时，信号TOP A和TOP B会被预充电至高电位，以致于当运算完成信号EC变高时，上拉控制信号PCA和PCB会被拉高，而使输出信号OUT在本周期的剩余时间里被一直保持为低。

在T3时，时钟信号CLK再一次变高，因而开始了第二运算周期603，是从T3时刻到随后运算完成信号EC信号变低的T4时刻。在第二运算周期内，信号A保持为低但信号B则变为高。信号TOP A仍然为高，而信号TOP B会被N沟道器件N20和N21拉低。由于运算完成信号EC也为高，因此信号TOP A和TOP B会传给上拉控制信号PCA和PCB，以致于上拉控制信号PCA保持高而上拉控制信号PCB变为低。由于上拉控制信号PCB和信号A都是低，因此输出信号OUT信号会通过上拉器件P22和P23而被VDD在第二运算周期603内拉高。随着运算完成信号EC在T4时变低，输出信号OUT又一次被拉低，并且在本周期剩余的时间内保持为低。

在T5时，时钟信号CLK再一次变高，因而开始了第三运算周期605，是从T5到随后运算完成信号EC变低的T6时刻。在第三运算周期内，当信号B为低的时候，信号A会变高。信号TOP A被下拉器件N10和N11拉低，而信号TOP B则保持为高。由于运算完成信号EC也为高，因此信号TOP A和TOP B会传送给上拉控制信号PCA和PCB，以致于当上拉控制信号PCA被拉低时，上拉控制信号PCB会保持高的状态。当上拉控制信号PCA和B信号都为低时，输出信号OUT会通过上拉器件P12和P13而被VDD在第三个运算周期605内拉高。随着运算完成信号EC接着在T6变低，输出信号OUT信号又一次被拉低，并且在本周期剩余的时间内保持为低。

在T7时刻，时钟信号CLK再一次变高，开始了第四运算周期607，是从T7到随后运算完成信号EC变低的T8时刻。在第四运算周期内，信号A和B都为高。信号TOP A和TOP B都被下拉器件N10、N11、N20和N21拉低，以至于上拉控制信号PCA和PCB都为低。尽管上拉器件P12和P22都导通，但由于信号A和B都为高，因此上拉器件P13和P23都是关闭的状态。同时，下拉器件N14和N24都导通，以致于输出信号OUT在第四运算周期607内保持为低。随着运算完成信号EC接着在T8时刻变低，输出信号OUT又一次被拉低，并且在本周期剩余的时间内保持为低。

输出信号OUT被期望在运算周期内进行异或操作，以响应输入信号A和B。如图所示，当输入信号A和B在时钟上升缘的逻辑状态相同时，则输出信号OUT为低；而当输入信号A和B的逻辑状态不同时，则输出信号OUT为高。依据归零操作，输出信号OUT在运算周期结束后会回到逻辑零的状态。异或电路500的一个显著优点，是两个操作数都是真正的输入信号，从而避免了在典型异或电路中，需要把其中一个操作数反向的操作。因为这个原因，省掉了输入反向环节会使此异或电路速度更快。如前所述，输出信号OUT可以藉由耦接在节点513处的无足多米诺逻辑(例如221)，而转化为寄存器输出。

本发明的实施例所提供的动态逻辑归零锁存器，为了或简或繁的逻辑运算功能提供了归零输出。被延时反向后的时钟信号(例如运算完成信号EC)，是提供了相对较短的运算周期。本发明由于具有零设定时间，并且保持时间也很短，因此本发明的速度和现有的其它方式相比明显要快。在运算周期内，输出信号不会被锁存住，取而代之的是为了反应逻辑状态的脉冲信号。在时钟信号为高电位的期间，输出会自动归零，并且输出会在时钟信号变为低电位时，继续保持为零，以对信号TOP的节点进行预充电。因此，就不需要为了预充电而在输入端将时钟信号耦接一个N沟道器件。一输出锁存电路，例如无足多米诺电路或其它相似的电路，可以将输出信号转化为寄存器输出。因此，本发明使用这种方法来为复杂的动态电路提供锁存器输出和/或寄存器输出。当将本发明应用于管道结构中时，本发明可以显著地提高系统的操作速度。在管道结构中，由于设定时间为零，因而使决定系统运算速度快慢的数据输出时间也会显著地降低。

尽管结合几个代表性的例子已经把本发明阐述的很详细，但还是可能出现其它的变化。例如动态运算电路可以依照实际上的需要，而设计得可简单可复杂。附加逻辑功能和它的互补逻辑301和303可以被省略掉或用熟习此技艺者能够理解的任何其它办法来实现。另外，尽管在实施例中都采用金属氧化物半导体(MOS)器件，其包括了互补金属氧化物半导体(CMOS)，如NMOS和PMOS，但同样也可以采用别的技术和工艺，如双极性器件等。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (21)

1、一种动态逻辑归零(RTZ)锁存器，其特征在于其包括：

一互补运算器件对，用以响应一时钟信号；

一动态运算电路，耦接该互补运算器件对之间的一预充电节点上，是依据至少一输入数据信号来执行一逻辑功能；

一延时反向逻辑，是接收该时钟信号，并将该时钟信号进行延时和反向而输出一运算完成信号；

一锁存逻辑，是响应该运算完成信号和该预充电节点的状态，以在该时钟信号的有效缘和该运算完成信号的跳变缘间的一运算周期内，依据该预充电节点的状态来决定一输出节点的逻辑状态，并且在两个运算周期之间将该输出节点归零。

2、根据权利要求1所述的动态逻辑归零锁存器，其特征在于其中所述的互补运算器件对包括：

一P沟道器件，其门极耦接该时钟信号，其漏极和源极是耦接在一电压源和该预充电节点之间；以及

一N沟道器件，其闸级是接收该时钟信号，其漏极和源极则耦接在该动态运算电路和接地之间。

3、根据权利要求1所述的动态逻辑归零锁存器，其特征在于其中所述的延时反向逻辑是由多数个反向器所串接而成。

4、根据权利要求1所述的动态逻辑归零锁存器，其特征在于其中所述的锁存逻辑包括：

一N沟道过渡器件，其门极是接收该运算完成信号，而其漏极和源极则耦接在该预充电节点和一上拉控制节点之间；

第一P沟道上拉器件，其门极是接收该运算完成信号，而其漏极和源极耦接在一电压源和该上拉控制节点之间；

第二P沟道上拉器件，其门极耦接该上拉控制节点，而其漏极和源极耦接在该电压源和该输出节点节点之间；以及

一N沟道下拉器件，其门极耦接该上拉控制节点，而其漏极和源极则耦接在该上拉控制节点和接地之间。

5、根据权利要求4所述的动态逻辑归零锁存器，其特征在于更包括一附加逻辑和一附加互补逻辑，其中该附加逻辑耦接该电压源和该第二P沟道上拉器件之间，而该附加互补逻辑耦接在该输出节点和地之间，且该附加逻辑和该附加互补逻辑是共同操作用来防止该输出节点的特定的状态。

6、根据权利要求1所述的动态逻辑归零锁存器，其特征在于更包括一无足锁存多米诺电路，其输入是耦接该输出节点和一寄存器输出节点，用以提供一寄存器输出信号。

7、根据权利要求6所述的动态逻辑归零锁存器，其特征在于其中所述的无足锁存多米诺电路包括：

一第一P沟道器件，其门极耦接该时钟信号，而其漏极和源极则耦接在一电压源和一控制节点之间；

一第一N沟道器件，其门极耦接该输出节点，而其漏极和源极耦接在该控制节点和地之间；

一第一保持电路，是耦接该控制节点；

一第二P沟道器件，其门极耦接该控制节点，而漏极和源极耦接在该电压源和该寄存器输出节点之间；

一第二保持电路，耦接该寄存器输出节点；

一第二N沟道器件，其门极接收该时钟信号，而其漏极和源极则耦接在该寄存器输出节点和一中间节点之间；以及

一第三N沟道器件，其门极接该控制节点，而漏极和源极则耦接在该中间节点和地之间。

8、一种动态锁存电路，其特征在于其包括：

一动态电路，在一时钟信号为低时对至少一预充电节点进行预充电，而在该时钟信号为高时，对一逻辑功能进行运算来控制该预充电节点的状态；

一延时反向器，接收该时钟信号，并提供一延时反向时钟信号；以及

一锁存电路，耦接该动态电路和该延时反向器，以在开始于该时钟信号的上升缘，而结束于该延时反向信号接下来的下降缘的一运算周期内，依据该预充电节点的状态而决定一输出节点的状态，并在其它的时间控制该输出节点的逻辑状态为零。

9、根据权利要求8所述的动态锁存电路，其特征在于其中所述的动态电路包括：

一上拉器件，耦接至一第一预充电节点，以在该时钟信号变低时，对该第一预充电节点进行预充电；

一逻辑电路，耦接到该第一预充电节点，用以对该逻辑功能进行运算；以及

一下拉器件，耦接到该逻辑电路，当该时钟信号变高时，使该逻辑电路对该逻辑功能进行运算。

10、根据权利要求8所述的动态锁存电路，其特征在于其中所述的锁存电路包括：

一过渡器件，当该延时反向时钟信号为高时，将一第二节点连接至该预充电节点；

一第一上拉器件，当该延时反向时钟信号为低时，将该第二节点的状态拉高；

一第二上拉器件，当该第二节点的状态为低时，把该输出节点的状态拉高；以及

一下拉器件，当该第二节点的状态为高时，把该输出节点的状态拉低。

11、根据权利要求8所述的动态锁存电路，其特征在于其中所述的延时反向器是由多数个反向器串接而成。

12、根据权利要求8所述的动态锁存电路，其特征在于更包括一无足多米诺电路，是耦接该输出节点，用以提供对应的寄存器输出。

13、根据权利要求8所述的动态锁存电路，其特征在于更包括：

多数个动态电路，而每一个该些动态电路是分别对应接收多个输入信号其中之一，并分别对应对多数个预充电节点其中之一预充电；以及

多数个锁存电路，而每一该些锁存电路是分别对应耦接至至该些动态电路其中之一，用以接收对应的输入信号，且每一该些锁存电路的输出都以“线或”的方式耦接到该输出节点。

14、根据权利要求13所述的动态锁存电路，其特征在于其中每一该些多个动态电路都包括：

一第一P沟道器件，其门极接收该时钟信号，而其漏极和源极则耦接在一电压源和对应的预充电节点之间；

一第一N沟道器件，其门极接收对应的输入信号，而其漏极和源极则耦接在对应的预充电节点和多数个第一中间节点其中之一之间；以及

一第二N沟道器件，其门极接收该时钟信号，而其漏极和源极耦接在对应的第一中间节点和地之间。

15、根据权利要求14所述的动态锁存电路，其特征在于其中每一该些锁存电路都包括：

一第三N沟道器件，其门极接收该延时反向时钟信号，而其漏极和源极耦接动应的预充电节点和多数个上拉控制节点其中之一之间；

一第二P沟道器件，其门极接收该延时反向时钟信号，而其漏极和源极耦接在开电压源和对应的上拉控制节点之间；

一第三P沟道器件，其门极接收对应的输入信号，而漏极和源极耦接在该电压源和多数个第二中间节点其中之一个之间；

一第四P沟道器件，其门极耦接到对应的预充电节点，而其漏极和源极耦接在对应的第二中间节点和该输出节点之间；

一第四N沟道器件，其门极耦接到对应的预充电节点，而漏极和源极是以一第一堆栈结构耦接在该输出节点和地之间；以及

一第五N沟道器件，其门极接收对应的输入信号，而其漏极和源极是以一第二堆栈结构耦接在该输出节点和地之间。

16、根据权利要求15所述的动态锁存电路，其特征在于其中所述的逻辑功能包括一异或逻辑功能。

17、一种动态逻辑归零锁存方法，其特征在于其包括以下步骤：

当一时钟信号在一第一逻辑状态时，预置一第一节点；

当该时钟信号转变到一第二逻辑状态时，对一逻辑功能进行动态运算来控制该第一节点的逻辑状态；

延时和反向该时钟信号，并提供一延时反向时钟信号；

依据在一运算周期内所决定的该第一节点的逻辑状态锁存该输出节点的逻辑状态，而该运算周期开始于该时钟信号转变为该第二逻辑状态时，且结束于对应的下一该延时反向时钟信号发生转变时；以及

在两个运算周期之间，将该输出节点回复为低逻辑状态。

18、根据权利要求17所述的动态逻辑归零锁存方法，其特征在于其中预置该第一节点的步骤，包括将第一节点预充电至高逻辑状态。

19、根据权利要求17所述的动态逻辑归零锁存方法，其特征在于更包括增加一个锁存多米诺电路至该输出节点，以提供一寄存器输出信号。

20、根据权利要求17所述的动态逻辑归零锁存方法，其特征在于其中锁存该输出节点的逻辑状态的步骤，更包括下列步骤：

当该延时反向时钟信号为高逻辑状态时，传递该第一节点的逻辑状态到一上拉控制节点；

当该上拉控制节点为低逻辑状态，则把该输出节点拉至高逻辑状态；以及

当该第一节点为高逻辑状态，则把该输出节点拉至低逻辑状态。

21、根据权利要求20所述的动态逻辑归零锁存方法，其特征在于其中回复该输出节点至低逻辑状态包括的步骤，包括当该延时反向时钟信号为低逻辑状态，且该时钟信号也为低逻辑状态时，保持该上拉控制节点为高逻辑状态。

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