CN1581061A - 动态逻辑寄存器 - Google Patents

Abstract

一动态逻辑寄存器，包含一动态电路、一延迟反向器、一锁定电路以及一维持电路。当一时钟信号为低准位时，此动态逻辑电路会预充一预充节点，而当此时钟信号转为一高准位时，则会运算一功能来控制此预充节点的状态。该延迟反向器提供一反向及延迟的时钟信号。而该锁定电路在一运算周期期间，依据该预充节点来控制一输出节点的状态，其中该运算周期会在时钟信号转为高准位时开始，而会在下次反向延迟时钟信号转为低准位时结束。此锁定电路显示一三态状态至输出节点上，且该维持电路在各个运算周期之间维持输出节点的状态。该寄存器其设定时间可趋近为零且其数据－输出的时间很短，故速度非常快，且可被使用在一管线系统的各级电路之间。

Description

动态逻辑寄存器

相关申请案的交互参考

本申请案优先权的申请根据美国专利申请案，案号：60/432696，申请日为2002年12月10日。

本发明与同时申请的下列共同审理中的美国专利申请案有关，其与本申请案的申请日相同，而本发明具有与此参考文献共同一受让人及至少一位共同的发明人，且结合其全部的内容及目的来做为参考文献。

美国申请案号	美国申请日期	题目
			10/730703	2003/12/5	动态逻辑归零的锁定机制(DYNAMIC LOGIC RETURN-TO-ZEROLATCHING MECHANISM)

技术领域

本发明有关于一种动态逻辑及寄存器的功能，特别是有关于一种针对寄存输出来提供逻辑运算功能的动态逻辑寄存器。

背景技术

集成电路使用了大量的寄存器，特别是那些具有一同步管线结构的寄存器。寄存逻辑用来使元件与电路的输出维持一段时间，以使这些输出可被其它元件与电路所接收。在一时钟系统中，例如一管线化微处理器(Pipeline Microprocessor)，其寄存器用来锁定(latch)一给定的管线及输出信号，且同时维持该输出一段时钟循环周期(Clock Cycle)，以使得一后级中的输入电路在该给定的管线级正同时地产生一新输出时，可接收前一输出信号。

在过去，于复杂的逻辑运算电路，例如多重输入多路复用器(muxes)、多位编码器等之前后，常利用寄存器来维持欲进入运算电路(evaluation circuits)的输入信号与自运算电路输出的信号。一般来说，这些寄存器都具有关联设定时间和维持时间的要求，而这两种要求均可限制前级中的运算电路。此外，寄存器还具有数据-输出(data-to-output)的时间特性，其可限制后级中的运算电路。典型寄存器的速度判定根据其数据-输出的时间，亦即其设定时间加上时钟-输出的时间。

在一逻辑运算电路之前后使用传统寄存器电路会于一管线系统中产生延迟，其累积的结果将导致操作速度明显减缓。更特别的是，在这些延迟中，一显著的来源为设定时间的需求，其须满足逻辑运算电路以确保稳定的寄存输出。因此，有必要减少这些延迟，以使每一级中增加额外的时间，进而提升整个管线系统的速度。

发明内容

本发明的一实施例是提供一动态逻辑寄存器，其包含对应到一时钟信号的操作数件的一互补对、一动态求值器、一延迟反向逻辑、锁定逻辑以及一维持电路。该动态求值器耦接在操作数件的一互补对之间的一预充节点上，且根据至少一输入数据信号来运算一功能。该延迟反向逻辑会接受时钟信号且输出一运算完整信号，此信号为该时钟信号的一延迟且反向的形式。该锁定逻辑相对应于该时钟信号、该运算完整信号及该预充节点的状态，且该锁定逻辑会在一运算周期期间内，依据该预充节点状态来控制一输出节点的状态，其中该运算周期是介于该时钟信号一运作边缘及该运算完整信号的下一边缘之间。此外，在各个运算周期之间，该锁定逻辑显示一三态(Tri-State)状态到该输出节点上。而该维持电路耦接至该输出节点以在各个运算周期之间维持该输出节点的状态。

可使用P通道及N通道元件来实施动态逻辑寄存器的一部份，例如，操作数件的一互补对可包含一P通道及一N通道元件。该锁定逻辑可包含P通道上拉元件以及N通道下拉元件。该动态求值器可包含一逻辑电路用以运算一选定的功能，该选定的功能可以非常简单亦可非常复杂。该延迟反向逻辑可为一或多个反向器的链接(Chain)，其依据特定时间参数及使用的制程来决定。限制逻辑及/或外加逻辑可用来暂时中止此寄存器的运作、或维持一输出、或防止输出的一选定状态。一输出缓冲器/反向器可提供输出端用以缓冲该输出信号。

在一特定实施例中，锁定逻辑包含复数个P通道及N通道元件以执行所需要的锁定功能。举例来说，在一实施例中，该锁定逻辑包含一N通道传递元件(N-channel Pass Device)、第一及第二P通道上拉(P-channel Pull-up Devices)元件、及复数个N通道下拉元件(N-channelPull-down Devices)。N通道传递元件具有一栅极用以接收运算完整信号、一漏极耦接至该预充节点以及一源极耦接至一上拉控制节点。该第一P通道上拉元件具有一栅极用以接收运算完整信号、一漏极耦接至一电压源以及一源极耦接至该上拉控制节点。该第二P通道上拉元件具有一栅极，其耦接至该上拉控制节点、一漏极耦接至该电压源以及一源极耦接至该输出节点。该复数个N通道下拉元件耦接于该输出节点与接地端之间，且被该运算完整信号、该时钟信号及该预充节点所控制。

本发明的另一实施例揭露一种动态锁定电路，其包含一动态电路、一延迟反向器、一锁定电路及一维持电路。当一时钟信号为低准位时，该动态电路会预充一第一节点，且当此时钟信号转为高准位时，该动态电路会运算一功能以控制该第一节点的状态。该延迟反向器用以接收该时钟信号且提供一延迟的反向的时钟信号。该锁定电路在一运算周期期间，依据该第一节点的状态来控制一输出节点的状态，其中该运算周期于该时钟信号转为高准位时开始，而在该延迟反向时钟信号下次转为低准位时结束。此外，该锁定电路显示一三态状态至输出节点上。该维持电路耦接于该输出节点以在此三态状态期间内维持该输出节点的状态。

本发明又一实施例揭露一种动态寄存一输出信号的方法，其包含当一时钟信号为一第一逻辑状态时预设一第一节点；当该时钟信号转变为一第二逻辑状态时，动态地运算一功能以控制该第一节点的逻辑状态；延迟并反向该时钟信号以及提供一延迟反向时钟信号；在一运算周期期间，依据该第一节点在此期间所决定的逻辑状态来锁定输出节点的逻辑状态，其中该运算周期于该时钟信号转为该第二逻辑状态时开始，而在该延迟反向时钟信号的下一相对应的转换时结束；以及在各个运算周期之间维持该输出节点的逻辑状态。

附图说明

图1A为说明一动态电路特征的一范例动态电路的示意图；

图1B为说明图1A的动态电路运作的时钟图；

图2A为根据本发明的一实施例中的一动态逻辑寄存器的示意图；

图2B为说明图2A的动态逻辑寄存器运作的时钟图；

图3为一简易快速的动态寄存器的示意图，其与图2A的动态逻辑寄存器的运作及结构类似；以及

图4为根据本发明的一实施例中的动态寄存一输出信号的方法流程图。

图中符号说明：

100    动态电路

101    提供一时钟信号的节点

103    提供一数据信号的节点

105    提供信号讯号HI的预充节点

107    反向器/缓冲器

109    提供一输出信号的节点

111    维持电路

111A   第一反向器

111B   第二反向器

200    动态逻辑寄存器

201    提供一时钟信号的节点

203    提供数据信号的节点

205    动态求值器

207    提供顶信号的预充节点

209    延迟反向逻辑

211    限制逻辑

213    锁定逻辑

215    外加逻辑

217    提供一运算完整信号的节点

219    提供一上拉控制信号的控制节点

221    提供一输出信号的输出节点

223    反向器/缓冲器

225    维持电路

225A   第一反向器

225B   第二反向器

231    第一运算周期

233    阴影区域

235    第二运算周期

237    第三运算周期

300    简易快速的动态寄存器

301    一组串联的五个反向器

401、403、405、407、409、411    步骤

具体实施方式

以下的说明，在特定实施例及其必要条件的脉络下而提供，可使一般熟习此项技术者能够利用本发明。然而，各种对该较佳实施例所作的修改，对熟习此项技术者而言乃显而易见，并且，在此所讨论的一般原理，亦可应用至其它实施例。因此，本发明并不限于此处所展示与叙述的特定实施例，而是具有与此处所揭露的原理与新颖特征相符的最大范围。

本案的发明人体认到用于视速度为关键因子的逻辑电路的寄存输出(Registered Output)的需求，因此其遂提出一动态逻辑寄存器，其对于简单到复杂的逻辑运算功能提供锁定输入(Latched Input)及寄存输出，且明显地比现存的寄存器架构还要快速，将会更进一步于图1至图4中详细描述。当本发明所揭露的一种动态寄存器使用于一高度依赖寄存器将数据传送至各级电路间的管线化结构中，其可使整体装置的运作速度明显的提升。

图1A为说明一动态电路特征的一范例动态电路100的示意图。该动态电路包含由堆栈的P通道P1及N通道元件N1、N2所组成的一输入端部分。P通道元件P1及N通道元件N2为操作数件的一互补对，且N通道元件N1为运算逻辑。P通道元件P1的源极耦接至一电压源VDD，且其漏极耦接至可提供一信号讯号HI的一节点105。N通道元件N1的漏极耦接至节点105，且其源极耦接至N通道元件N2的漏极，而N通道元件N2的源极耦接至接地端。一时钟信号CLK于一节点101输入至P通道元件P1及N通道元件N2的栅极。一数据信号DATA经由一节点103输入至N通道元件N1的栅极。节点105耦接至一反向器/缓冲器107的输入端，反向器/缓冲器107具有一输出端耦接至可提供一输出信号OUT的一节点109。一微弱的维持电路111耦接至节点105。该维持电路111包含一第一反向器111A，其输入端耦接至节点105以接收信号讯号HI，且其输出端耦接至一第二反向器111B的输入端，该第二反向器111B的输出端耦接至节点105。

图1B为说明动态电路100的运作的时钟图，其中，以时间为横轴绘制时钟信号CLK、数据信号DATA、信号讯号HI及输出信号OUT。当时间在T0时钟信号CLK为低准位时，N通道元件N2关闭且P通道元件P1开启，此会预充信号讯号HI至一逻辑高准位，以准备在时钟信号CLK的上升边缘来运算数据信号DATA。当时钟信号CLK为低准位的半周期循环期间内，该输出信号OUT被反向器107拉至低准位。由于在图1A所示的动态电路100，典型地会配置成一串联架构(将前级电路的输出信号OUT耦接至下一级电路的数据信号DATA端)，因此，如在时间T1所显示，当时钟信号CLK为低准位的半周期循环期间内，数据信号DATA也典型地为低准位。故在时间T1上，因为数据信号DATA为一逻辑低准位，则N通道元件N1关闭。

在一随后的时间T2，时钟信号CLK被拉至高准位，则使N通道元件N2开启，而P通道元件P1关闭。由于数据信号DATA在时间T2时为低准位，而N通道元件N1为关闭的状态，则使信号讯号HI不会被输入端部分所驱动。然而，在此段期间，维持电路111维持信号讯号HI的高逻辑准位，且反向器107维持输出信号OUT为低准位。当时钟信号CLK为高准位的半周期期间内，数据信号DATA被驱动至一高逻辑准位，如在下一时间T3所显示，N通道元件N2开启时N通道元件N1也会开启，此力量会强于(overpower)维持电路111而将信号讯号HI放电至一低逻辑准位，反向器107会驱动输出端响应一高准位的输出信号。

在时间T4时，时钟信号CLK接着转为低准位且数据信号DATA也被驱动为低准位。信号讯号HI再次被P通道元件P1预充至高准位，而输出信号OUT被拉至低准位。在下一时间T5时，数据信号DATA为低准位时，时钟信号CLK再次被拉为高准位，使得N通道元件N2开启但N通道元件N1关闭。因此，信号讯号HI并无被放电且输出信号OUT仍维持低准位。然而，熟悉此项技术者由本发明的一技术内容可得知，在时间T5后于时钟信号CLK的半周期循环期间内的任一点上驱动数据信号DATA到高准位时，会导致信号讯号HI放电且导致输出信号被驱动至低准位。

如图1A所示的动态电路100比其它具有相同逻辑运算功能的电路架构来得快(包含静态电路实施部分(Static Implementation))。注意到当时钟信号CLK为低准位时，信号讯号HI会被预充为高准位使得输出信号OUT被预充为低准位。由于时钟化的机制(例如P通道元件P1，N通道元件N2)与运算逻辑(例如N通道元件N1)结合，因此数据信号设定时间(DATA setup time)实际上会被消除。熟悉此项技术者可了解在没有不利于速度或是相关功率限制的影响下，可用更复杂的运算逻辑(例如一多输入多路复用器)取代如动态电路100所示的简单的运算逻辑元件N1。

虽然动态电路很快速，至今为止动态电路仍无法提供锁定机制给输入的数据信号DATA或是提供寄存机制给输出信号。且如同上述间接提及的，在时钟信号CLK仍为高准位的半周期期间内，数据信号DATA由低准位转为高准位，则输出信号OUT相对应地会由初始运算的低准位转为高准位。这是管线逻辑设计者为何需要对于目前的动态电路提供寄存输入的原因。

图2A为根据本发明的一实施例的一动态逻辑寄存器200的示意图。动态逻辑寄存器200的输入部分包含一P通道元件P1及N通道元件N2，其类似于动态电路100中的运算装置的一互补对。P通道元件P1的源极耦接至电压源VDD且其漏极耦接至可提供一顶信号TOP的一预充节点207。然而，动态电路100的N通道元件N1被一动态求值器205所取代。动态求值器205耦接于节点207与N通道元件N2的漏极之间，而N通道元件N2的源极耦接至接地端。动态求值器205可像N通道元件N1一样的简单。在另一且更复杂的实施例中，动态求值器205为一更复杂的计算逻辑的结构，其藉由时钟信号CLK为高准位时，将顶信号TOP下拉为低准位来做「运算」。另外，尽管只有显示运算一单一数据信号DATA，但熟悉此项技术者可了解到，在此运算过程中，可使用任何数量的数据信号。动态求值器205会执行或运算非常简单至非常复杂的功能。

时钟信号CLK经由一节点201输入至P通道元件P1及N通道元件N2的栅极、延迟反向逻辑209的一输入端以及一N通道元件N5的栅极。数据信号DATA经由一节点203输入至一动态求值器205的输入端。节点207耦接至一N通道元件N6的栅极。N通道元件N6的漏极耦接至N通道元件N5的源极且N通道元件N6的源极耦接至接地端。限制逻辑(Qualifying Logic)211耦接至延迟反向逻辑209上，其会在下列做更进一步的讨论。

锁定逻辑213包含P通道元件P2及P3、N通道元件N3、N4、N5及N6以及外加逻辑(Additional Logic，AL)215。延迟反向逻辑209的输出端耦接至可提供一运算完整信号(Evaluation complete signal，EC)的一节点217，其中节点217耦接至P通道元件P2、N通道元件N3及N4的栅极。P通道元件P2的源极耦接至电压源VDD。节点207耦接至N通道传递元件N3的源极，N通道传递元件N3的漏极耦接至提供一上拉控制信号PC的一上拉控制节点219。节点219耦接至P通道元件P2的漏极以及P通道元件P3的栅极。外加逻辑215耦接在电压源VDD及P通道元件P3的源极之间。P通道元件P3的漏极耦接至N通道元件N4的漏极于一可提供一输出信号Q的输出(或是预备输出)节点221。N通道元件N4的源极耦接至N通道元件N5的漏极。维持电路225耦接至节点221，其中，维持电路225包含一第一反向器225A，其输入端耦接至节点221以接收输出信号Q且其输出端耦接至一第二反向器225B的输入端，而第二反向器225B的输出端耦接至节点221。在一实施例中，维持电路225与上拉元件P3或是堆栈的下拉元件N4-N6相比较为一相对弱的维持电路，维持电路225会受到上拉元件P3或是堆栈的下拉元件N4-N6的运作影响。

节点221耦接至一反向器/缓冲器223的输入端，其反向器/缓冲器223具有一输出端以产生一反向输出信号QB。由于堆栈的P通道元件P3及N通道元件N4-N6通常会显现一三态状态到节点221且反向器225B为一相对弱的元件，因此有利于缓冲输出信号来驱动下一逻辑的输入端或是锁定输出信号。反向器/缓冲器223可由一非反向(Non-Inverting)缓冲器取代以防止逻辑反向。然而，一非反向缓冲器通常以背对背(Back-to-Back)的反向器来实施，这样可能会增加我们不想要的延迟且会增加时钟到输出的延迟时间。

图2B为说明动态逻辑寄存器200的运作的一时钟图(TimingDiagram)，其中以时间为横轴，绘制时钟信号CLK、运算完整信号EC、数据信号DATA、顶信号TOP、控制信号PC、输出信号Q以及反向输出信号QB等的变化。在时间为T0时，当时钟信号CLK为低准位时，顶信号TOP被预充为一高逻辑准位，此时顶信号TOP相似于动态电路100中的信号讯号HI。运算完整信号EC为时钟信号CLK的一种延迟反向的形式。然而，在时钟信号CLK为低准位前，运算完整信号EC为低准位。因此，P通道元件P2为开启而N通道元件N3及N4为关闭，且控制信号PC为高准位。在时钟信号CLK被驱动至低准位后，运算完整信号EC被驱动至高准位，因此P通道元件P2为关闭而N通道元件N3及N4为开启，因此经由N通道元件N3传递顶信号TOP来维持控制信号PC为高准位。P通道元件P3及N通道元件N5为关闭因此在输出信号Q提供一三态状态，其藉由维持电路225来维持其先前的状态。在此实施例的说明中，输出信号Q在时间T0初始为一高逻辑状态，且反向输出信号QB为低准位。另外数据信号DATA显示的初始为高准位。

一运算周期开始于每个时钟信号CLK的上升边缘，而结束于运算完整信号EC的下一下降边缘。运算完整信号EC亦可被认为是反向延迟时钟信号。运算周期由延迟反向逻辑209延迟的量来定义。时钟信号CLK在下一时间T1时会上升，此时P通道元件P1关闭且N通道元件N2及N5开启，藉此初始一第一运算周期231。在运算周期期间，顶信号TOP的状态由动态求值器205运算数据信号DATA来决定。在动态求值器205的实施例的说明中，数据信号DATA在时间T1为高准位，其会导致动态求值器205在运算周期期间231中运算将顶信号TOP下拉至低准位因而将N通道元件N6关闭。由于运算完整信号EC在运算周期231期间中仍为高准位，因此顶信号TOP的状态会经由N通道传递元件N3传递至控制信号PC，控制信号PC也下拉为低准位而开启P通道元件P3。假设外加逻辑215在运算周期期间中引导电压源VDD至P通道元件P3的源极，则输出信号Q会被上拉为高准位(或是维持在高准位)以及反向输出信号QB会被下拉至低准位(或是维持在低准位)。

经由延迟反向逻辑209在时间T2延迟周期期满，则运算完整信号EC会转为低准位，因而关闭N通道元件N3及N4且开启P通道元件P2。在时间T2时，当运算完整信号EC转为低准位时，则运算周期231就会结束。在时间T2后的任何一点，数据信号DATA可以改变而不影响电路200的反向输出信号QB。因此，在时间T2时，控制信号PC会再次经由P通道元件P2被电压源VDD拉至高准位，故P通道元件P3被关闭。当时钟信号CLK为高准位的半个周期循环时，维持电路225会维持输出信号Q为高准位，而反向器223会维持反向输出信号QB为逻辑低准位。为了说明，图2B在时间T3时描绘数据信号DATA为低准位。由于N通道元件N2仍然是开启的，顶信号TOP的状态暂时为不确定或是未知的，其以阴影区域233表示。而在此段时间内顶信号TOP的状态或是真实的状态由动态求值器205的组成来决定。在下一时间T4时，当时钟信号CLK的下一下降边缘发生时，其会将N通道元件N2关闭而将P通道元件P1开启，使得顶信号TOP再次经由P通道元件P1被电压源VDD预充至高准位。不论从时间T3到时间T4的数据信号DATA及顶信号TOP如何转变，由于运算完整信号EC维持低准位，N通道元件N3及N4为关闭的且控制信号PC被拉至高准位而关闭P通道元件P3，使得输出信号Q及反向输出信号QB的状态经由维持电路225及反向器223维持稳定且没有改变。

时间T4时，时钟信号CLK转为低准位因而关闭N通道元件N5。时间T5时，运算完整信号EC转为高准位而开启N通道元件N3，使得顶信号TOP的状态再次经由N通道传递元件N3被传递至控制信号PC，其保持控制信号PC为高准位且使P通道元件P3关闭。虽然N通道元件N4为开启的状态，但由于N通道元件N5为关闭的，因此，输出信号Q及反向输出信号QB维持稳定且没有改变。

在时间T6时，开始于时钟信号CLK的下一上升边缘的操作实质上是相同的。然而，在此状况中，数据信号DATA在上一时钟信号CLK的上升边缘时为高准位，但在目前则为低准位且与时钟信号CLK在时间T6时几乎同时间拉至高准位。当运算完整信号EC转为低准位时，由于数据信号DATA在第二运算周期235期间(从时间T6至下一时间T7)为高准位，因此数据信号DATA可被动态求值器205以足够的时间适当的运算，故输出信号Q及反向输出信号QB信号可被设定为适当的状态。在此方法中，熟悉此项技术者可了解到即使时钟信号CLK在初始运算周期时，数据信号DATA在几乎相同的时间下转态，逻辑功能仍能被成功的运算，因此设定时间实际上为零。

在第三运算周期237期间的操作亦为相似的，第三运算周期237介于在时间T8时的时钟信号CLK的下一上升边缘至在时间T9时的运算完整信号EC的下一下降边缘之间。然而，在此状况中，数据信号DATA被拉至一逻辑低准位，使得动态求值器205无法进行运算且顶信号TOP维持在高准位，其使得N通道元件N6开启。由于运算完整信号EC仍为高准位，故N通道元件N3为开启且顶信号TOP的高准位状态被传递至控制信号PC来保持P通道元件P3关闭。在第三运算周期237期间中，时钟信号CLK将N通道元件N5开启且运算完整信号EC保持N通道元件N4为开启的状态，因此经由堆栈的N通道元件N4、N5及N6，使得输出信号Q在近乎时间T8时被放电至一低逻辑准位。反向输出信号QB在接近时间T8时被反向器223设定在高准位。当运算完整信号EC在时间T9时转为低准位时，控制信号PC经由P通道元件P2被电压源VDD拉至高准位(或是维持在高准位)，而N通道元件N4被关闭。因此在第三运算周期237期满时，P通道元件P3及N通道元件N4再次显示一三态状态至输出信号Q上。但是，对于剩下的循环周期部分，如同先前所描述的一类似的方式，藉由维持电路225维持输出信号Q的状态。在此方法中，输出信号Q及反向输出信号QB在运算周期期间中信号会转换，且在运算周期期满之后在时钟信号CLK的循环期间维持稳定的状态。

经由锁定逻辑213，寄存动作在当运算完整信号EC转为低准位时的期满的运算周期完成。运算完整信号EC转为低准位时会关闭N通道元件N3及N4且开启P通道元件P2，其会将控制信号PC拉至高准位而将P通道元件P3关闭。因此，当时钟信号CLK为高准位时，在第一个半时钟循环周期期间，输出信号Q会与上拉元件P3及堆栈的下拉元件N4-N6隔离。当时钟信号CLK转为低准位的第二个半时钟循环周期时，N通道元件N5会关闭且运算完整信号EC仍为低准位，且P通道元件P3仍是关闭因此仍维持输出信号Q的状态(输出信号Q仍与上拉元件及下拉元件隔离)。同时地，P通道元件P1开启且N通道元件N2关闭，因此，会预充顶信号TOP至一逻辑高准位。伴随着顶信号TOP的预充电之后，运算完整信号EC会转为高准位其会将N通道元件N3及N4开启，因此，允许顶信号TOP的高准位状态以维持控制信号PC的高准位。当运算完整信号EC转为高准位时预充电的周期期满，会开启N通道元件N3，允许顶信号TOP的高准位状态传递至控制信号PC，因此使得P通道元件P3保持为关闭的状态。因此，无论输入的数据信号DATA的改变与否，从每个运算周期期满后至下个运算周期开始前，输出信号Q及反向输出信号QB的状态由维持电路225来维持。

外加逻辑215能激活一功能，此功能能重设输出信号Q或是防止输出信号Q出现逻辑高准位。限制逻辑211被耦接至或是整合在延迟反向逻辑209上，在时钟信号CLK转为高准位时，可有效地不使运算完整信号EC也转为高准位，因此能防止顶信号TOP代表运算功能经由N通道元件N3传递至反向输出信号QB。功能上来说，这使得设计者在需要时可在下一时钟循环周期期间内得以维持输出信号Q及反向输出信号QB的一先前的状态。

外加逻辑215为本发明的一重要的特征，其与传统动态电路比较起来能外加更多复杂的功能至整体电路200上。P通道元件P3被配置为外加逻辑215的一运算观测器(Evaluate Strobe)，其类似于对动态求值器205提供一运算观测的N通道元件N的方式。因此，熟习此项技术者可了解到当动态求值器205在运算周期期间被运算时，根据本发明所揭露的电路200在运算周期期间亦被有利的配置来运算外加逻辑215。当控制信号PC为低准位时，外加逻辑215被运算(例如P通道元件P3为开启)。因此，外加逻辑215可使用P逻辑(P通道元件)组成整个独立且复杂的功能。本发明不只是提供由动态求值器205执行运算的寄存输出，还有由外加逻辑215执行运算的寄存输出。

熟悉此项技术者可了解其优点为外加逻辑215可用并联的P通道元件来实施，其意义等同于在动态求值器205中以串联的N通道元件实施。因此，根据本发明的实施例则可以实施复杂之及或功能(AND-OR Function)且不会产生与堆栈串联元件有关的问题，例如基体效应(Body Effect)等。

图3为一简易快速的动态寄存器300的示意图，其类似于动态逻辑寄存器200，其中把动态求值电路205以单一的N通道元件N1所取代，延迟反向逻辑209被一组串联的五个反向器301所取代，且限制逻辑211及外加逻辑215被移除。可了解到的是，限制逻辑及/或外加逻辑可被加入该简易快速逻辑寄存器300中，且在设定时间或数据至输出(Data-to-Output)的时间上没有明显的影响。在本发明的一特定实施例中使用一0.15微米(Micron)的制程来实施此简易快速动态寄存器300，此串联的五个反向器301全部会产生大约为100微微秒(Picoseconds，ps)的一运算周期，其中，设定时间为零且时钟至输出(Colck-to-Out)的反应大约为60微微秒。

图4为说明根据本发明的一实施例的动态地寄存一输出信号方法的流程图。如图4所示由第一区块401开始操作，其中当一时钟信号在一第一逻辑状态时，一第一节点被预设(Preset)。例如在前述的实施例中，当时钟信号CLK为低准位时，则提供顶信号TOP的节点207会被预充至高逻辑准位的状态。操作继续进行至下一区块403，其中当时钟信号CLK转变至一第二逻辑状态时，运算一功能以控制该第一节点的逻辑状态。继续先前的例子，当时钟信号CLK被设为高准位时，动态求值器205会依据一或多个输入数据信号来运算一逻辑功能。当顶信号TOP被放电至低准位时，该功能会被运算，否则当顶信号TOP保持在高准位时，此时功能不会被运算。

在下一区块405中，时钟信号被延迟及反向以提供一延迟反向时钟信号。例如，延迟反向逻辑209以延迟时钟信号CLK来提供运算完整信号EC。配置此时钟延迟的期间用以提供最小的延迟是为了必须确定能完成要运算的功能。在一同步的管线结构中，例如一管线化微处理器或是类似者，其各级电路的延迟可能会因各级电路对应的功能不同而不同。或者，在串联的各级电路中，一般的延迟也可根据用以运算最长期间(Longest-Duration)的逻辑运算的最小时间来决定。此延迟期间建立在一运算周期，该运算周期开始于时钟信号的运作转态(例如时钟信号的上升边缘)，且结束于反向延迟时钟信号的对应的下一转态(例如运算完整信号EC的下一下降边缘)。

在下一区块407中，输出节点的逻辑状态根据在运算周期期间被决定的第一节点的逻辑状态而锁定。参考动态逻辑寄存器200，当项信号TOP在运算周期期间维持在高准位时，输出信号Q会被锁定在低准位，以及当顶信号TOP在运算周期期间被下拉至低准位时，输出信号Q会被锁定在高准位。在下一区块409中，输出节点(例如输出信号Q)的逻辑状态在每一运算周期期满至下一运算周期开始之间维持不变。在此方法中，一旦逻辑状态在每一运算周期期间被决定后，输出的状态会被维持至下一运算周期以确定输出信号的完整性而不会受输入数据信号的变动影响。在最后的区块411中，输出的节点被缓冲及反向以驱动下一级的输入端。

根据本发明一实施例的动态逻辑寄存器，其提供一可明显减少输入数据的保持时间的一动态电路的速度及运算的结构，以及保留一寄存器的输出数据的特性。此动态逻辑寄存器亦显示一零设定时间、一非常短的保持时间以及一微小的时钟至输出时间(Nominal Clock-to-Output Time)，因此其速度会比将锁定器置于逻辑求值器之前或是之后的结构还要快速。将一延迟及反向形式的时钟信号(例如运算完整信号EC)与一锁定机制结合以提供一相当短的运算间隔，其中在此相当短的运算间隔内，动态求值器的输出(例如顶信号TOP)被允许传递至一预备输出节点上(例如输出信号Q)。在此运算间隔后，当时钟信号为高准位的半周期循环期间，输出堆栈元件(例如P通道元件P3、N通道元件N4、N5及N6)会一同运作，当随后时钟信号为低准位及高准位的半周期循环间，输出堆栈元件(例如P通道元件P3、N通道元件N4、N5及N6)会显示一三态状态至该预备输出节点。一维持电路维持在此运算间隔内呈现的该预备输出节点的状态。一缓冲器或是反向器或是其类似的元件可根据该预备输出节点的状态来驱动一输出信号。

根据本发明的一动态逻辑寄存的机制，其可提供复杂的逻辑运算功能的锁定输入及寄存输出的功能。另外，由于本发明移除了在锁定—逻辑—锁定(LATCH-LOGIC-LATCH)的结构中设定时间的需求，因此数据至输出(Data-to-Output)的时间特性明显的减少。此动态逻辑寄存的机制对于比现今架构还要快速的简单到复杂的逻辑运算功能提供了锁定的输入端及寄存的输出端。当使用于一高度仰赖寄存器将数据传送至各级电路间的管线化结构中，本发明所揭露的一种动态寄存器其可使整体装置的运作速度明显的提升。

虽然，本发明以较佳实施例来做详细的描述，但其它的较佳实施例及变化为可能且可预期的。例如，动态求值器依设计者设计其可以简单或是非常复杂。熟悉本技术领域者可了解到限制逻辑211及外加逻辑215可省略不用或是以任何适当的方式实施。此外，虽然本发明所揭露的实施方式利用金属氧化半导体(MOS)型态的元件，其包括了互补式金属氧化半导体及类似的元件如NMOS与PMOS晶体管等，惟其依然可以利用类似态样或模拟的技术型态与架构来实施，例如双极性元件或是类似的元件等等。

最后，虽然本发明为实现本发明的目的的最佳模式，惟熟习此项技术者应该了解到的是，其在不脱离如权利要求所定义的本发明的精神及范围的下，其可立即使用所揭露的观念及特定的具体实施例当作基础，来进行与本发明的目的相同的设计或修改其它结构。

Claims (16)

1.一种动态逻辑寄存器，其特征在于，包含：

一操作数件互补对，相对应到一时钟信号；

一动态求值器，其在一预充节点上耦接在该操作数件互补对之间，其根据至少一输入的数据信号来运算一功能；

一延迟反向逻辑，用以接收该时钟信号且输出一运算完整信号其为该时钟信号的一延迟及反向的形式；

一锁定逻辑，相对应到该时钟信号、该运算完整信号以及该预充节点，其在该时钟信号的一操作边缘及该运算完整信号的下一边缘之间的一运算周期期间，根据该预充节点的状态来控制一输出节点的状态，否则，在该输出节点上呈现一三态状态；以及

一维持电路耦接至该输出节点。

2.如权利要求1所述的动态逻辑寄存器，其中该操作数件互补对包含：

一P通道元件，其具有一栅极用以接收该时钟信号、一漏极耦接至一电压源以及一源极耦接至该预充节点；以及

一N通道元件，其具有一栅极用以接收该时钟信号、一漏极耦接至该动态求值器以及一源极耦接至接地端。

3.如权利要求1所述的动态逻辑寄存器，其中该延迟反向逻辑选自下列的一：至少一个反向器、一组串联的反向器。

4.如权利要求1所述的动态逻辑寄存器，更进一步包含一限制逻辑，该限制逻辑被耦接至该延迟反向逻辑且用来操作以维持该输出节点的一先前状态，以及更进一步包含一输出缓冲器/反向器，该输出缓冲器/反向器具有一输入端耦接至该输出节点以及一输出端耦接至一反向的输出节点。

5.如权利要求1所述的动态逻辑寄存器，其中该锁定逻辑包含：

一N通道传递元件，其具有一栅极用以接收该运算完整信号、一漏极耦接至该预充节点以及一源极耦接至一上拉控制节点；

一第一P通道上拉元件，其具有一栅极用以接收该运算完整信号、一漏极耦接至一电压源以及一源极耦接至该上拉控制节点；

一第二P通道上拉元件，其具有一栅极耦接至该上拉控制节点、一漏极耦接至该电压源以及一源极耦接至该输出节点；以及

复数个N通道下拉元件，其耦接至该输出节点及接地端之间，且被该运算完整信号、该时钟信号以及该预充节点控制。

6.如权利要求5所述的动态逻辑寄存器，其中该复数个N通道下拉元件包含：

一第一N通道下拉元件，其具有一栅极用以接收该运算完整信号、一漏极耦接至该输出节点以及一源极；

一第二N通道下拉元件，其具有一栅极用以接收该时钟信号、一漏极耦接至该第一N通道下拉元件的该源极以及一源极；以及

一第三N通道下拉元件，其具有一栅极耦接至该预充节点、一漏极耦接至该第二N通道下拉元件的该源极以及一源极耦接至接地端。

7.如权利要求5所述的动态逻辑寄存器，更进一步包含一外加逻辑，该外加逻辑被耦接在该电压源及该第二P通道上拉元件之间，其用来防止该输出节点的一选定的状态。

8.一种动态锁定电路，其特征在于，包含：

一动态电路，其当一时钟电路为低准位时，预充一第一节点，以及当该时钟信号转为高准位时，计算一功能以控制该第一节点的状态；

一延迟反向器，用以接收该时钟信号，以提供一反向延迟时钟信号；

一锁定电路，其耦接至该动态电路及该延迟反向器上，该锁定电路在一运算周期期间内，根据该第一节点的状态来控制一输出节点的状态，否则，呈现一三态到该输出节点上，其中该运算周期是开始于当该时钟信号转为高准位时而结束于当该反向延迟时钟信号下一次转为低准位；以及

一维持电路，其耦接至该输出节点上。

9.如权利要求8所述的动态锁定电路，其中该动态锁定电路包含：

一P通道元件，其耦接至该第一节点上，当该时钟信号为低准位时，其预充该第一节点；

一逻辑电路，其耦接至该第一节点上，其运算该功能；以及

一N通道元件，其耦接至该逻辑电路上，当该时钟信号转为高准位时，其可使该逻辑电路运算该功能。

10.如权利要求8所述的动态锁定电路，其中该延迟反向器包含一组串联的反向器。

11.如权利要求8所述的动态锁定电路，其中该锁定电路包含：

一N通道元件，当该反向延迟时钟信号为高准位时，该N通道元件耦接至一第二节点至该第一节点上；

一P通道元件，当该反向延迟时钟信号为低准位时，该P通道元件将该第二节点拉至高准位；以及

一堆栈元件，其耦接至该输出节点，该堆栈元件包含一上拉元件及复数个下拉装置，当该第二节点为低准位时，该上拉元件用来将该输出节点拉至高准位，而在该运算周期期间，当该第一节点为高准位时，该复数个下拉装置将该输出节点拉至低准位。

12.如权利要求8所述的动态锁定电路，更进一步包含限制逻辑，该限制逻辑被耦接至该延迟反向器上，且一在该锁定电路内所提供的外加逻辑用以预防该输出节点的一预定逻辑状态。

13.一种动态寄存一输出信号的方法，包含：

当一时钟信号在一第一逻辑状态中来预设一第一节点；

当该时钟信号转变为一第二逻辑状态时，动态地运算一功能用以控制该第一节点的状态；

延迟及反向该时钟信号以提供一延迟反向时钟信号；

根据在一运算周期期间内所决定的该第一节点的该逻辑状态锁定一输出节点的一逻辑状态，其中该运算周期开始于当该时钟信号转变为该第二逻辑状态，而结束于当该延迟反向时钟信号的下一对应的转换；以及

在各个运算周期之间维持该输出节点的该逻辑状态。

14.如权利要求13所述的动态寄存一输出信号的方法，其中该预设一第一节点包含预充该第一节点至一高逻辑状态，以及其中该维持该输出节点的该逻辑状态包含呈现一三态状态到该输出节点且耦接一维持电路至该输出节点。

15.如权利要求13所述的动态寄存一输出信号的方法，更包含缓冲及反向该输出节点。

16.如权利要求13所述的动态寄存一输出信号的方法，该第一逻辑状态为一低逻辑状态且该第二逻辑状态为一高逻辑状态，其中该锁定一输出节点的的一逻辑状态，包含：

当该延迟反向时钟信号为一高逻辑状态时，传递该第一节点的一逻辑状态至一上拉控制节点；

当该延迟反向时钟信号在一低逻辑状态时，将该上拉控制节点拉至一高逻辑状态；

当该上拉控制节点在低逻辑状态时，将该输出节点拉至一高逻辑状态；以及

当该第一节点在一运算周期期间内为一高逻辑状态时，将该输出节点拉至一低逻辑状态。

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