TWI292869B - Scrambler circuit, descrambler circuit, data processing device and ic card - Google Patents

Description

1292869 玖、發明說明： 【發明所屬之技術領域】 本發明係關於資料處理裝 在半導體積體電路所構成之 資訊，以防止惡意之攻擊者 體電路内部資訊、及透過剝 部資訊之安全性技術。 【先前技術】 之安全性技術，特別係關於 資料處理裝置中，可確保内部 _由探測讀出或改變半導體積 析讀出半導體積體電路内 在使用於儲存個人資訊等機率次 々 在貝矾，處理該資訊之ic卡 專系統之皁晶片微控制器中，i a 聲來兩安全性，為避免受到 攻擊者之攻擊（機密資訊之分析 τ订為），使内部資訊不被讀出 或竄改，有必要保護此等資訊。 以往，通常將在含記憶體與單晶片控制器之邏輯電路間 傳達信號之位址匯流排、資料匯流排之配線不規則連接， 使各信號線所具有之功能難以特別設定，藉以從分析行為 中保羞貝訊。但’最近的分析技術在現實的技術層次上， 已可透過剝離分析，執行信號線之特別設定。 對此問題，在下列日本特開平11β2〇3237號公報中，曾經 揭不利用將匯流排上之信號週期性地變更順序，以執行匯 排拌馬之方法。上述公報所揭示之技術如圖1 $所示。符 號1表不半導體積體電路，其内部係由CPU(Central

Processing Unit ·中央處理裝置）i〇、RAM(Random Access

Mem〇ry ’ 心機存取記憶體）20、R〇M(Read Only Memory :唯 口買口己 體）30、E2PR〇M(Electrically Erasable Programmable 91998-950724.doc 1292869 ROM :電可消除可程式化唯讀記憶體）辦之功能區塊所構 成，另外包含時間控制電路6〇。在各區塊1〇、2〇、3〇、4〇 之I/O部（資料輸出入部）及位址輸出入部，以鄰接於此等之 形態設有第1拌碼器電路u、21、31、41。且配置使各第i 拌碼态電路11、21、31、41互相連接之匯流排線5〇。時間 控制電路60在特定時間輸出時間控制信號，各第丨拌碼器電 路11、21、31、41係依照此時間控制信號更換匯流排線5〇 之各信號之連接，以執行拌碼。#，利用時間系列地執行 拌碼，使在匯流排線50上傳達之資訊之分析更為困難。又， 在各第1拌碼器電路11、2卜3卜41之外部（匯流排線5〇側）， 以更換信號方式拌碼，但在其内側（記憶體RAM 2〇、r〇m 30、E2PROM 40側）則以復原成原來之資料方式拌碼。 如此，在圖15所示之技術中，cpu 1〇與記憶體（ram2〇、 ROM 30、E2PROM 40)間之資料雖可被拌碼，但記憶體上之 資料則未被拌碼。即，匯流排線5〇上之資料雖可予以保護， 但對於直接讀出或竄改儲存於記憶體上或其内部之資料， 則處於無防備狀態。 如此，對於攻擊者在1C内部之匯流排及記憶體進行探測 而讀出或竄改資料，並透過剝離分析由構成單體之記憶體 喝出或竄改資料之行為，仍有未能充分執行安全性對策之 缺點。 【發明内容】 本發明係鑒於上述問題所研發而成，其目的在於可將在 匯流排上傳達之信號拌碼，且為使拌碼之資料不僅保存於 91998-950724.doc !292869 記憶體上，並保存於其内部，對匯流排上或記憶體上之任 何資料之直接讀出或鼠改，提供不能解褐原來之資訊之電 路。 i 為達成此目的之本發明 4 月之拌碼窃電路之特徵在於其係利 用特疋之拌碼處理將4位亓 一 以上之被處理資料變換成同位 疋數之已處理資料者.俞、？；# m ^ 笛,次、卄者，别述被處理資料分割成2位元以上之 第1 >料區塊與和前述第i .. .. , _ 貝枓區塊同位元數之第2資料區 鬼所構成，且前述已處理資靱八 it lai ^ ^ 、科刀口丨J成刀別和前述第1資料區 約拌碼單元，Mm 貝㈣塊所構成；且包含 ，、係對則述弟1資料區塊執行特定之第〗拌碼 二理卩輸出同位元數之第！中間資料者，·第1運算單元，，， 二料區塊與前述第1中間資料之各位元之 里之第執行與前述第1掉碼處理相同或相 運嘗單*甘/ 问位凡數之第2中間資料者，·第2 之各位元之互斥"或"運算，二述第〗資料區塊 另m s 别述第4資料區塊者。 將輸入資料值，丄電路之特徵在於前述拌碼單元係 唯-決定之輸出資料值者。$早凡之㈣規則變換成 依據具有上述特徵之本發明之拌 處理資料施以挑 .、、、器電路，可獲得對被 丨卞她Μ拌碼處理之已處理 訊。又，適宜地設定第〗及第2拌媽單元原來之資 規則時，可多式多樣地自由變更拌：：之拌碼處理之變換 灵择媽處理之算法，謀求安 91998-950724.doc !292869 全性之提高。 為達成此目的之本發明之解拌 用特定之解拌處理將4位元 b 〇件碼處理資料这轡拖 成同位元數之處理前資料者·兑 、 、 士 、 ，則述已拌碼處理資料係分宝lj 成2位元以上之第5資料區塊與和前述、 σ 索f夕筮A -欠妨r仏 第貝料區塊同位元 數枓區塊所構成’且前述處理前資料係分割 和則述第5資料區塊同位元數之第7資料區塊與第8資料區

塊所構成；且包含第3拌喝單元， W 批—# ^ ，、1糸對别迷第5資料區塊 執仃特疋之第3拌碼處理，以輸出 者；第3•室曾一 ^ 翰㈣心數之第3中間資料 r早凡、、係執打前述第6資料區 間資料之各位元之互斥"或"運曾，w 者.第^ ^ 乂輪出前述第7資料區塊 =:二係對前述第7f科區塊執行與前述第3 H理相同或相異之第4拌碼處理，以輸出同位元數之第 4中間 > 料者；第4運算單元，1 前述笛…』 早兀H亍前述第4中間資料與 别述第5資料區塊之各位 8資料區塊者。 “運异，以輸出前述第 另外’本發明之解拌器電路 將輸入資料值，依據固定述拌碼單元係 唯-決定之輸出資料值者 早…換規則變換成 明：::！上述特徵之本發明之解拌器電路，可使被本發 處:=電路摔碼處理之已禅碼處理資料逆變成原來之 路相X ’本發明之解拌器電路可利用與拌碼器電 第:路構成，以將摔碼器電路之第】拌碼單元使用於 ，早疋，將拌碼器電路之第2拌碼單元使用於第3掉瑪 91998-950724.doc 1292869 單元之方式簡單地構成。 另外，在本發明之拌碼器電路及解拌器電路中，最好採 用拌碼單元係由換接對應於輸入資料之各位元之多數輸入 端子與對應於輸出資料之各位元之輸出端子間之配線之一 部分或全部所構成，且藉前述配線之換接，固定前述變換 規則之構成方法。此時，採用藉前述配線之換接，對前述 輸入資料執行U立元或2位元以上之循環移位操作之構成方 法。或，採用藉前述配線之換接，對前述輸入資料之特定 之2位70執行更換操作之構成方法。或，採用藉前述配線之 換接，組合地執行對前述輸入資料之丨位元或2位元以上之 循環移位操作與對前述輸入資料之特定之2位元之更換操 作之構成方法。尤其，採用最後之構成方法時，可網羅有 關配線換接之全部組合。 另外，在本發明之拌碼器電路及解拌器電路中，最好也 採用拌碼單元係包含對輸入資料之一部分或全部之位元施 以特定之邏輯運算之邏輯運算電路，藉前述邏輯運算電路 固定前述變換規則之構成方法。此時，採用前述邏輯運算 電路對前述輸入資料之-部分或全部之位元，施行2位元: 上之邏輯運算之構成方法。 另外，在本發明之拌碼器電路及解拌器電路中，最好拌 碼單元係包含對輸入資料之一部分或全部之位元與前述輸 入資料輸入時之位址資料之一部分或全部之位元，施行特 定之邏輯運算之邏輯運算電路所構成’藉前述邏輯運算電 路，對應於前述位址資料之位址值而唯一決定前述變換規 91998-950724.doc -9- 1292869 則。 f外1在本發明之拌碼器電路及解拌器電路卞，最好拌 係包含對輸人f料之—部分或全部之位元與保持於 疋，非揮發性記憶體之變換規則固定用資料，施行特定 之邏輯運算之邏輯運算電路所構成，藉前述邏輯運算電 2 ’且對應於前述變換規則固U資料之資料值而唯一決 疋之方式固定前述變換規則。 另外’在本發明之拌碼^電路及解拌^電路巾，最好摔 碼單元係包含選擇電路’其係依據輸入資料被預先固定之 T換規則變換成唯—決定之輸出資料之拌碼子單元之前述 &換規則相異之多數、與對應於前述輸入資料輸入時之特 定資訊而變化之選擇規則，選擇並輸出相同輸入資料輸入 後之前述多數拌碼子單元之輸出資料之！者；且依照前述選 擇規則所選擇之前述拌碼子單元’以唯一決定之方式固定 ^固定於該拌碼單元之前述變換規則。此時，最好在掉碼 -電路中包3别述多數拌碼子單元之前述拌碼子單元係 包3碼蓋生電路’其係依照前述輸入資料輸入於前述多數 拌碼子單元時之特定資訊而產生選擇碼，且與前述輪入時 之位址資料相關連地將其記憶於特^之非揮發性記憶體 者’及查閱表’其係個別地使前述選擇碼與前述多數摔碼 子單元相對應者；前述選擇電路係構成由依據前述碼產生 電路產生之前述選擇碼與前述查閱表所指定之前述多數拌 碼子單το中之1選擇别述輸出資料。又，解摔器電路最好採 用包含前述多數拌碼子單元之前述拌碼單元係包含碼讀出 91998-950724.doc •10- 1292869 電路，其係依照前述輸入資料輸入於前述多數拌碼子單元 時之位址資訊而讀出記憶於特定之非揮發性記憶體之選擇 碼者，及查閲表，其係個別地使前述選擇碼與前述多數掉 碼子單元相對應者，·前述選擇電路係構成由依據前述碼读 出電路讀出之前述選擇碼與前述查閲表所指定之前述多^ 拌碼子單元中之1選擇前述輸出資料。 利用上述拌碼單①之各構成方法，可利用硬體規定多種 多樣之規麟為拌碼單元之拌碼處理之變換規則。因此， 不能或極難以施行拌碼處理前後之相關資料之解碼。 本發明之㈣處理裝置之特徵在於其似㈣匯流排連 接夕數功月b區塊所構成’且在前述内部匯流排與外部匯流 排之第1匯流排介面部包含以前述内部匯流排上之—部2 或全部之資料為前述被處理資料，以前述外部匯流排上之 -部分或全部之資料為前述已處理資料之本發明之拌碼器 依據具有上述特徵之本發明之資料處理裝置，可在對内 部匯流排上之資料施以拌媽處理後，傳送至外部，例如記 憶於外部之記㈣裝置等，故可快速提高資料之安全性。° 又’本發明之資料處理裝置之特徵在於其係、以内部匯流 排連接多數功能區塊所構成，且在前述内部匯流排盘外部 匯流排之第2匯流排介面部包含以前述内部匯流排上之一 部分或全部之資料為前述處理前資料，以前述外部匯流排 上之-部分或全部之資料為前述已拌碼處理資料之本發明 之解拌器電路。 91998-950724.doc -11 - 1292869 依據具有上述特徵之本發明之資料處理裝置，可利用由 外部接收被本發明之拌碼器電路施以掉竭處理之已掉碼處 理資料後，以解拌器電路施以解摔處理，逆變換成原來之 處理前貧料，故可一面確保資料之安全性，一面在内部匯 流排上利用原來之處理前資料。 另外，本發明之資料處理裝置之特徵心其係以内部匯 流排連接多數功能區塊所構成，且在前述内部匯流排與外 部匯流排之第1匯流排介面部包含以前述内部匯流排上之 -部分或全部之資料為前述被處理資料，以前述外部匯流 排上之-部分或全部之資料為前述已處理資料之本發明之 拌碼器電路，且在前述内部匯流排與外部匯流排之第2匯流 排介面部包含以前述内部匯流排上之一部分或全部之資料 為前述處理前資料，以前述外部匯流排上之一部分或全部 之貧料為前述已拌碼處理資料之本發明之解拌器電路。 依據具有上述特徵之本發明之資料處理裝置，可在對内 部匯流排上之資料施以拌碼處理後，傳送至外部，例如記 憶於外部之記憶體裝置等，故可快速提高資料之安全性。 另外T利用由外部接收被本發明之拌碼器電路施以摔碼 處理之已拌碼處理資料後，以解拌器電路施以解拌處理， 逆變換成原來之處理前資料，故可一面確保資料之安全 性，一面在内部匯流排上利用原來之處理前資料。 在此，拌碼器電路雖未必需要與拌碼處理同一資料處理 裝置内之解拌器電路之解摔處理對象之已摔碼處理資料之 拌馬器電路相同’但若相同時，由於可在同一資料處理裝 91998-950724.doc -12- 1292869 置内處理拌碼處理與解拌處理雙方之動作，故可執行將已 拌碼處理資料記憶料部之記憶裝置，將其讀出而再利用 之作業等。 但’後者之情形’也就是說’在解拌器電路解拌處理同 一資料處理裝置内之拌碼器電路之已拌碼處理資料之情 形三可利用將拌μ電路之第丨拌碼單元使用於解拌器電二 之第4拌碼單元’將拌碼器電路之第2拌碼單元使用於解摔 器電路之第3拌碼單元之方式簡單地加以實現。 另外，本發明之資料處理裝置之特徵在於其係以第2内部 匯流排連接前述多數功能區塊所構成，且在前述第2内部匯 流排與第2外部匯流排之第3匯流排介面部包含以前述第2 内部匯流排上之—部分或全部之資料為前述被處理資料， =前述第2外部匯流排上之—部分或全部之資料為前述已 处理貝枓之本發明之拌碼器電路。依據具有此特徵之本發 明之資料處理裝置’可快速提高資料及資料處理上之安全 性。 〜文王

牡不發明之資料處理裝置中，也可採用將前述 匯流排與前述外部匯流排，或前述第❻部匯流排與筹 部匯流排,別分割成多數區塊’並在前述各區塊包含 明之拌碼H電路或解拌碼器電路之構成方式。 力另:卜I:發明之資料處理裝置中’其特徵在於前 4匯肌排與錢外部匯流排為資料匯流排 流排與前述第2外部匯流排為位址匯流排。依據且有上 徵之本發明之資料_，由於在同-資料二 91998-950724.doc -13· 1292869 包含將資料匯流排拌碼處理之拌碼器電路、與解拌處理之 解拌器電路，故可拌碼處理資料匯流排與記憶體上之資 料。又，可在資料處理裝置内設置拌碼處理位址匯流排之 拌石馬益電路’ α已拌碼處理之位址存取記憶體時，可更安 全地保護資料。 、另外，本發明之資料處理裝置之特徵在於以形成於同一 :導體基板上之半導體積體電路構成前述多數功能區塊及 刖述匯流排介面部。另夕卜，作為前述功能區塊，以包含作 為含算術邏輯運算器，且控制前述㈣匯流排與前述外部 匯流排之#晶片難制器之功能為其特禮文。由於此等特 徵，攻擊者不可能或極難進行在…内部之匯流排及記憶體 進行探測而讀出或竄改資料，並透過剝離分析由構成單體 之記憶體讀出或竄改資料之行為。 本發明之1C卡之特徵在於使用作為本發明之資料處理裝 置系統控制用之單晶片微控制器。依據具有此特徵之本發 明之1C卡，可對資料匯流排與記憶體上之資料施以拌碼處 理，實現高安全性之1C卡。 【實施方式】 以下’依據圖式，說明有關本發明之拌碼器電路、解摔 器電路及具備此等電路之資料處理裝置之一實施形態。 圖1係表示具有本實施形態之拌碼器電路22〇、23〇、解掉 器電路240之半導體積體電路1 〇〇(以下稱為r Ic」）之内部構 成之一例。 圖1所示之1C 100係具有作為本發明之資料處理震置之 91998-950724.doc -14- 1292869 一例之CPU 200、以CPU 200與外部資料匯流排6〇〇及外部· 位址匯流排700互相連接之rom 300、RAM 400、電性可改 -寫之快閃e2prom等非揮發性記憶體500等外部記憶體群， 而構成作為單晶片微電腦。 在€?11 200内，經由内部資料匯流排213，使八1^(算術邏 輯運算器）210、快取記憶體211、指令解碼器控制器212、 暫存器群214、資料匯流排控制電路215等相互連接。又， 暫存器群214係被連接於位址匯流排控制電路216。 CPU 200係利用第！拌碼器電路23 〇對内部資料匯流排2丨3 φ 上之資料進行拌碼處理，並輸出至外部資料匯流排6〇〇。 又，由外部資料匯流排600輸入資料時，利用解拌器電路24q 進行解拌處理，並輸出至内部資料匯流排213。 CPU 200對外部吞己憶體群存取時之位址係被以第2摔碼器 電路220施行拌碼處理之位址所存取。又，第丨拌碼器電路 230與第2拌碼器電路220之拌碼處理之算法可以相同也可 相異。也就是說，在第i、第2拌碼器電路22〇、23〇間，固 定後述之拌碼器電路之變換規則之摔碼單元之電路構成彳鲁 為相同構成，也可為個別不同之構成。 在0 1所示之實施形態中’雖對位址匯流排施行摔碼處 理’但位址匯流排之拌碼處理並非必須動作。因此，如圖2 所示，採用僅對資料匯流排施行拌碼處理而不設置 器電路220之構成也無妨。在此，在圖2所示之構成中，除 不具有第2拌碼器電路220以外，其他均與圖i之實施形態相 同。 91998-950724.doc -15- 1292869 其次，說明有關本發明之拌碼器電路（第1拌碼器電路 230、第2拌碼器電路220)及解拌器電路240之電路構成。以 下，在拌碼器電路中，第1拌碼器電路230與第2拌碼器電路 220之基本之電路構成相同，故僅說明其中一方。圖3A係表 示拌碼器電路230之電路圖，圖3B係表示解拌器電路240之 電路圖。 如圖3A所示，將拌碼處理前之資料分割成第1資料區塊

Bl(n/2 bit 〜n-1 bit)、第 2資料區塊B0(0 bit 〜n/2-1 bit)之 2 個 資料區塊之資料係被輸入至拌碼器電路23〇。又，拌碼器電 路230係輸出由第3資料區塊Bl，(n/2 bit〜η-1 bit)、第4資料區 塊B0’（0 bit〜n/2-1 bit)之2個資料區塊構成之拌碼處理後之 同位元數之資料。 拌碼器電路230係由對輸入B1施行第丄拌碼處理之第^半 碼單兀231、對第1拌碼單元231之輸出（第i中間資料）與輸入 B0依各位π計算互斥”或，，之多數互斥”或"電路所構成之第 1運t單元233、對第1運算單元233之輸出之第3資料區塊

Blf施打第2拌碼處理之第2拌碼單元232、對第2拌碼單元 232之輸出（第2中間資料）與輸入扪依各位元計算互斥，，或” 而輸出第4資料區塊別，之多數互斥，，或，，電路所構成之第沒 算單元234所構成。 同樣地，如圖3B所示，將解拌處理前之已拌碼處理資料 分割成第5資料區塊B i，(n/2 bit〜n_ i Mt)、第6資料區塊B〇,(〇 bn〜n/2-1 blt)之2個資料區塊之資料係被輸入至解拌器電路 240。又，解摔器電路240係輸出由第7資料區塊Bi"(n/2 91998-950724.doc -16 - 1292869 bit〜n-l bit)與第8資料區塊B0，，（0 bit〜n/2-l bit)之2個資料區 · 塊所構成而在拌碼處理前被解拌處理逆變換之同位元數之 . 處理前資料。 解拌器電路240係由對輸入B1，施行第3拌碼處理（在本實 把形悲中’與前述第2拌碼處理相同）之第3拌碼單元232(在 本實施形態中，與第2拌碼單元232)、對第3拌碼單元232之 輸出（第3中間資料）與輸入bo’依各位元計算互斥"或”之多 數互斥或’’電路所構成之第3運算單元233、對第3運算單元 233之輸出之第7資料區塊B1”施行第4拌碼處理（在本實施 修 幵^ I、中，與别述第1拌碼處理相同）之第4拌碼單元23 1 (在本 實施形態中，與第丨拌碼單元231)、對第4拌碼單元231之輸 出（第4中間資料）與輸入ΒΓ依各位元計算互斥”或"而輸出 第8資料區塊Β0”之互斥”或"電路所構成之第4運算單元234 所構成。 一在此，各拌碼單元231、232所施行之拌碼處理係構成將 輸入資料值，依據固定於該拌碼單元之變換規則變換成唯 一決定之輸出資料值。 鲁 在此，需要注意的之處在於··拌碼器電路23〇内之第工拌 碼單7〇231與解拌器電路24〇内之第4拌碼單元231必須採用 依據相同變換規則施行相同之拌碼處理之電路構成之點 同樣情形，拌碼器電路23〇内之第2拌碼單元门2與解拌 為電路240内之第3拌碼單元232也必須採用相同之電路構 成。又，第丨、第4拌碼單元231與第2、第3拌碼單㈣2既 可採用相同之構成，亦可採用個別之構成。但，採用個別 91998-950724.doc -17- 1292869 之電路構成時，更可提高安全性。又，第1至第4運算單元 233、234分別在電路構成上相同。 其次’將第1(第4)拌碼單元231之操作以S1函數加以表 現’將第2(第3)拌碼單元232之操作以S2函數加以表現，而 說明拌碼器電路230與解拌器電路240之動作。 拌碼器電路230之動作（拌碼處理）可利用以下之式1及式2 加以表示： (式1) ΒΓ=Β0 xor S1(B1) (式2) B0f-Bl xor S2(B1?) 其次，解拌器電路240之動作（解拌處理）可利用以下之式3 及式4加以表示： (式3) BILBO, xor S2(B1，) (式4) B0”=B1，xor Sl(Bln) 利用式1〜式4之公式表示拌碼器電路230所拌碼處理之資 料在解拌器電路240之解拌處理中被逆變換而恢復為原來 之資料之過程。將式2之BO’代入式3之B0f而消去B0,時，得 下述之之式5。在此，多變數之互斥”或”運算不管其運算順 序如何’均可獲得相同之運算結果，且相同數值彼此之互斥 ”或’’均為0，故成為如式6所示。 (式5) 9l998-950724.doc •18· 1292869

Blff=Bl xor S2(B1?) xor S2(BT) (式6) B 1 ff=B 1 xor 0=B 1 其次，將式4之Bl·代入式iiBr而消去B1，時，得下述之 之式7。再將式6之B1"代入式7iB1 ”而加以消去，多變數之 互斥或運异不管其運算順序如何，均可獲得相同之運算 結果，且相同數值彼此之互斥"或"均為〇,故成為如式8所 示。 (式7) B0’’=B0 xor S1(B1) x〇r Sl(Bln) (式8) B0m=B0 xor S1(B1) x〇r S1(B1)=B0 以上由式1〜式8可證明拌碼處理前之資料b 〇、b 1與拌 碼處理後之資料B0”、B1”相同。又，上述之計算不依存函 數S1及S2之運异内容而均可成立，故只要各函數§1及§2能 滿足對輸入之任意值均可唯一決定輸出之條件，即可任意 選擇第卜第2拌碼單元23卜232所施行之拌碼處理之内容。 因此，只要考慮安全強度與電路規模等成本或實現容易性 之調適而選擇最適之處理作為函數§1及82即可。 其次，說明有關固定規定第i或第2拌碼單元231、232之 各拌碼處理之變換規則用之電路構成。首先，圖4係表示第 1或第2拌碼單元231、232之電路構成之第1實施例。 對輸入[DmDM、· ·、〇1、Β0]，使輸出[奶卜卜 n 2 · 、SD1、SD0]施行1位元之向右移位。利用此 91998-950724.doc -19- !292869 操作，輸出[SDn-l、SDn-2、· · 、SD1、SD0]可表現成如 以下之式9所示。又，假設DO會循環地移位至左側第1位元。 (式9) [SDn_l、SDn-2、· ·、SD1、SD0] = [D0、Dn_l、· ·、D2、Dl] 圖5係表示第1或第2拌碼單元231、232之電路構成之第2 實施例。 對輸入[Dn-1、Dn-2、· ·、D1、DO]，使輸出[SDn-1、 SDn-2、· ·、SD1、sd〇]施行各相鄰之2位元之調換。利 用此操作，輸出[SDn-1、SDn-2、· ·、SD1、SD0]可表現 成如以下之式1〇所示。 (式 10) [SDn_l、SDn-2、· ·、SD1、SD0] = [Dn-2、Dn-1、· ·、DO、Dl] 另外，在圖中並未予以顯示，即作為第丨或第2拌碼單元 23 1、232之電路構成之第3實施例，也可藉將上述第1實施 例與第2實施例予以任意組合，而實現更多樣之配線之更換 連接。 圖6係表示第1或第2拌碼單元23 1、232之電路構成之第4 實施例。在上述第丨〜第3實施例中，係利用換接對應於輸入 二貝料之各位元之多數輸入端子與對應於輸出資料之各位元 之輸出端子間之配線而加以實現，但在如圖6所示之第4實 施例中，則利用對輸入資料之各位元施行特定之邏輯運算 方式加以實現。具體而言，係對輸入[Dn—hDn·〗、· ·、 91998-950724.doc • 20 - 1292869 D1、DO]，使輸出[SDn-l、SDn-2、· ·、SDl、SDO]在相 鄰之位元間施行nand(”與"）運算。利用此操作，輸出 [SDn-l、SDn-2、· · 、SD1、SD0]可表現成如以下之式11 所示。 (式 11) [SDn-1、SDn-2、· ·、SD1、SD0] 4D0nandDn-l、· ·、DlnandD0] 在此，邏輯運算之種類並非限定於nand，且施行運算之 位元數也可適宜地加以變更。 圖7係表示第1或第2拌碼單元231、232之電路構成之第5 實施例。在上述第1〜第4實施例中，由輸入資料對輸出資料 之變換規則不管位址資料之位址值如何，均經常保持一 定，但在圖7所示之第5實施例中，係對該輸入資料，利用 對應於該輸入資料之記憶體之位址施行邏輯運算，以實現 因各位址而異之拌碼處理。 具體而言，使輸出[SDn_i、SDn_2、· 輸入[Dn-1、Dn_2、 •、SD1、SD0]在 、m、DO]與位址[ADn小ADn小 ADI、ADG]間依各位元施行謝(互斥，，或，，）運算。利用此操 作’輸出SD [n-1 : 0]可表現成如以下之式12所示。 (式 12) [SDn-l、SDn-2、· .、SD1、SD〇] = [Dn-l xorADn-1 > . . . D〇 x〇r ADO] 如式12所*，對任意之位址值，規定拌碼處理之變換規 則可單—意義地加以決^，故在同一拌喝單元231、232内， 91998-950724.doc •21 · 1292869 即使變換規則因位址值之變化而變化時，在逆變換時，也 可利用相同之位址值，保證逆變換成拌碼處理前之資料。 即，位址值具有可作為規定拌碼處理之變換規則之鍵資訊 之功能。 在此’邏輯運算之種類並非限定於互斥”或”運算，且鍵 貝訊（在本實施例中，為位元值）之位元數及施行運算之位元 數也可適宜地加以變更。 圖8係表示第1或第2拌碼單元231、232之電路構成之第6 實施例。在上述第1〜第5實施例中，拌碼單元内之更換連接 及邏輯運算電路等之硬體構成或邏輯運算電路與位元值之 組合若相同時，輸入資料與輸出資料間之變換規則即可經 常保持一定。相對地，在圖8所示之第6實施例中，係對輸 入資料，使用保管於鍵保管用之非揮發性記憶體25〇之鍵資 訊（變換規則固定用資料）施行邏輯運算，即使相同之硬體構 成或位元值，亦可實現因拌碼單元而異之拌碼處理。 具體而言，使輸出[SDn_l、SDn-2、· · 、SD1、SDO]在 輸入[Dn-：l、Dn-2、· ·、m、D0]與鍵資訊[ΚίΜ、Κη_2、· ·、 ία、κο]間依各位元施行xor(互斥，，或”）運算。利用此操作， 輸出SD [η·1 : 〇]可表現成如以下之式13所示。 (式 13) [SDn_l、SDn_2、· ·、SD1、SD〇] = Pn_l xor Kn-1、· ·、do xor κ〇] 保管於鍵保管用之非揮發性記憶體2 5 0之鍵資訊既可在 包含此拌碼單元之裝置之製造階段加以固定，亦可利用以 91998-950724.doc -22- 1292869 可改寫之非揮發性記憶體另行設置之寫入手段，在製造後 設定於任意值。 在此，邏輯運算之種類並非限定於互斥"或，，運算，且鍵 資訊之位元數及施行運算之位元數也可適宜地加以變更。 圖9及圖10係表示第丨（第4)或第2(第3)拌碼單元以丨、Μ] 之電路構成之第7及第8實施合卜在上述第1〜第6實施例中， 輸入資料與輸出資料間之變換規則在同一拌碼單元中經常 保持一定，但在第7及第8實施例中，係準備多數使用於輸 入貝料之變換規則相異之拌碼子單元235，並具備有選擇電 路236 ’使其依據因輸入資料輸入時之特定資訊而變化之選 擇規則選擇並輸出數目相同於被所準備之各拌碼子單元 235輸出之各變換規則拌碼處理之拌碼子單元235之個數之 輸出資料（中間輸出資料）之丨個，藉此，即使在相同之拌碼 單凡中，固定於該拌碼單元之變換規則也可依輸入時之特 定資訊而逐次變化，以實現更複雜之拌碼及解拌處理。也 就是說，變換規則並非為拌碼單元所固有，而係可依輸入 時之特定資訊而唯一固定。 在此，作為各拌碼子單元235，可利用上述第1或第2拌碼 單元23卜232之電路構成之第！〜第6實施例之拌碼單元，或 具有該等變換規則2種以上複合而成之變換規則之新拌碼 單元所構成。 弟7只&例係表示限定於使用於拌碼器電路u 〇之第1或 第2拌碼單元231、232之實施例，第8實施例係表示限定於 使用於解拌器電路240之第3或第4拌碼單元232、231之實施 91998-950724.doc -23- 1292869 例。第1〜第6實施例之拌碼單元係拌碼器電路23〇之第1或第 2拌碼單元231、232、與解拌器電路240之第3或第4拌碼單 元232、23 1 4分別對應之拌碼單元彼此相同之拌碼單元， 但在第7及第8實施例中’各使用之場所則受到固定。但， 在拌碼器電路230與解拌器電路240之間對應之第7實施例 之拌碼單元與第8實施例之拌碼單元中，被固定之變換規則 卻相同。以下，說明各電路之詳細内容。 如圖9所示，第7實施例之拌碼單元係由多數拌碼子單元 235、選擇電路236、依輸入時之特定資訊而產生選擇碼， 且將其與該依輸入時之位址資料之位址值相關連地記憶於 選擇碼儲存用之非揮發性記憶體260之碼產生電路237、及 使碼產生電路237產生之多數選擇碼與多數拌碼子單元235 個別地對應之查閱表23 8所構成。在此，非揮發性記憶體26〇 因與後述第8實施例之拌碼單元所共有，故設置於拌碼單元 外也無妨。 碼產生電路237依據輸入資料輸入時距離啟動時之經過 時間資訊、位址資料之位址值，隨時利用隨機數等產生不 同之選擇碼。又，產生之選擇碼最好事先限定於拌碼子單 元235之個數份。但選擇碼數即使不等於拌碼子單元235之 個數’只要查閱表23 8可執行上述對應，即無問題。碼產生 電路237係將產生之選擇碼與當時之位址資料之位址值共 同圮憶於非揮發性記憶體260，或將產生之選擇碼與當時之 位址資料之位址值儲存於以1比1對應之非揮發性記憶體 260之位址區域。 91998-950724.doc •24- 1292869 查閱表238係產生指示選擇與碼產生電路237產生之選擇 碼相對應之1個拌碼子單元235之選擇指示信號，選擇電路 236選擇依據該選擇指示信號所選擇之來自拌碼子單元235 之中間輸出資料，並將其輸出作為拌碼單元之輸出資料。 如圖10所不，第8實施例之拌碼單元係由多數拌碼子單元 235、選擇電路236、依輸入資料輸入時之位址資料之位址 值，由選擇碼儲存用之非揮發性記憶體26〇讀出選擇碼之碼 讀出電路239、及使相同於第7實施例之拌碼單元數之多數 达擇碼與多數拌碼子單元235個別地對應之查閱表238所構 成。在此，非揮發性記憶體260因與第7實施例之拌碼單元 所共有’故設置於拌碼單元外也無妨。 碼項出電路239依據輸入資料輸入時之位址資料之位址 值，由非揮發性記憶體260讀出與該位址值共同被記憶之選 擇碼或項出纪憶於與該位址值以1比1相對應之非揮發性 記憶體260之位址區域之選擇碼。 查閱表238係產生指示選擇與碼讀出電路239讀出之選擇 碼相對應之1個拌碼子單元235之選擇指示信號，選擇電路 236選擇依據該選擇指示信號所選擇之來自拌碼子單元Μ; 之中間輸出資料，並將其輸出作為拌碼單元之輸出資料。 另外，在圖中並未予以顯示，即作為第i或第2摔碼單元 ⑶、232之電路構成之第9實施例，採用以下之構成方式也 相當理想：即在！個拌碼單元23卜232内設有多數例如任意 選擇自上述第1〜第8實施例之拌碼單元中之拌碼單元之拌 碼子單元，並在内部將各拌碼子單元間連接所構成，以便 91998-950724.doc -25- 1292869 可，至少1個拌碼子單元，輸人第9實施例之拌碼單元之輸 入貝料，由至少〗個拌碼子單元輸出第9實施例之拌碼單元 之輸出資料，將其他至少丨個拌碼子單元之輸出資料之全部 或一部分輸入至至少i個拌碼子單元。利用此構成，可實現 更複雜且多樣之拌碼處理。 圖11A及B係使用具體的數值表示拌碼器電路23〇與解摔 器電路鳩之各處理流程。假設在此所使用之第1至第4拌碼 單元231、232中，第丨及第4拌碼單元231係使用圖4所示之 第1貝鉍例之構成，第2及第3拌碼單元232係使用圖5所示之 第2實施例之構成。 首先，圖11A係表示拌碼處理之流程。對原來之資料 ”10011010” ’使上位4位元” 1〇〇1"在第w碼單元231施行向 右移位1位元，結果成為”1100”。其次，在第丨運算單元233 取1100與原來之資料之下位4位元"之互斥”或”時， 結果成為’’Olio”。其次，施行在第2拌碼單元232鄰接此 〇 110之2位元彼此之調換，結果成為，，丨〇〇丨"。最後，在第2 運异單兀234取”1〇〇1"與”1001，，之互斥"或，，，結果成為 〇〇〇〇。由以上，拌碼處理後之已處理資料為，，〇11〇〇〇〇〇"。 其次，圖11B係表示解拌處理之流程。對已拌碼處理資料 ”01100000”，施行在第3(第2)拌碼單元232鄰接上位4位元 0110 ’之2位兀彼此之調換，結果成為"1〇〇1"。其次，在第3 運异單元233取”1001”與已拌碼處理資料之下位4位元 0000之互斥或”時，結果成為，，1〇〇1"。其次，施行使此 1001在第4(第1)拌碼單元231向右移位丨位元，結果成為 91998-950724.doc -26- 1292869 π 1100。最後’在第4運算單元234取"1100”與已并碼處理資 料之上位4位元”〇11〇”之互斥"或”，結果成為”1〇1〇”。由以 上’拌碼處理後之資料為"1 0 0 1 1 〇 1 〇 ”，與拌碼處理前之原 來資料一致。 其次，說明本發明之資料處理裝置之另一實施形態。 〈1〉在上述實施形態中，採用對η位元寬之匯流排，具有1 個拌碼器電路220或230，對η位元寬之匯流排，具有1個解 拌器電路240之構成，但也可採用對η位元寬之匯流排，具 有2個以上之拌碼器電路220、230與2以上之解拌器電路240 之構成。 圖12係表示將被處理資料Μ等分時之拌碼器電路23〇，之 一例。此時，只要在每鄰接之2個資料區塊設置Μ/2個份之 上述拌碼器電路即可。又，依照每丨資料區塊對而改變各拌 碼器電路230内之第1及第2拌碼單元23卜232，即可更進一 步提面安全性。 同樣地，圖13係表示將已拌碼處理資料Μ等分時之解拌 器電路24G，之-例。此時，也只要在每鄰接之2個資料區塊 設置Μ/2個份之上述解拌器電路24〇即可。 〈2〉在上述實施形態中，係以cpu 2〇〇具有拌碼處理與解 拌處理成對之拌碼器電路23〇與解拌器電路24〇之構成形態 為例加以說明，但採用拌碼器電路230與解拌器電路24〇僅 具有其中之—方之構成也無妨。又，解拌H電路240也可採 用可對自己之拌碼器電路23〇以外之拌碼器電路所 理之已處理資料進行解瑪處理之解拌H電路。又，此情形， 91998-950724.doc -27- 1292869 成對之拌碼處理與解拌處理需分散在2個以上之資料處理 裝置中執行。 〈3>圖14係表不將本發明之資料處理裝置適用於ic卡之情 形之構成例。 1C卡110具有以cpu 2〇〇與外部資料匯流排6〇〇及外部位 址匯流排700互相連接之ROM 3 00、RAM 400、非揮發性記 憶體500等外部記憶體群，另夕卜，並具有輔助運算器⑴、 11八11171〇112與定時器113所構成。一般，1(：：卡要求安全性， 故需在设計上下工夫。為防止攻擊者將目標特別鎖定於 CPU及辅助運算器或内部資料匯流排位於晶片上之何處， 採用不分離成各區塊，而在半導體積體電路上設計成整塊 之方式。由於半導體製程之微細化，使得成為整塊之内部 二貝料匯流排等受到探測等攻擊變成非常困難。因此，一般， 攻擊者可能嘗試對CPU與記憶體間之資料匯流排等分離之 區塊間之“號進行探測等。因此，對區塊間之外部資料匯 /瓜排600及各記憶體上之資料施以拌碼處理時，可提供具備 安全性之1C卡。 又，作為本發明之應用，雖以ic卡加以說明，但本發明 之也可廣泛地利用於處理個人資訊等機密資訊之機器及系 統。 〈4〉圖1、圖2及圖14所例示之本發明之資料處理裝置係以 將包含外部記憶體群等周邊區塊單晶片化成為半導體積體 電路之例加以說明，但只要多數功能區塊以内部匯流排連 接’並在内部匯流排與外部匯流排之匯流排介面部設置本 91998-950724.doc -28- 1292869 發明之拌碼器電路或解拌器電路，則資料處理裝置與周邊 區塊未必需要單晶片化。 〈5>在上述實施形態中，係假設拌碼器電路23〇及解拌器電 路240所處理之資料為偶數位元，内部資料匯流排2丨3及外 部資料匯流排600等資料匯流排也為偶數位元，但匯流排寬 為奇數位元之情形，也可僅使被處理資料之丨位元由拌碼處 理或解拌處理對象移位，或追加假的丨位元使其成為偶數位 元。 〈6〉在上述實施形態中，係假設拌碼器電路23〇及解拌器電 路240所處理之資料為並行資料，但内部資料匯流排2丨3及 外部資料匯流排600等其中之一方或雙方使用串行匯流排 也無妨。處理串行資料時，只要暫時對資料施以串行·並 行變換後’再使用拌碼器電路230及解拌器電路24〇即可。 又，處理對象之資料亦可為並行資料與串行資料並存。例 如，在内部匯流排為8位元而外部匯流排為16位元之情形 等’亦可採用將内部匯流排之8位元資料分2次讀入後，在 摔碼裔電路2 3 0施行摔碼處理而將16位元資料轉送至外部 匯流排之形態。 如以上所詳述，依據本發明之拌碼器電路、解拌器電路 及資料處理裝置，可在CPU内部施行資料之拌碼處理、解 拌處理。即，僅被拌碼處理後之資料會經由資料匯流排信 號被傳達至CPU外部’使被拌碼處理後之資料被儲存於連 接於此匯流排之外部5己體。因此，對於外部匯流排上之 信號之探測及記憶體零件之剝離分析，也可獲得非常高之 91998-950724.doc -29- 1292869 >戒之機密性。另外，將位址匯流排信號也列為拌碼之對 象，可使其分析更為困難。在拌碼器電路或解拌器電路之 内部，不僅施行利用拌碼單元之信號之拌碼處理，且施行 配合互斥”或，，運算處理之安全處置（資料之隱藏化），除可實 現不會被解碼之極高安全性外，並可確實以邏輯方法復原 原來之資料，故可提供資料之可靠性極高之資料處理裝置。 本發明雖透過實施形態加以記述，但鑑於精通此技術領 域者在不脫離本發明之精神或範圍之情況下，仍能對此作 種種模仿或變更，因此，本發明之範圍應依據後述申請專 利範圍之項予以界定。 【圖式簡單說明】 圖1係表示具有本發明之拌碼器電路與解拌器電路之資 料處理裝置之一實施形態之内部構成之一例之區塊構成 圖。 圖2係表示具有本發明之拌碼器電路與解拌器電路之資 料處理裝置之另一實施形態之内部構成之一例之區塊構成 圖。 圖3 A、B係表示本發明之拌碼器電路與解拌器電路之一 實施形態之電路構成之區塊構成圖。 圖4係表示在本發明之拌碼器電路與解拌器電路所使用 之拌碼單元之第1實施例之電路構成圖。 圖5係表示在本發明之拌碼器電路與解拌器電路所使用 之拌碼單元之第2實施例之電路構成圖。 圖6係表示在本發明之拌碼器電路與解拌器電路所使用 91998-950724.doc -30- 1292869 之摔碼單元之第4實施例之電路構成圖。 圖7係表示在本發明之拌碼器電路與解拌器電路所使用 之拌碼單元之第5實施例之電路構成圖。 圖8係表示在本發明之拌碼器電路與解拌器電路所使用 之拌碼單元之第6實施例之電路構成圖。 圖9係表示在本發明之拌碼器電路所使用之拌碼單元之 第7實施例之電路構成圖。 圖1〇係表示在本發明之解拌器電路所使用之拌碼單元之 第8實施例之電路構成圖。 圖11A、B係表示在本發明之拌碼器電路與解拌器電路之 資料處理流程之說明圖。 圖12係表示本發明之拌碼器電路之另一實施形態之區塊 構成圖。 圖13係表示本發明之解拌器電路之另—實施形態之區塊 構成圖。 圖14係表示本發明u卡之—實施形態之内部構成之一 例之區塊構成圖。 圖15係以往公報所揭示之拌碼技術之說明圖。 【圖式代表符號說明】

10 CPU 11 3 1、41匯流排加密電路

20 RAM

30 ROM 40 e2pr〇m 91998-950724.doc -31 - 1292869 50 匯流排線 60 時間控制電路 111 輔助運算器 112 113 211 212 213 214 215 216 220 230 236 237 238 239 240 260 500 600 700 UART/IO 定時器 快取記憶體 指令解碼器控制器 内部資料匯流排 暫存器群 資料匯流排控制電路 位址匯流排控制電路 第2加密電路 第1加密電路 選擇電路 碼產生電路 查閱表 碼讀出電路 解密電路 選擇碼儲存用記憶體 系統控制信號非揮發性記憶體 資料匯流排 位址匯流排 91998-950724.doc -32-

Claims (1)

1292 拾、申請專利ϋ 一種拌碼器電路，其係利用特定之拌碼處理將4位元以上 之被處理資料變換成同位元數之已處理資料者且 前述被處理資料係分割成2位元以上之第1=#料區塊及 ”則述第1資料區塊同位元數之第2資料區塊所構成，且 别述已處理資料係分割成分別和前述第lf料區塊同位 讀之第3資料區塊與第4資料區塊所構成； 前述拌碼器電路包含·· 第1摔碼單元，其係對前述第1資料區塊執行特定之P 拌碼處理’輸出同位元數之第紳間資料者，· 第1運算單元，其係執行前述第2資料區塊與前述第艸 間資料之各位元之互斥"或"運算，輸出前述第3資料區塊 者； 第2摔碼早70，其係對前述第3資料區塊執行與前述第1 拌碼處理相同或相異之第2拌碼處理，輸㈣位元數之第 2中間資料者；及 第2運算單元，其係執行前述第2中間資料與前述第lf 料區塊之各位元之互斥"或”運算，輸出前述第惰料區塊 者0 2.如請求項1之拌碼器電路，其中 前述拌碼單元係將輸入資料值，依據固定於該拌碼單 元之變換規則變換成唯一決定之輸出資料值者。 3·如請求項2之拌碼器電路，其中 前述第1或第2拌碼單元係換接對應於輸入資料之各位 91998-950724.doc 1292869 70之多數輸人端子與對應於輸出資料之各位元之輸出端 子間之配線之一部分或全部所構成，且藉前述配線之換 接’固定前述變換規則者。 、 4. 5· 6. 7. 8· 9· 如請求項3之拌碼器電路，其中 •則述第1或第2拌石馬單元係藉前述配線之換接，對前述 輸入貝料執行1位元或2位元以上之循環移位操作者。 如請求項3之拌碼器電路，其中 别述第1或第2拌碼單元係藉前述配線之換接，對前述 輸入貪料之特定之2位元執行更換操作者。 如請求項3之拌碼器電路，其中 前述第1或第2拌碼單元係藉前述配線之換接，組人地 執行對前述輸入資料U位元或2位元以上之循環移：操 作與對特定之2位元之更換操作者。 如請求項2之拌碼器電路，其中 刖述第1或第2拌碼單元具有對輸入資料之一部分或全 部之位το施以特定之邏輯運算之邏輯運算電路，藉前述 邏輯運算電路固定前述變換規則者。 如請求項7之拌碼器電路，其中 前述邏輯運算電路係對前述輸入資料之一部分或全部 之位元，施行2位元以上之邏輯運算者。 如請求項2之拌碼器電路，其中 則述第1或第2拌碼單元具有對輸入資料之一部分或全 部之位元與前述輸入資料輸入時之位址資料《—部分或 全部之位元施以特定之邏輯運算之邏輯運算電路，藉前 91998-950724.doc 1292869 述邏輯運算電路，以按照前述位址資料之位址值而唯-决疋之方式固定前述變換規則者。 1〇.如請求項2之拌碼器電路，其中 别述第1或第2拌碼單元具有對輸入資料之一部分或全 :之位το與保持於特定之非揮發性記憶體之變換規則固 定用資料，施行特定之邏輯運算之邏輯運算電路，藉前 述邏輯運算電路，以按照前述變換規則固定用資料之資 料值而唯一決定之方式固定前述變換規則者。 11.如請求項2之拌碼器電路，其中 前述第1或第2拌碼單元具備選擇電路，其係依據將輸 入資料變換成基於被預先固定之變換規則而唯一決定之 輸出資料之拌碼子單元之前述變換規則相異之多數與按 照前述輸入資料輸入時之特定資訊而變化之選擇規則， 選擇並輸iU目同輸人資料輸人後之前述多數拌碼子單元 之輪出資料之W;且依照基於前述選擇規則所選擇之前 ，拌碼子單元’以唯—決定之方式㈣有固定於該摔碼 單元之前述變換規則者。 12·如請求項11之拌碼器電路，其中 包含前述多數拌碼子單元之前述摔碼子單元係包含碼 產生電路’其係依照前述輸入資料輪入於前述多數拌碼 子單元時之特定資訊而產生選擇碼，且與前述輸入時之 位址資料相關連地記憶於特定之非揮發性記憶體者；及 查閱表’其係個別地使前述選擇碍與前述多數拌碼 元相對應者； 91998-950724.doc 1292869 前述選擇電路係由前述碼產生電 盥依攄a、+、士 电峪屋生之别述選擇碼 厂依據^查閱表所決定之前述多數拌碼子單 選擇前述輸出資料者。 13.:=電路’其係利用特定之解摔處理將4位元以上 之=拌碼處理資料逆變換成同位元數之處理前資料者；且 刖述已拌碼處理資料係分割成2位元以上之第 :及與前述第5資料區塊同位元數之第6資料區塊所構 =且:述處理前資料係分割成分別和前述第5資料區塊 L兀數之第7資料區塊與第8資料區塊所構成； 前述解拌器電路包含·· 摔其係對前述第作料區塊執行特定之第3 拌碼處理，輸出同位元數之第3中間資料者； 第3運异單元，其係執行前 間眘粗夕夂，- 4弟6貝枓區塊與前述第3中 者「 之互斥"或”運算’輸出前述第7資料區塊 第4拌碼單元，其係對前述第 m , 貝科區塊執行與前述第3 拌碼處理相同或相異之第4拌竭處理，輸出同位元數之第 4中間資料者；及 Η 立兀數之第 料=運之1 單元，其係執行前述第4中間資料與前述第壙 者/ ^之互斥"或”運算’輪出前述第8資料區塊 14·如請求項13之解拌器電路，其中 前述拌碼單元係將輸人資料值，依據固定μ拌碼單 -之變換規則變換成唯一決定之輸出資料值者。， 91998-950724.doc Ϊ292869 15·如請求項13之解拌器電路，其中 月丨J述第3或第4拌碼單元係換接對應於輸入資料之各位 儿之多數輸入端子與對應於輸出資料之各位元之輸出端 子間之配線之一部分或全部所構成，且藉前述配線之換 接’固定前述變換規則者。 16·如請求項15之解拌器電路，其中 刖述第3或第4拌碼單元係藉前述配線之換接，對前述 輸入資料執行1位元或2位元以上之循環移位操作者。 17·如請求項15之解拌器電路，其中 —則述第3或第4拌碼單元係藉前述配線之換接，對前述 輸入資料之特定之2位元執行更換操作者。 iS·如請求項15之解拌器電路，其中 月’J述第3或第4拌碼單元係藉前述配線之換接，組人地 執行對前述輸入資料d位元或2位元以上之循環私：操 作與對特定之2位元之更換操作者。 ’、 1 9·如請求項14之解拌器電路，其中 前述第3或第4拌碼單元具有對輸入資科之一部八 部之位元施以特定之邏輯運算之邏輯運算電路， 邏輯運异電路固定前述變換規則者。 ^ ; 20·如請求項19之解拌器電路，其中 前述邏輯運算電路係對前述輸入資料之一部分或全立 之位元，施行2位元以上之邏輯運算者。 s王邛 21·如請求項14之解拌器電路，其中 前述第3或第4拌碼單元具有對輸入資料之一部分或全 91998-950724.doc 1292869 部之位元與前述輸入資料輪入時之位址資料之一部分或 全部之位元施以特定之邏輯運算之邏輯運算電路，藉前 述邏輯運算電路，以按照前述位址資料之位址值而唯一 決定之方式固定前述變換規則者。 22·如請求項14之解拌器電路，其中 前述第3或第4拌碼單元具有對輸入資料之一部分或全 部之位元與保持於特定之非揮發性記憶體之變換規則固 定用資料，施行特定之邏輯運算之邏輯運算電路，藉前 述邏輯運算電路，以按照前述變換規則固定用資料之資 料值而唯一決定之方式固定前述變換規則者。 23·如請求項14之解拌器電路，其中 前述第3或第4拌碼單元具備選擇電路，其係依據將輸 入資料變換成基於被預先固定之變換規則而唯一決定之 輸出資料之拌碼子單元之前述變換規則相異之多數與按 照則述輸入資料輸入時之特定資訊而變化之選擇規則， 選擇並輸出相同輸入資料輸入後之前述多數拌碼子單元 之輸出資料之1者；且依照基於前述選擇規則所選擇之前 述拌碼子單元，以唯—決定之方式固定有固定於該摔碼 單元之前述變換規則者。 24·如請求項23之解拌器電路，其中 >包含前述多數拌碼子單元之前述拌碼子單元係包含碼 項出電路，其係依照前述輸入資料輸入於前述多數拌碼 子單元時之位址資料而讀出記憶於特定之非揮發性記憶 體之選擇碼者；及查閱表，其係個職使前述選擇碼與 91998-950724.doc 1292869 说述多數拌碼子單元相對應者； 前述選擇電路係由前述碼讀出 與依據前述查閱表所決定之前述多數=之子= 選擇碼 選擇前述輸出資料者。 甲之1 25· —種資料處理裝置，其係 以内部匯流排連接多數功能區塊； μ在前述内部匯流排與外部匯流排之第m流排介面部 设置睛求項1之拌碼器電路； 前述拌碼器電路係輸入前述内部匯流排上之一部 全部之資料作為前述被處理資料 " 貝丁寸掏出刖述外部匯流排 上，-部分或全部之資料作為前述已處理資料者。 26·如請求項25之資料處理裝置，其中 將前内部匯流排與前述外部匯流排分割成多數區 塊，在如述各區塊包含前述拌碼器電路者。 σ° 27. —種資料處理裝置，其係 以内部匯流排連接多數功能區塊； ;在前述内部匯流排與外部匯流排之第2匯流排介面部 設置請求項13之解拌器電路； 前述解拌器電路係輸入前述外部匯流排上之—邱八或 全部之資料作為前述已拌碼處理資料，輸出前述二： 流排上之一部分或全部之資料作為逆變換後之前述處理 前貧料者。 28·如請求項25之資料處理裝置，其中 ㈣流排與外部匯流排之第2匿流排介面部 91998-950724.doc 1292869 設置請求項13之解拌器電路； 前述解拌器電路係輸入前述外部匯流排上之—部 全部之資料作為前述已拌碼處理資料，輸出前述内：匯 -部分或全部之資料作為逆變換後之 别資料者。 29. 30. 31. 32. 如請求項28之資料處理裝置，其中 前述拌碼器電路之前述第i摔碼單元與前述解掉器電 路之前述第4拌碼單元施行依據相同變換規則之相同摔 碼處理’前料碼Μ路之料第2拌碼單元與前述解摔 器電路之前述第3拌碼單元施行依據相同變換規則之相 同拌碼處理者。 如請求項27之資料處理裝置，其中 將別述内部匯流排與前述外部匯流排分割成多數區 塊’在前述各區塊包含前述拌碼器電路者。 如請求項25之資料處理裝置，其中 前述内部匯流排與前述外部匯流排係資料匯流排者。 如請求項25項之資料處理裝置，其中 以第2内部匯流排連接前述多數功能區塊所構成； 在前述第2内部匯流排與第2外部匯流排之第3匯流排 介面部設置請求項1之拌碼器電路； 前述拌碼器電路係輸入前述第2内部匯流排上之一部 分或全部之資料作為前述被處理資料，輸出前述第2外部 匯流排上之一部分或全部之資料作為前述已處理資料 者0 91998-950724.doc 1292869 3 3.如請求項32之資料處理裝置，其中 將前述第2内部g流排與前述第2外部匯流排分割成多 數區塊，在前述各區塊包含前述拌碼器電路者。 34·如請求項32之資料處理裝置，其中 前述第2内職流排與前述第2外部匯流排係位址匯流 排者。 35·如請求項25之資料處理裝置，其中 前述多數功能區塊及前述 一、、 ⑺I匯机排介面部係以形成於同 半導體基板上之半導體積體電路構成者。 36·如請求項35之資料處理裝置，其中 作為前述功能區塊， 控制前述内部匯流排與 之功能者。 包含算術邏輯運算器，具有作為 前述外部匯流排之單晶片微電腦 37·—種1C卡，其係 將請求項36之資料處理裝 晶片微電腦者。 置使用作為系統控制 用之單 91998-950724.doc 1292869 柒、指定代表圖： (一) 本案指定代表圖為··第（3 )圖。 (二) 本代表圖之元件代表符號簡單說明： 230 第1拌碼器電路 231 第1拌碼單元 232 第2拌碼單元 233 第1運算單元 234 第2運算單元 240 解拌器電路 捌、本案若有化學式時，請揭示最能顯示發明特徵的化學式： (無） 91998-950724.doc