TWI291624B - Method and device for transferring data and data transfer bridge - Google Patents

Description

(i) 1291624 玫、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 技術領域 本發明係關於在運作於不同時脈速率之匯流排之間傳 輸資料。本發明特別適合應用（但並非限制）於具有運作於 不同時脈速率之匯流排的匯流排網路架構而且可於匯流 排之間傳輸資料的積體電路中，該等積體電路可使用於類 似行動電話的應用中。

先前技術

美國專利案第6,064,626號（授讓人ARM Limited)便發表一 種供積體電路使用的週邊匯流排配置。該份專利案之前言 揭示一種熟知的匯流排架構，其中有一系統匯流排係使用 於高效能系統模組中，以及有一週邊匯流排係使用於低功 率裝置中。該等系統與週邊匯流排係運作於相同的速度中 ，而且可在週邊單元中執行週邊單元特別運作速度所需 要的任何時脈再同步。其中提供一橋接器，用以從該系統 匯流排接收處理要求信號，並且提供處理要求信號給適當 的週邊單元，而且藉由週邊匯流排提供必要的時脈信號來 控制該週邊單元的運作。於積體電路中實現此種架構的缺 點係電流消耗與該等系統及週邊匯流排的運作速度有關（ 也就是運作速度越高，電流消耗就越大）；而且與該週邊 匯流排的電容值有關（也就是被連接至該週邊匯流排的週 邊單元數量越多，電流消耗就越大）。 為降低電流消耗，專利案第65064,626號中發表一種架構 ，其中具有一系統匯流排、一高速週邊匯流排及至少一低 1291624 (2) 發明說明續頁 速匯流排、以及介於該系統匯流排與該等週邊匯流排之間 的橋接電路。週邊單元則係根據運作需要（儘可能以低速 匯流排為優先考量）耦合至該等高速與低速匯流排之上。 因此與熟知的匯流排架構比較起來，便可藉由將輕合至高 速週邊匯流排的週邊裝置數量減少至最少數量，而降低電 流消耗。 於另一種由Philips Semiconductors所設計的匯流排架構中 ，則具有一種稱為AHB(進階式高效能匯流排）的系統匯流 排，其係運作於78 MHz的高時脈速度（HCLK)之中；以及具' 有一種稱為VPB匯流排的週邊匯流排，其係運作於13 MHz 的低時脈速度（PCLK)之中。此種架構不僅可達到節省電流 的目的，還具有一條非上面先前技術所教授之至少南條週 邊匯流排的週邊匯流排。使用HDLi(硬體描述語言整合器） 式的AHB至VPB橋接器’必須以多達5 PCLK的循環方能利用 被耦合至該之處理器中的暫存器，從該AHB對被搞合 至該VPB匯流排的週邊裝置進行存取。這意謂著對於一項 傳輸來說，最糟的情形便需要花費（每個PCLK循環中6個 HCLK循環）x(5個循環存取）=30個HCLK循環。對於驅動該 AHB的微處理器來說’並不希望發生如此長的延遲。 發明内容 本發明的一項目的係降低用於存取匯流排網路架構中 週邊裝置的暫存器之内的延遲。 根據本發明之第一項觀點，提供一種用以從具有第一時 脈頻率的第一裝置傳輸資料給具有高於該第一時脈頻率 1291624 _ ΠΛ 發明說明續頁 之第二時脈頻率的第二裝置的方法，其包括於該第二時脈 頻率之一循環中的第一預設瞬間處閂鎖資料，於該第二時 脈頻率之相同循環中的第二預設瞬間處閂鎖資料，該第二 與該第一預設瞬間之間的時間週期小於該第一時脈頻率 之週期，而且如果於該第一與該第二預設瞬間處被閂鎖的 資料之數值為相等時，便於第三預設瞬間將該被閂鎖的資 料傳輸至該第二裝置所耦合的匯流排之上；但是如果於該 第一與該第二預設瞬間處所取樣的數值不相同時，則於第 三預設瞬間將目前的資料值傳輸給該匯流排。 根據本發明之第二項觀點，提供一種用以從運作於第二 時脈頻率的第二裝置傳輸資料給運作於低於該第二時脈 頻率之第一時脈頻率的第一裝置的方法，該方法包括於第 二時脈頻率中將來自該第二裝置的資料儲存於一中間暫 存器中，並且於第一時脈頻率中將該資料從該中間暫存器 傳輸給該第一裝置。 根據本發明之第三項觀點，提供一種用以將高速匯流排 耦合至低速匯流排的資料傳輸橋接器，該橋接器包括第一 閂構件，用以於第一預設瞬間中閂鎖該低速匯流排之上的 第一低速資料取樣；第二閂構件，用以於第二預設瞬間中 閂鎖該低速匯流排之上的第二低速資料取樣；該第一與該 第二預設瞬間之間的時間間隔小於該低速資料之週期；以 及比較構件，用以將該低速資料之第一與第二取樣作比較 ，該比較構件包括第一構件，當該第一與第二取樣具有相 同數值時，用以響應以便於第三預設瞬間將該被閂鎖的資 1291624 _ 發明說明續頁 料傳輸至該高速匯流排之上，以及第二構件，該第一與第 二取樣不相同時，用以響應以便於第三預設瞬間將目前的 低速資料取樣值傳輸給該高速匯流排。 根據本發明之第四項觀點，提供一種傳輸裝置，用以傳 輸高速資料給一由低於該高速資料之時脈速度的低時脈 速度提供時脈以觸發之儲存裝置中，該儲存裝置包括一具 有高速資料時脈的中間暫存器；以及用以讓被儲存於該中 間暫存器中的資料傳輸至另一低時脈速度之暫存器中的 構件。 根據本發明第一項觀點的方法可於該AHB匯流排及一 低功率快速存取匯流排（LPFAB)之間達到完全透通的目的 ，如此便可利用單一個HCLK循環於該LPFAB匯流排之上 進行暫存器存取。另外，其可藉由限制該LPFAB匯流排之 上的時脈事件以降低功率消耗，並且保證可於兩個時脈域 之間進行正確的資料流動。 實施方式 參考圖1，圖中的系統包括複數個裝置，該等裝置會以 個別的雙向鏈路耦合至以全系統速度（例如78 MHz，不過 視所使用的處理器而定，亦可使用其它的速度）HCLK運作 之進階式高效能匯流排（AHB)20。該等裝置包括一處理器10 :一裁決器12，用以控制被耦合至該AHB 20之各種裝置對 該匯流排的存取作業；一位址解碼器14以及晶片上内部與 外部記憶體控制器16。如果該處理器10的運作頻率高於 HCLK的話，那麼於該處理器10及連接至AHB 20的鏈路之間 1291624 _ 發明說明續頁 便會耦合一匯流排橋接器18。

低頻寬、非匯流排主控裝置，例如UART(通用非同步收 發傳輸器）22、GPIO(—般用途輸入輸出）24及計時器26都係 以連接至LPFAB(低功率快速存取匯流排）介面28的雙向鏈 路進行耦合，以簡化其匯流排介面及減輕AHB介面20的負 載。該LPFAB介面28可運作於該AHB 20介面的速度中，或運 作於較低的速度中（例如13 MHz)。AHB至LPFAB匯流排橋接 器30會將該等裝置22、24及26連接至AHB 20。該匯流排橋接 器30係LPFAB介面之上的從屬裝置。 參考圖2，該匯流排橋接器30包括數種運作特點，為方 便說明，此處將敘述文中所使用的各種縮寫。 時脈部份： PCLK 週邊時脈，例如13 MHz。不過部份週 邊可能使用更低的PCLK，每個週邊都 可具有自己的PCLK速度，只要其小於

HCLK即可。 WRITE—CLK 供寫入使用的單脈衝（HCLK的閘極脈 衝）。 READ—CLK 供讀取使用的單脈衝（HCLK的閘極脈 衝），僅供讀取清除暫存器使用。 位址匯流排及週邊選擇線路： HADDR 位址匯流排（此匯流排僅供READ資料 驗證使用）。 PA 位址匯流排。 1291624 (6) 發明說明續頁

PSEL EARLY-PSEL

PDI PDO EARLY PDO 使用PA的週邊選擇信號 使用HADDR匯流排的週邊選擇信號（ 此信號僅供READ資料驗證使用）。 週邊資料輸入匯流排。 週邊資料輸出匯流排（以P A位址為基 礎）。 週邊資料輸出（以HADDR位址為基礎 ，並且僅供讀取驗證使用）。

備妥線路： SHADOW—READY 所選擇位址的陰影暫存器已經準備 好接收更多的資料（如果該位址並未 使用陰影暫存器的話，内定值則為「

匯流排橋接器30中的各項功能包括一資料驗證方塊32 ，其會被連接至資料匯流排PDO及EARLY_PDO。PDO匯流排 上面的合法資料會由方塊32提供給資料操控方塊34，用以 提供輸出HRDATA。AHB位址及控制線路36會被耦合至一 HADDR輸出38、被耦合至一位址解碼方塊40及被耦合至一 方塊42(於此方塊中會將控制信號延遲1個HCLK循環）。方 塊42具有三個輸出：被耦合至PA的輸出44、被耦合至方塊 34的輸出46、以及提供延遲控制信號給方塊50(其代表讀取 (R)/寫入（W)時脈啟動及HREADY產生器）之輸入的輸出48。 位址解碼方塊40會被耦合至一用以提供輸出PSEL之1 HCLK時脈延遲方塊52、被搞合至方塊50以及被搞合至一 -10- 1291624 _ (7) I發明說明續頁 EARLY_PSEL輸出54。方塊50具有一 SHAD〇W_READY輸入56及 兩個輸出58、60。輸出58會提供HREADY及HRESP信號給AHB 20，而輸出60則會提供時脈啟動信號觸發時脈產生器方塊 (未顯示）。 根據本發明第一項觀點之方法係關於不需要進行同步 之暫存器存取，明確地說，係關於確保傳送給AHB匯流排 的任何資料可維持至少半個HCLK循環的穩定狀態，因而 可確信為合法資料。 當AHB及LPFAB時脈不相關時，便需要有讀取驗證格式， 因此被AHB 20(圖1)讀取的資料被可於LPFAB暫存器中進行 交換。資料必須保持穩定以成為可信賴之資料的原因係因 為未維持至少半個HCLK循環穩定狀態的資料有可能是處 於進行轉換的中間位置。 參考圖3，讀取驗證的實現方式係讓AHB位址線路及 LPFAB位址線路通過LPFAB匯流排28(圖1)。每個LPFAB週邊 裝置PDEV都包括五個暫存器REG1至REG5。每個該等暫存器 都具有兩個輸出，分別被耦合至多工器MUX1及MUX2的輸 入，以便同時從目前的HADDR位址與PA位址進行讀取，因 而可進行讀取驗證。更明確地說，MUX1係由HADDR位址提 供時脈而觸發，MUX2係由PA位址提供時脈而觸發，HADDR 位址會超前PA位址至少一個HCLK循環。於此範例中，該 HADDR位址會於進行真正讀取之前的兩個循環左右便放 置於該AHB匯流排上面。更明確地說，該位址係於HCLK之 上升緣（即圖5A及6A中的時間T1)之後被放置上去，於下降 1291624 _ m I發明說明續頁 緣（即圖5A及6A中的時間T2)中被該等AHB週邊閂住，並且於 HCLK的下個上升緣中（即圖5A及6A中的時間T3)才進行真正 的資料傳輸。 參考圖2、5A至5C以及6A至6C，該讀取驗證技術包括（1)資 料驗證方塊32於時間T1(即HCLK的上升緣）閂住EARLY_PDO 的數值（基於HADDR的資料輸出）；（2)資料驗證方塊32於時 間T2(即時間T1後面的HCLK之下降緣）閂住PDO的數值（基 於HADDR的資料輸出）；以及資料驗證方塊32將時間T1與T2 所讀取到的資料進行比較。如果比較結果相同的話（即如 圖5B所示），那麼不論時間T3時PDO的數值為何，都會於時 間T3(即時間T1後面的上升緣）中將資料r a」傳輸給AHB匯 流排2 0 (圖1)。這係因為無法保證資料是否會於時間Τ2與Τ3 之間發生變化。然而如果時間Τ1與Τ2所讀取到的資料不相 同的話（即如圖6Β所示），那麼便意謂著於時間丁丨與丁]之間 產生一 PLCK上升緣，而且因為PCLK明顯慢於HCLK，所以 可保證不會於時間T2與T3之間產生另一個時間緣（即如圖 6B所示）。此意謂著於時間T3時的資料非常穩定，所以資 料驗證方塊3 2可直接將pd〇數值「B」（圖6C)放置於AHB匯 流排之上。 該資料驗證技術可確保產生穩定的資料並且不會於資 料傳輸中產生延遲。用以對於時間丁丨與^閂住之讀取資料 進行比較的邏輯運算具有半個HCLK循環的時間可以進行 比較運算。 圖7所示的流程圖可概略說明讀取驗證過程。方塊以表 1291624 (9) 發明說明續頁 示的係於時間T1閂住PDOJEARLY數值。方塊64表示的係於 時間T2閂住PDO數值。方塊66表示比較於時間T1與T2閂住之 數值。方塊68表示檢查被閂住之數值是否相等，如果相等 的話（Y)，那麼方塊70表示於時間T3將該資料傳輸給AHB匯 流排；如果不相等的話（N)，方塊72表示於時間T3將該資料 傳輸給AHB匯流排。 當該PA匯流排含有LPFAB上面合法暫存器之位址時，便 會實施暫存器讀取。不必使用時脈來表示讀取的時間。資 料一定會經由該PDO匯流排對每個週邊裝置進行多工處 理之後才輸出，並且於Wired-OR PDO—MUX方塊中進行結合 。未含有該位址所指到位置的週邊則會輸出零值。 如果進行Read-clear存取時（其中該暫存器的内容必須於 言買取時發生改變），便可使用READ_CLK告訴該方塊正在讀 取該暫存器。 當實施寫入作業時，該暫存器的本質便會影響到所採用 的程序。參考圖4，可藉由設定pa位址、psel，經由資料 線路76從PDI寫入控制暫存器74(此暫存器僅能被處理器寫 入’而無法被週邊裝置寫入），而該寫入作業係發生於 WRITE_CLK之上升緣。 暫存為78具有一處理器及一週邊裝置，當從該處理器接 收到資料時，便可運用陰影暫存器80寫入該暫存器78之中 。於此例中，該處理器會寫入該陰影暫存器8〇之中，而後 該資料便會透過MUX 84被傳輸至真正的暫存器％之中。陰 影暫存器控制器82會控制該陰影暫存器與該真疋暫存器 1291624 發明說明續頁 (10) 78之間的資料傳輸，後者係由PCLK提供時脈而觸發。當從 由PCLK提供時脈而觸發之週邊裝置進行寫入時，便可將來 自PDO的資料直接送至MUX 84，用以寫入該真正的暫存器 78之中。

更明確地說，為確保資料能夠從HCLK域（即AHB)正確地傳 送至PCLK域，該資料必須與PCLK進行同步。延遲該處理 器並非理想的方法，因為同步處理必須花費將近一個PCLK 循環的時間，其為一段相當長的時間。取而代之的係，該 處理器會利用WRITE-CLK寫入該陰影暫存器80，就如同其 為一個控制暫存器般，而後再將該資料傳輸給真正的暫存 器78。

該寫入方法可讓該處理器於一個HCLK循環中寫入該陰 影暫存器然後移出。不過，只要SHADOW_READY處於低位 準，該處理器便不會進一步地寫入該陰影暫存器80或是從 該陰影暫存器80中進行讀取。禁止寫入該陰影暫存器80/ 從該陰影暫存器80中進行讀取，便可避免於舊資料被傳輸 至真正的暫存器78之前將新資料寫入該陰影暫存器80之 中，並且亦可避免該處理器從該陰影暫存器80中之中再度 讀取到該舊資料。當該處理器試圖對該位址實施暫存器存 取而該陰影暫存器控制器82卻處於忙線狀態時，該橋接器 30會宣告HREADY為低位準而HRESP=RETRY，該處理器便會 被下令重新進行讀取/寫入，此動作將不斷地持續進行， 直到SHADOW—READY線路返回高位準為止。 圖8所示的係該陰影暫存器控制器82(圖4)之具體實施例 -14- 1291624 發明說明續頁 (Π) 等

。該控制器82包括一 Τ型正反器84，其輸出被耦合至一第 一 D型正反器86之D輸入，而該第一 D型正反器86之輸出則 被耦合至一第二D型正反器88之D輸入。正反器84與88之輸 出會被耦合至第一互斥或閘90之個別輸入。D型正反器86 與88之輸出則會被耦合至第二互斥或閘92之個別輸入。互 斥或閘90之輸出會透過反向器94被耦合至正反器84之Τ輸 入。WRITE_CL〇CK信號係供應給正反器84之時脈輸入，而 PCLK信號貝|J係供應給正反器80、88之時脈輸入。互斥或閘 90會提供一 Not SHADOW_READY輸出，而互斥或閘92則會提 供一 MUX_CTRL輸出。

於作業中，當進行寫入時，WRITE—CLK便會讓T型正反器 84之輸出產生雙態觸變，並且改變狀態立刻拉下 SHADOW—READY線路的狀態。於發生此事件的同一時間， 亦會同時寫入該陰影暫存器80。藉由將該SHAD〇W_READY 線路饋送給該T型正反器84，作進一步寫入時便不會雙態 觸變該SHADOW—READY線路。在後面的PCLK上升緣中， MUX—CTRL將會變成「1」位準，而於後面的上升緣中，該 資料便會經由MUX 84(圖4)從該陰影暫存器80(圖4)被傳輸 至該真正的暫存器78(圖4)。當進行傳輸時，MUX_CTRL將 會下降至「0」位準，而SHADOW_READY則會回升至「1」 位準。 當使用由WRITE_CLK進行寫入之陰影暫存器80的輸出來 決定由PCLK提供時脈以觸發之暫存器的數值時，將會發生 同步問題。有兩種方法可以解決此項問題。於第一種方法 -15 - 1291624 (12) 中，可讓PCLK同步於WRITE_CLK ’如此一來即 WRITE_CLK慢非常多，PCLK仍然僅會與HCLK之上 上升。於第二種方法中，可於一用以產生PCLK之 器方塊以及前進至LPFAB之PCLK信號之間放置一 用以早期警告PCLK上升緣已經到達。接著便可f 流排20(圖1)之未被妥線路。此線路可防止該處理 LPFAB匯流排28(圖1)。亦可使用一個以上的正反器 較長的警告時間。 上述於匯流排之間傳輸資料的方法可提供一 南速度的解決方案’用以介接一快速Cpu匯流排 週邊匯流排。此方法可應用於週邊匯流排速度低 CPU匯流排速度的各種匯流排架構中。 於本文實施内容與申請專利範圍中，元件前面 一個」，並不排除有複數個此種元件存在的情形 包括」等術語亦不排除有本文所列以外之其它元 存在。 熟習本技術之人士閱讀完本揭示内容之後，便 行其它的修改。此等修改可能涵蓋匯流排架構及 件之設計、製造與使用中已經熟知之其它特點， 以取代或添加於本文所述之特點中。 商業應用性 本發明可應用於採用匯流排來傳於次 个丨寻％貪料之電子， 圖式簡單說明 本發明已經利用範例，參考隨 發明說明續頁 使PCLK比 升緣同時 時脈產生 正反器， Ξ為AHB匯 器寫入該 ;，以取得 種低功率 及一低速 於等於該 的冠詞「 。另外，厂 件或步驟 很容易進 其組件部 因而可用 :路中。 附圖式加以說明，其中：

1291624 發明說明續頁 (13) 圖1為具有AHB至LPFAB匯流排橋接器之系統方塊概略圖， 圖2為該AHB至LPFAB匯流排橋接器之方塊概略圖， 圖3為週邊裝置之資料輸出電路之方塊概略圖， 圖4為週邊裝置之資料輸入電路之方塊概略圖， 圖5A至5C為與實現本發明第一項觀點之方法相關的第 一組時序關係圖，

圖6A至6C為與實現本發明第一項觀點之方法相關的第 二組時序關係圖， 圖7為與本發明第一項觀點之方法相關的流程圖，及 圖8為圖4中所示之陰影暫存器控制器之方塊概略圖。 於該等圖式中，係以相同的元件符號來表示對應的特點。 圖式代表符號說明

10 處 理 器 12 裁 決 器 14 位 址 解 石馬 器 16 1己 憶 體 控 制 器 18 匯 流 排 橋 接 器 20 進 階 式 南 效 能 匯流 排 22 通 用 非 同 步 收 發傳 輸器 24 一 般 用 途 輸 入 輸出 26 計 時 器 28 低 功 率 快 速 存 取匯 流排 30 AHB 至 LPFAB匯流排橋接器 32 資 料 驗 證 方 塊 17 1291624 (14) 34 資料操控方塊 36 AHB位址及控制 線路 38 HADDR輸出 40 位址解碼方塊 42,50 方塊 44,46,48 方塊42的輸出 52 1 HCLK時脈延遲方塊 54 EARLY_PSEL 輸 出 56 SHADOW_READY 輸入 58,60 方塊50的輸出 74 控制暫存器 76 資料線路 78 暫存器 80 陰影暫存器 82 陰影暫存器控制 器 84 丁型正反器 86 第一 D型正反器 88 第二D型正反器 90 第一互斥或閘 92 第二互斥或閘 94 反向器 REG1-REG5 暫存器 MUX1,MUX2 多工器 發明說明續頁

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Claims (1)

12916^3410號專利申請案 中文申請專利範圍替換本(96年1月） r--一____一_ ^年/日修(更)正本 拾、申請專利範圍 1 . 一種用以從具有第一時脈頻率的第一裝置傳輸資 具有高於該第一時脈頻率之第二時脈頻率的第二 之方法，其包括於該第二時脈頻率之一循環中的第 設瞬間處閂鎖資料，於該第二時脈頻率之相同循環 第二預設瞬間處閂鎖資料，該第二與該第一預設瞬 間的時間週期小於該第一時脈頻率之週期，而且如 該第一與該第二預設瞬間處被閂鎖的資料之數值 等時，便於第三預設瞬間將該被閂鎖的資料傳輸至 二裝置所耦合的匯流排之上；若於該第一與該第二 瞬間處所取樣的數值不相同時，則於第三預設瞬間 前的資料值傳輸給該匯流排。 2.如申請專利範圍第1項之方法，其特徵為該第一與 二預設瞬間之間的時間差，其實質等於該第二與該 預設瞬間之間的時間差。 3 .如申請專利範圍第2項之方法，其特徵為每個該等 差實質上會對應於該時脈頻率之半個循環。 4. 一種用以從依據一第一時脈訊號而運作於第二時 率的第二裝置傳輸資料給依據一第一時脈訊號而 於低於該第二時脈頻率之第一時脈頻率的第一裝 方法，該方法包括於第二時脈頻率中將來自該第二 的第一資料儲存於一中間暫存器中，並且於第一時 率中將該第一資料從該中間暫存器傳輸給該第一 ，以及使用由該第一時脈訊號所取得之一訊號及由 83442-960125.doc 料給 裝置 一預 中的 間之 果於 為相 該第 預設 將目 該第 第三 時間 脈頻 運作 置之 裝置 脈頻 裝置 該第

1291624 二時酿訊號所取得之一訊號以抑制於該中間暫存器儲 =由該第二裝置而來的第二資料，直到由該中間暫存器 而來的第一資料被傳輸至該第一裝置為止。 如申請專利範圍第4項之方法，其特徵為可於資料被寫 入該中間暫存器之後，禁止進一步將資料儲存於該中間 暫存器之中。 6 —種用以將高速匯流排耦合至低速匯流排之資料傳輸 橋接器，該橋接器包括第一閂構件，用以於第一預設瞬 間中閂鎖該低速匯流排之上的第一低速資料取樣，第二 間構件，用以於第二預設瞬間中閃鎖該低速匯流排之上 的第二低速資料取樣；該第一與違第二預設瞬間之間的 時間間隔小於該低速資料之週期；以及比較構件’用以 將該低速資料之第一與第二取樣作比較，該比較構件包 栝第一構件，當該第一與第二取樣具有相同數值時，用 以響應以便於第三預設瞬間將該被閂鎖的資料傳輸至 第二取樣 前的低速 該高速資 據一第一 時脈速度 具有第一 存於該中 暫存器中 該高速匯流排之上，以及第二構件，該第一與 不相同時’用以響應以便於第三預設瞬間將目 資料取樣值傳輸給該高速匯流排。 一種傳輸裝置，用以傳輸高速資料給一由低於 料之一時脈速度的低時脈速度提供時脈以依 時脈訊號觸發之儲存裝置中，該高速資料之該 係依據於—第二時脈信號，該儲存裝置包括一 高速資料時脈的中間暫存薄.衮罝匕括 叫新在哭忐从& 益，以及用以讓被儲 間暫存斋中的資料傳輪 沾嫌袢.月田 主另一低時脈速度之 時脈訊號所取得之一訊 的構件，及用以回應於由 83442-960125.doc -2-

1291624 號及由該第二時脈訊號所得之一訊號的構件，以抑制於 該中間暫存器儲存由該第二裝置而來的第二資料，直到 由該中間暫存器而來的第一資料被傳輸至該第一裝置 為止。 8 .如申請專利範圍第7項之裝置，其特徵為可於資料被寫 入該中間暫存器之後，禁止進一步將高速資料儲存於該 中間暫存器之中的構件。 9 ·如申請專利範圍第7項之裝置，其特徵為該用以傳輸欲 儲存其它暫存器中之資料的構件，其包括一多工器，其 具有一被耦合至該中間暫存器之輸出的資料輸入，而且 因為具備一中間暫存器控制器，所以該中間暫存器控制 器具有一被耦合至該中間暫存器之控制輸入的輸出，用 以控制該多工器所進行的資料傳輸。 10. 如申請專利範圍第9項之裝置，其特徵為該中間暫存器 控制器包括可於資料被寫入該中間暫存器之後，禁止進 一步將資料儲存於該中間暫存器之中的構件。 11. 如申請專利範圍第9或第10項之裝置，其特徵為該中間 暫存器控制器包括一 T型正反器，其輸出係被耦合至一 第一 D型正反器，該第一 D型正反器之輸出係被耦合至 一第二D型正反器；一第一互斥或閘，其具有分別被耦 合至該T型正反器之輸出及該第二D型正反器之輸出的 輸入，以及一輸出；一用以將該第一互斥或閘之輸出耦 合至該T型正反器之輸入的信號反向器；以及一第二互 斥或閘，其具有分別被耦合至該第一與第二D型正反器 的輸入，該第一互斥或閘之輸出可用以於資料被寫入該 中間暫存器之後，禁止將資料儲存於該中間暫存器之中。 83442-960125.doc