TWI291224B - Semiconductor layout structure for ESD production circuits - Google Patents

Description

1291224 * 九、發明說明： 本發明係有關於並主張美國專利申請號第 11/091，131號之優先權，專利名稱為「具有低寄生電容之 靜電放電防護電路」。 【發明所屬之技術領域】 本發明係有關於一種積體電路（integrated circuit，1C) 設計，特別是有關於一種適用於靜電放電防護電路之半 導體佈局架構。 【先前技術】 1C 中金氧半導體（metal oxide semiconductor，MOS) 電晶體之閘極氧化層最容易受到破壞。閘極氧化層接觸 到稍微高於1C供應電壓的電壓時，會受到破壞。1C的供 應電壓通常約為5伏特、3.3伏特或是更低。源自於自然 環境的靜電電壓通常都高達幾千甚至幾萬伏特。即使1C 中的電荷以及電流非常的微小，這樣的大電壓對1C仍具 有破壞性。基於此原因，在1C受損前將靜電荷釋放是非 常重要的。 靜電放電防護電路通常設置於1C的接合墊。靜電放 電防護電路必須提供1C正常運作的環境。也就是說，靜 電放電防護電路可限制流經1C的電流流至接地點或其他 接合墊，而有效的與正常運作之核心電路隔離。在正常 運作的1C中，電源係供應至VCC接合墊，接地點（electric ground)係連接至VSS接合墊，電子信號係由外部傳送至 0503-A31217TWF/MaggieLin 5 1291224 複數個接合墊，且由ic之核心電路所產生的電子信號係 透過其他接合墊傳送至外部電路或裝置。對於一隔離且 未電性連接的1C，所有的接合墊都視為電性浮接或是具 有不確定的電壓。根據本發明實施例所述之接合墊係連 接至接地點或具有〇伏特的電壓。 靜電放電事件可能發生於任何接合墊。例如，當一 個人觸碰到1C的接合墊時，即會引起靜電放電事件。當 一個人於乾燥的天氣走在地毯上並且觸碰接地的金屬 時，也會引起靜電放電事件。對於隔離的1C，當其他剩 餘的接合墊都電性浮接或是連接至接地點時，靜電放電 可作為至少一接合墊之瞬間電源供應。由於其他的接合 墊都連接至接地點，當靜電放電作為一隨機挑選之接合 墊的電源供應時，靜電放電防護電路的運作會不同於1C 正常運作下的靜電放電防護電路。當靜電放電事件發生 時，靜電放電防護電路必須快速的導通，以使靜電荷從 VSS或是接地點釋放。 靜電放電防護電路因此具有兩種相:式’包括正常運 作模式以及靜電放電模式。當1C正常運作時，靜電放電 防護電路並不會影響1C之正常運作。但當發生靜電放電 事件時，靜電放電防護電路會快速的導通，進入靜電放 電模式，並且於1C遭受破壞前，讓靜電荷流至VSS或接 地點釋放，以達到防護1C的目的。 由於電路設計的技術持續發展以及使用低供應電 壓，於發生靜電放電事件的初期，電路容易受到破壞。 0503-A31217TWF/MaggieLin 6 1291224 即使接觸到僅些微高於供應電壓之電壓，仍可使ic以及 防護電路遭受破壞。稱為寄生矽控整流器（silicon controlled rectifier，SCR)的寄生四層PNPN裝置由於低導 通阻抗、低電容、低功率消耗以及高電流沉流/源流能力 (sinking/sourcing capabilities)，所以可作為其中一種有效 的靜電放電防護裝置。 傳統矽控整流器靜電放電防護電路具有寄生電容以 及電阻，當矽控整流器靜電放電防護電路使用於高頻1C 時會產生不必要的結果。寄生電容以及寄生電阻的缺點 包括產生雜訊、信號反射以及降低功率增益（power gain)。 因此必須提供一種具有低寄生電容以及低寄生電阻 之矽控整流器靜電放電防護電路之半導體佈局架構。 【發明内容】 有鑑於此，本發明提供一種半導體佈局架構，適用 於靜電放電防護電路。第一區域包括用來當做矽控制整 流器之第一裝置。第二區域包括用來當作觸發源之第二 裝置，以提供觸發電流來導通矽控制整流器，而於發生 靜電放電事件時釋放靜電放電電荷。第一區域與第二區 域相鄰，且第一區域以及第二區域之間並沒有設置或電 性連接任何電阻區，因此當發生靜電放電事件時，可增 加流入矽控制整流器的觸發電流。 再者，本發明提供一種半導體体局架構，適用於瀞 電放電防護電路。第一區域包括用來當做矽控制整流器 0503-A31217TWF/MaggieLin 7 1291224 ^之第一裝置。第二區域包括用來當作觸發源之第二裝 置，以提供觸發電流來導通矽控制整流器，而於發生靜 電放電事件時釋放靜電放電墊荷。第一防護環區，圍繞 第一區域以及第二區域。第一區域與第二區域相鄰，且 第一區域以及第二區域之間並沒有設置或是電性連接任 何電阻區以及第一防護環區的片段。因此當發生靜電放 電事件時，可增加流入矽控制整流器的觸發電流。 再者，本發明提供一種半導體佈局架構，適用於靜 電放電防護電路。第一區域包括用來當做矽控制整流器 之第一裝置。第二區域包括用來當作觸發源之第二裝 置，以提供觸發電流來導通矽控制整流器，而於發生靜 電放電事件時釋放靜電放電電荷。p型防護環區，圍繞上 述第一區域以及第二區域。第一區域以及第二區域之間 最短距離的範圍係介於2微米至10微米之間。第一區域 以及第二區域之間並沒有設置或是電性連接任何電阻區 以及P型防護環區的片段，因此當發生靜電放電事件時， 可增加流入矽控制整流器的觸發電流。 【實施方式】 為使本發明之上述目的、特徵和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細 說明如下： 實施例： 第1圖係顯示根據本發明實施例所述之傳統靜電放 0503-A31217TWF/MaggieLin 8 1291224 電防護電路系統之電路圖100，以提供高頻ic之靜電放 電防護。傳統靜電放電防護電路系統係使用於矽控整流 器電路105，通常包括一觸發源（未圖示）。當發生靜電放 電事件時，觸發源會產生觸發電流，導通矽控整流器電 路105，使靜電放電電流從接合墊102流至接地點釋放。 觸發源通常包括一組電晶體，容易受到靜電放電事件之 高電壓而損毁。為了保護觸發源避免於受到破壞，於接 合墊102以及輸入輸出接合墊104之間設置至少一電阻 器106，避免靜電放電電流流入系統1〇〇，其中輸入輸出 接合墊104係連接至防護電路或裝置。電阻器106提供 的電阻可以是寄生電阻或是非寄生電阻。由於電阻器106 提供電阻，因此來自接合墊102之靜電放電電流會受到 限制而無法破壞觸發源的内部電晶體。 當靜電放電防護電路100使用於高頻1C時，會顯現 其缺點。由於電阻器106提供電阻，因此會產生例如信 號反射、降低功率增益以及引起雜訊等問題。因此，必 須提供一種不具有電阻器106之靜電放電防護電路系統 100之半導體佈局架構，以保護且避免矽控整流器電路 105中的觸發源遭受破壞。 第2A圖係顯示根據本發明實施例所述之靜電放電 防護電路系統之電路圖200。本發明提出的系統包括耦接 於接合墊202與輸入輸出接合墊204之間的矽控整流器 電路203，用以避免靜電放電電流流入系統200，其中輸 入輸出接合墊204係連接至防護電路或裝置。在本發明 0503-A31217TWF/MaggieLin 9 1291224 Π以::會:二導體佈局架構〜述。在 而要。又置電阻裔來保護矽控整流器略 =㈣（未圖示）。本發明以㈣㈣構^中 !=。3具有低寄生電阻與低寄生電容，使整流器 =，於發生靜電放電事件時，可較第T::整流 梵路105更快速的被導通。 τ ^ ^ 第 2 圖係顯示根據本發明實施例所述々 :架㈣6,適用於第从圖的靜 護;：導體佈 ^架構冰包括雜整流器區谓以及觸^路系統。 濩環之内。在石夕控整流器區2〇"，_八及Ν型防 狀癌、的材料層而構成作為矽控整流器電路同摻雜 置。在觸發源區21〇中設置—組電晶體，二^； 一裝 電事件時提供觸發電流，以導通砍控整流^献電放 本發明實施例，一袓&人;^ 扣包路。根據 y 組70全矽化之接地閘極NlVtOs +曰卿 係設置於觸發源區21〇中，用來 私日日脰 F ?ιη 4』 啊。觸發源 2V的二二至少—多晶㈣極區213，且多晶發閘極區 K伸牙越至少一摻雜源/没極區215。位於石夕控整流 器區208以及觸發源區210之間的間隔216並沒^ = 或電性連接任何的電阻。因為_ 216的距離；影： 送到石夕控整流益區208的觸發電流的多寡，所以 的，離是非常重要的。根據本發明實施例，介於二整 流器區208與觸發源區21〇之間的最短距離的範圍= 0503-A31217TWF/MaggieLin 10 1291224 於2微米至1 〇微米之間。 矽控整流态區208以及觸發源區210係設置於ρ型 防護環區212内。矽控整流器區2〇8以及觸發源區21〇 更叹置於Ν型防護環214内。在矽控整流器區2〇8以及 觸發源區210之間並沒有設置ρ型防護環區。？型防護環 區212係設置用以蒐集電洞，並且連接至基底的電位。Ν 型防護環區214係設置用以蒐集電子，並且連接至相對 南龟壓的電位。—極體區218儀設置於ρ型防護環區 内，且位於矽控整流器區208之上。二極體區218中，Ν 井區219係設置於兩個ρ井區221之間以形成二極體， 用以於發生邊電放電事件時箝制靜電放電電壓。 在靜電放電過程中，在第2Β圖之觸發源區210中以 多晶矽閘極區213以及摻雜源/汲極區215表示的接地閘 =NMOS電晶體，將在矽控整流器區2〇8中經歷接面崩 潰，並且產生用以導通矽控整流器電路之觸發電流。由 於矽控整流器區208與觸發源區21〇之間並沒有設置任 何的電阻區，導致流入矽控整流器區2〇8的觸發電流增 加。因此在發生靜電放電事件時，矽控整流器電路將^ 快速的被導通。矽控整流器區208與觸發源區21〇之間 間隔216的距離會影響從觸發源區21〇流入矽控整流器 區208之觸發電流的流量。因此使得石夕控整流器區咖 中的矽控整流器電路更早被觸發。 藉由移除矽控整流器區208以及觸發源區21〇之間 的電阻，可改善傳統靜電放電防護電路系統使用於高頻 0503-A31217TWF/MaggieLin 11 W1224 本發明之佈局架構改滅吼等 '電，高頻IC中的應用性。幻…崎電敌電防 饰局圖係顯示根據本發明實施例所述之第迚闻 所迷之之不乾等效電路圖22G。根據本發明實二中 〜：=°包广控整流器電路，、觸發療：， 及—4歧218。矽控整流器電路208,、觸發源1〇 之‘2im接於接合墊222與輸人輸出接合〇 I。二極體218,係用以箝制於發生靜電放電事1 2之4 f生的靜電放電電壓。石夕控整流器電路遞，包括：，所 „晶體226、228以及寄生電阻，寄生電阻^寄 二阻态230、232。觸發源21〇,通常包括一組 ^為 NMOS電晶體（未圖示）。 閉槌 社第3圖係顯示針對許多不同裝置做靜電放電_辣 、、、。果圖表300。曲線3〇2係表示根據本發明實施例所 佈局架構之具有矽控整流器以及接地閘極NMOS電 之防護電路於發生靜電放電事件時，對於靜電之防護= 力。曲線304係表示僅具有接地閘極NM〇s電晶體之防 瘦電路於發生靜電放電事件時，對於靜電之防護能力。 上述兩種電路之寬度皆為8〇微米且長度皆為〇.25微米。 對於具有矽控整流器的電路，曲線3〇2於電壓級約為3·8 伏特時快速拉回，且觸發電流持續增加約大於3〇〇毫安 培’因此300毫安培係作為觸發電流是否足夠之基準。 至於不具有石夕控整流器的電路，曲線304並不會快速拉 〇503-A31217TWF/MaggieLin 12 1291224 • 回，且當觸發電流達到約300毫安培時，電壓級持續增 加。電壓持續增加可能會造成接地閘極NMOS電晶體的 毁損。 上述係介紹根據本發明所述之較佳實施例。必須說 明的是，本發明提供了許多可應用之發明概念，所揭露 之特定實施例僅是說明達成以及使用本發明之特定方 式，不可用以限制本發明之範圍。 本發明雖以較佳實施例揭露如上，然其並非用以限 定本發明的範圍，任何熟習此項技藝者，在不脫離本發 明之精神和範圍内，當可做些許的更動與潤飾，因此本 發明之保護範圍當視後附之申請專利範圍所界定者為 準。 ❿ 0503-A31217TWF/MaggieLin 13 1291224 【圖式簡單說明】 第1圖係顯示傳統靜電放電防護電路系統之電路圖。 第2A圖係顯示根據本發明實施例所述之靜電放電 防護電路系統之電路圖。 第2B圖係顯示根據本發明實施例所述之半導體佈 局架構，適用於第2 A圖的靜電放電防護電路系統。 第2C圖係顯示根據本發明實施例所述之第2B圖中 佈局架構之詳細等效電路圖。 第3圖係顯示針對許多不同裝置做靜電放電測試之 結果圖表300。 【主要元件符號說明】 100、200〜系統； 102、202、222〜接合墊； 104、 204、224〜輸入輸出接合墊； 105、 203〜矽控制整流器電路； 206〜佈局架構； 106、230、232〜電阻器； 208〜矽控制整流器區；，208’〜矽控制整流器電路； ❿ 210〜觸發源區； 212〜P型防護環區 214〜N型防護環區 216〜間隔； 218’〜二極體； 220〜電路圖； 210’〜觸發源； 213〜多晶矽閘極區； 215〜摻雜源/汲極區 218〜二極體區； 219〜N井區； 221〜P井區； 226、228〜寄生雙極電晶體； 300〜圖表； 302、304〜曲線 0503-A31217TWF/MaggieLin 14

Claims (1)

1291224 十、申請專利範圍： 1. 一種半導體佈局架 路，包括： 、於—靜電放電防護電 一第一區域，具有用央火 -第-裝置；以及 來“故-矽控制整流器之至少 一弟二區域，具有用忠 襄置，用以於發生靜電4;二= 通上述雜制整流器以釋放靜電放^^：：觸發電流以導 第-區域以及上述第二:域域相鄰’且上述 任何電阻區，因此當發生事：置或電性連接 石夕控制整流㈣觸發電流。㈣件％，可增加流入 中上2述之半導體佈局架構，其 圍係入於 以及上述第二區域之間最短的距離的範 圍係介於2微求至10微米之間。 離的乾 包括1申料利_第1销叙半導體佈局架構，更 包括一弟-㈣環區，圍繞上述第_區域以及第二區域。 ^申料利範圍第3項所述之半導體佈局架構:其 甲上述弟一防護環區係摻雜p型雜質。 5.如^請專利範圍第4項所述之半導體佈局架構，更 匕括一第二防護環區，圍繞上述第一防護環區。 6·如申請專利範圍第5項所述之半導體佈局架構，发 中上述第二防護環區係摻雜N型雜質。、 7·如申請專利範圍第6項所述之半導體佈局架構，更 0503-A31217TWF/MaggieLin 15 1291224 ίΐ —第三區域，其中至少設置一二極體，用以於發生 =放電事件時，箝制靜電放電事件所產生的靜電放電 8.如申請專利範圍帛J項所述之半導體佈局架構，其 體作為觸發源之上述裝置係為一接地_ NM〇s電晶 9·如申請專利範圍第8項所述之半導體佈局架構，1 中上述接地閘極NM0S電晶體包括至少一多晶矽極 區，且上數多晶矽閑極區之延伸係穿越上述第二區域中 之至少一摻雜源/汲極區。 路勺括種半^Γ體佈局架構，適用於一靜電放電防護電 第一區域，具有用來當做一矽控制整流器之至少 一第一裝置； 狀一第二區域，具有用來當作一觸發源之至少一第二 裝置’用以於發生靜電放電事件時提供—觸發電流導& 上述矽控制整流器以釋放靜電放電墊荷，·以及 、 一第-防，環區’圍繞上述第—區域以及第二區域， 二中上述第—區域與上述第二區域相鄰，且上述第 上述第二區域之間並沒有設置或是電性連接 社以及上述第一防護環區的片段，因此當發生 靜電放電事件時，可增加流人石夕控制整流器的觸發電流。 谱Λ1由如申請專利範圍第10項所述之半導體饰局架 ’、上述第—區域以及上述第二區域之間最短距離 0503-A31217TWF/MaggieLin 16 1291224 的範圍係介於2微米至1〇微米之間。 構 12·如申請專利範園帛1()項所述之半導體 其中上述第—防護環區係摻雜P型雜質。 ° 構 13·如申請專利範圍第12項所述之半導體佈局架 更匕括圍繞上述第一防護環區之一第二防護環區。 構 =°申§1·專利範圍第13項所述之半導體佈局架 ’、上述第一防護環區係捧雜N型雜質。 15.如ΐ請專·圍第14項所述之半導體伟局架 構：更包括一第三區域，其中至少設置一二極體，用以 電放電㈣。事料_靜電放電事件所產生的靜 ^如申請專利範圍第15項所述之半導體佈局架 ，：二中作為觸發源之上述裝置係為一接地間才亟觸 電晶體。 路，1包7^種半導體佈局架構，適用於—靜電放電防護電 f㊣域’具有用來當做—石夕控制整流器之至少 一弟一裝置； ::區域’具有用來當作一觸發源之至少一第二 I n生#電放電事件時提供—觸發電流導通 上述礼制整流器以釋放靜電放電電荷；以及 二：型防，環區，圍繞上述第—區域以及第二區域， m二你f述第一區域以及第二區域之間最短距離的範 微米至10微米之間’上述第一區域以及第二 0503-A31217TWF/MaggieLin 17 1291224 /型防δχ置叙電性連接任何電阻11以及上述 =防物區的諸，因此當發生靜電放電事件時，可辦 加^入矽控制整流器的觸發電流。 曰 ?•如申請專利範圍第17項所述之半導體佈局架 19如圍繞上述Μ防護環區。 槿承勺杠 圍第17項所述之半導體佈局竿 構，更包括一第三區域，其一 一二-怖局木 於發生靜電放電事件時， ★ °又一極體，用以 電放電電壓。 ： 放電事件所產生的靜 20.如申晴專利範 構，其中作為觸發源之上述^述之半導體佈局架 電晶體。 、置係為一接地閘極NMOS 0503-Α31217TWF/MaggieLin