TWI287684B - Thin film transistor array - Google Patents
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1287684 15673twf.doc/006 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種薄膜電晶體陣列（thin film transistor array，TFT array)，且特別是有關於一種能夠提高 顯示亮度之均勻性的薄膜電晶體陣列。 【先前技術】 針對多媒體社會之急速進步，多半受惠於半導體元件 或顯示裝置的飛躍性進步。就顯示器而言，具有高晝質、 空間利用效率佳、低消耗功率、無輻射㈣越特性之薄膜 電晶體液晶顯示器(thin film transistor liquid crystal display， TFT-LCD)已逐漸成為市場之主流。 薄膜電晶體液晶顯示器主要由薄膜電晶體陣列、彩色 ;慮光片（color filter)和液晶層(叫祝cryStal layer)所構成。圖 1繪示為習知之薄膜電晶體陣列的俯視示意圖。請參照圖 1’薄膜電晶體陣列100主要是由以陣列排列的多個晝素結 構11〇所構成。其中，各個晝素結構110均是由掃瞄配線 ⑩ （scan Hne)H2、資料配線（date line) 114、薄膜電晶體116 以及與薄膜電晶體116對應配置的畫素電極（pixd electrode) 118 所組成。 請繼續參照圖1，薄膜電晶體116是用來作為畫素結 構110的開關元件，而掃描配線112與資料配線114則是 用來提供其所選定之晝素結構110適當的操作電壓，以分 別驅動各個畫素結構110而顯示影像。 圖2繪示為習知一種薄膜電晶體液晶顯示器之單一晝 6 1287684 15673twf.doc/006 素的等效電路示意圖。請參照圖2，在習知薄膜電晶體液 晶顯示器的單一畫素中，通常包含一薄膜電晶體11〇、一 液晶電容CLC以及一儲存電容(storage capacitance)Cst。 請同時參照圖1及圖2，液晶電容CLC是由薄膜電晶 體陣列100上之畫素電極118與彩色濾光片上之共用電極 (common electrode)(未繪示）耦合而成。儲存電容Cst是 位於薄膜電晶體陣列100上，且此儲存電容Cst是與液晶 電容Clc以及掃描配線112電性連接。另外，薄膜電晶體 ❿ 116之閘極G、源極S以及〉及極D分別與掃描配線112、 資料配線114以及液晶電容CLC中之晝素電極118連接。 而且，由於薄膜電晶體116之閘極G與汲極D之間有互相 重邊的Q域’因此在閘極G與》及極D之間會存有一閘極_ 汲極寄生電容(parasitic capacitance)Cgd。 請繼續參照圖1及圖2，由於施加在液晶電容Clc上 的電壓（也就是施加於晝素電極118與共用電極上的電壓） 與液晶分子的光穿透率之間具有特定關係，因此只要依據 • 所要顯示的晝面來控制施加在液晶電容CLc上的電壓，即 可使顯示器顯示預定之晝面。其中，當薄膜電晶體116關 閉時，液晶電容CLC上的電壓是保持一定值（也就是處於 holding狀態），但由於閘極_汲極寄生電容Cgd的存在， 液晶電容Q上所保持的電壓將會隨著資料配線114上的 ，號變化而有所改變（也就是所謂的輕合效應），因而使 得液晶電容CLC上所保持的電壓偏離原先設定之值。此電 壓變動量稱為饋路流電壓(feed_thr〇ugh v〇kage)△ Vp，其可 7 1287684 15673twf.doc/006 表不為
C α) ^gd + ^st + CLC 、▲ 7 其中為施加於掃贿線U2上的脈衝健之 光機體陣列製程中，大多是以步進式曝 先機之拼接式先罩來進行薄膜電晶體陣列的曝光 此在曝光過程中，機台移動時的位移偏 光區域师所形成的圖案之位置有所差異。= 個曝光區域之間，薄膜電晶體116之間極G與沒極/ 圖1)的重疊面積不同時，將使得各個曝光區g 沒極寄生電容Cgd不同，造成各轉賴域中的饋路- = ，而在齡過財產生齡亮衫均句的^ 為了解決上述問題，習知提出一種薄膜電晶體陣列， 圖3即緣示為習知另—種薄膜電晶體陣列的俯視示意圖。 請參照圖3，習知是將薄膜電晶體陣列3〇〇中薄膜電曰體 316田·極設計為T字型，以將曝光製程中汲極與閉二之 重S面積R!可能產生的變動量減少為w χ χ，進而縮小各 個閘極-汲極寄生電容之間的差異。 除此之外，習知解決上述問題的另一種方法是在不同 的曝光區域之間加入模糊化設計，以減少在曝光區域之邊 界上壳度不均勻的顯示缺陷(mura)。然而，當曝光精度誤 差過大時，以上兩種方法仍無法有效地改善因光罩位移誤 差所造成之顯示亮度不均勻的問題。 【發明内容】 1287684 15673twf.doc/006 有鑑於此，本發明的目的就是在提供一種薄膜電晶體 其各個畫素的曝光精度誤差不會對其饋路流雜造 成衫響，因此薄膜電晶體陣列所構成的顯示器能具有優異 的顯示品質。 本發明的另-目的是提供-種薄膜電晶體陣列，且所 構成之顯示器可同時具有良好的開σ率與顯示亮度均句 性0 *本發明提出-種薄膜電晶體陣列，其包括基板、多個 薄膜電晶體、多個晝素電極、多條共用配線以及多個輔助 電極。其中’基板上是區分出多個晝麵域，這些薄膜電 =是分麻置在各健素區域内，且各_膜電晶體均 包括閘極、通道層、源極及祕。在每__電晶體中， 没極與閘極之間具有-第一重疊區域，以使得沒極與閘極 之間形成-·祕寄生電容。這些晝素電_是配置在 各個畫素區域内。共用配線是配置於基板上，且這些共用 配線的部分區域是位於畫素電極下方。 承上ρ述，這些輔助電極是分別配置於各個畫素區域 内，且在每一晝素區域内，辅助電極是位於晝素電極下方， 並且從共用配線上方延伸至共用配線的一側，而其延伸方 向是與汲極的延伸方向相同。其中，輔助電極與共用配線 之間是具有一第二重疊區域，而這些辅助電極是分別電性 連接至對應之晝素電極，以使各辅助電極與其所對應之共 用配線間形成儲存電容。 在本發明的較佳實施例中，於各晝素區域中，共用配 1287684 15673twf.doc/006 線包括第一條狀圖案及第二條狀圖案，且第一條狀圖案之 延伸方向與第二條狀圖案之延伸方向不同。舉例來說，第 一條狀圖案之延伸方向與第二條狀圖案之延伸方向例如是 相互垂直。 在本發明的較佳實施例中，於各晝素區域中，辅助電 極例如是部分地位於晝素電極與第一條狀圖案及/或第二 條狀圖案之間。 在本發明的較佳實施例中，上述之薄膜電晶體陣列例 如疋更包括一絕緣層（insulating layer)，配置於晝素電極與 辅，電極、源極以及汲極之間。在一實例中，此絕緣層例 汝疋具有多個第一接觸窗開口，而這些畫素電極是分別填 入這些第一接觸窗開口而電性連接至汲極與辅助電極。 +本發明另提出一種薄膜電晶體陣列，其包括基板、多 =薄膜電晶體、多個晝素電極、多條共用配線、多個連接 層以及多個輔助電極。其中，基板上是區分出多個晝 素區域，這些薄膜電晶體是分別配置在各個晝素區域内， ，各個薄膜電晶體均包括閘極、通道層、源極及汲極。在 每—薄膜電晶體中，汲極與閘極之間具有一第一重疊區 域，以使得汲極與閘極之間形成一閘極4及極寄生電容^這 ‘里素電極亦是配置在各個晝素區域内，且每一薄膜電^ 體的汲極是從通道層上沿一方向延伸至對應之畫素電極= 方L並電性連接至此晝素電極。共用配線是配置於基板上， 且這些共用配線的部分區域是位於晝素電極下方。 承上所述，這些連接導體層是分別配置在各個晝素區 1287684 15673twf.doc/006 =並位，配線上方而電性連接至這些共用配線。 輔助電極則疋分別配置於各個晝素區域内，且在每一書 區域内，辅助電極是位於晝素電極與連接導體層下方，並 且從共用配線上方延伸至共用配線的—側，而其延伸方向 疋與沒極的延伸方向相同。其中，輔助電極與共用配
區域’而這些輔助電極是分別電性連 接至對應之旦素電極，喊各獅電極與其所對應之 配線間形賴存電容。另外，連接導 ς 電極之間财形成-夾層電容。 、㈣稀助 在本發明的較佳實施例中，於各畫素區域中， 線包括第-條狀随及第二條狀圖案，且第—條狀^案之 延伸方向與第二條狀_之延伸方向不同。舉例來說，、 -條狀圖案之延伸方向與第二條狀圖案之延伸方向例如是 在本發明馳佳實關中，於各晝素_中，連接導 體層例如是位於共用配線之第—條狀圖案及
圖案的上方。 示一悚狀 β在本發明的較佳實施射，上述之薄膜電晶體陣列例 如疋更包括—絕緣層，配置於晝素電極與獅電極、源極 以及沒極之間。在—實射，此絕緣層例如是具有個 二接觸窗開口’而這些畫素電極是分職人這些第一接觸 窗開口而電性連接至汲極與輔助電極。 曰在本發明的較佳實施例中，上述之薄膜電晶體陣列例 如疋更包括1絕緣層，其是配置於祕、源極與閘極之 11 1287684 15673twf.doc/006 間，以及輔助電極與共用配線之間。在一實例中，上述之 絕緣層更具有多個第二接觸窗開口，其例如是貫穿絕緣層 與閘絕緣層，而連接導體層是分別填入這些第二接觸窗開 口而電性連接至共用配線。 本發明可解決習知顯示面板因薄膜電晶體陣列曝光製 程誤差所導致顯示品質不佳的問題，且亦不會對面板的 口率造成不良的影響。 為讓本發明之上述和其他目的、特徵和優點能更明顯 泰易懂，下文特舉較佳實施例，並配合所附圖式'，作詳細說 明如下。 【實施方式】 本發明是在薄膜電晶體陣列中設置辅助電極，其是用 以使各個晝素區域内的閘極4及極寄生電容變動量與儲存 電容變動量成一特定比例，進而使各個曝光區域内的饋路 流電壓近似於彼此。以下將舉實施例說明本發明，但其並 非用以限定本發明。 ' • 圖4繪示為本發明之第一實施例中薄膜電晶體陣列的 俯視示意圖。圖5則繪示為圖4之薄膜電晶體陣列沿jq， 線的剖面示意圖。請參照圖4，薄膜電晶體陣列4〇〇主要 疋由基板402、多個薄膜電晶體410、多個晝素電極420、 多條共用配線430以及多個辅助電極440所構成。其中， 基板402上是配置有掃瞄配線404與資料配線406，且掃 聪配線404及資料配線406是在基板402上區分出多個書 素區域408，而這些畫素電極420即是分別配置在各個書 12 1287684 15673twf.doc/006 素區域408内。
承上所述，每一晝素區域408内均配置有一薄膜電晶 體410，而每一薄膜電晶體410均包括閘極412、通道層 414、源極416以及>及極418。其中，閘極412是電性連接 至掃瞄配線404，且由於閘極412與掃瞄配線404是在同 一道製程中完成，因此可直接以掃瞄配線404的一部份作 為薄膜電晶體410的閘極412，如圖4所示。源極416是 電性連接至資料配線406，汲極418則是從通道層414上 沿方向p延伸至晝素電極420下方，並電性連接至晝素電 極420。值得注意的是，汲極418與閘極412之間具有第 重豐區域Αϊ，因而在閘極412與汲極418之間形成閘極 -汲極寄生電容Cgd (見圖5)。 請繼續參照圖4，共用配線430是配置在基板402上， 而有部分區域位於晝素電極·下方，且每一條共用配線 430均位於相鄰之兩條掃瞄配線4〇4之間。此外，共用配 線430在每-畫素區域傾内例如是具有第一條狀圖案 432與第二條狀圖案434。其中，第一條狀圖案似與第二 條狀圖案434例如是往不同方向延伸。在本實施例中，第 一條狀圖案432例如是與第二條狀圖案434相互垂直。舉 例來說，第一條狀圖案432例如是與資料配線416平行， 而第二條狀圖案434例如是與_配線平行414。當然， 热習此技藝者應該知道，翻配線梢射以是呈現為其 他圖案，本發明並未對其加以限定。 特別的是，各個晝素區域侧内亦配置有一獅電極 13 1287684 15673twf.doc/006 440，其是配置於晝素電極42〇下方，並從共用配線430 上方沿著方向p而延伸至共用配線43〇的一側。其中，方 向p例如是垂直於共用配線430之第二條狀圖案434的延 伸方向。而辅助電極440即是從共用配線430之第二條狀 圖案434上沿方向p而延伸至其一侧。在此，輔助電極440 與共用配線430之間是具有第二重疊區域八2。
請參照圖5，熟習此技藝者應該知道，通常在形成閘 極412與共用配線430之後，會先在基板402上形成閘絕 緣層422 ’然後才在閘絕緣層422上形成通道層414。而閘 極、汲極418即是與閘絕緣層422構成具有上述之閘極_ 汲極寄生電容Cgd的電容器。 此外，在形成源極416與汲極418之後，會先在基板 4〇2上形成一層絕緣層426，以覆蓋住薄膜電晶體41〇、共 用配線430及辅助電極440，然後再於絕緣層426上形成 晝素電極420。其中，絕緣層426是具有多個暴露出薄膜 電晶體410之汲極418的第一接觸窗開口 424，而晝素電 極420即疋填入這些苐一接觸窗開口 424内，以電性連接 至汲極418。 值得一提的是，部分的第一接觸窗開口 424亦暴露^ 辅助電極440。換言之，填入第一接觸窗開口 424内的^ 素電極420也會電性連接至辅助電極44〇。由此可知，= 發明之輔助電極440是與晝素電極42〇等電位，而輔助㈢ 極440的第二重疊區域A2與共用配線43〇之間則是形成= 存電 1287684 15673twf.doc/006 請再參照圖4，特別的是，由於汲極418與輔助電極 440是以同一道光罩完成圖案化製程，因此在曝光製程 中，當光罩產生位移誤差而使第一重疊區域Α!小於預設值 時，第二重疊區域A?也會小於預設值。同樣地，當光罩產 生位移誤差而使第一重疊區域八！大於預設值時，第二重疊 區域A:也會大於預設值。也就是說，閘極_汲極寄生電容 Cgd與儲存電容Cst會因製程誤差而同時增加或減少。 而且，由饋路流電壓Δνρ的表示式（見式（1))可知， •在電壓AVg與液晶電容CLc均為定值的情況下，若閘極_ 及極寄生電谷Cgd與儲存電容Cst以適當的比例同時增加或 減少，則可使饋路流電壓AVp維持定值。請再參照圖4， 本發明即是依據此原則來設計輔助電極44〇之形狀與面 積，以使得儲存電容Cst的因製程誤差所產生的變動量與 閘極·汲極寄生電容Cgd的變動量之間具有適當的比例。如 此一來，即使各個晝素區域408内的第一重疊區域Αι及第 二重疊區域As之面積因製程誤差而有所不同，但各個晝素 • 區域408内仍可具有相同的饋路流電壓Δνρ。 、 圖:繪示為本發明之第二實施例中薄膜電晶體陣列的 俯視示意圖。其中，本實施例之薄膜電晶體陣列6〇〇與第 一實施例之薄膜電晶體陣列4〇〇大致相同，因此下文將針 對其相異處做說明。 請參照圖6，薄臈電晶體41〇的汲極412是從通道層 414上沿方向q延伸至晝素電極42〇下方，並藉由第一接 觸窗開口 424而與畫素電極42〇電性連接。此外，輔助電 15 1287684 15673twf.doc/006 極440疋由共用配線430上方沿方向卩而延伸至共用配線 的一側。其中，方向q例如是垂直於共用配線43〇之 第一條狀圖案432的延伸方向，而輔助電極44()即是從共 用配線430之第一條狀圖案432上沿方向q而延伸至其二 側。由此可知，當汲極418在曝光製程中產生方向q上的 位移誤差時，辅助電極440在方向q上亦會產生位移誤差。 因此，辅助電極440與共用配線43〇之間的第二重疊區域 A2之面積將會與汲極418與閘極412之間的第一重疊區域 A!之面積成比例地同時增加或減少，進而使各個晝素區域 4〇8内的饋路流電壓維持定值。 曰值彳于注意的是，雖然本實施例之儲存電容Cst的變化 1主要是取決於辅助電極44〇與共用配線43〇之第一條狀 囷案432的重豐面積變化量，但辅助電極々々ο亦可部^地 重豐於共用配線430之第二條狀圖案434上方，以增加各 ，晝素區域4G8中賴存電容Qt。同樣的，在本發明之第 一實施例中，辅助電極400也可部分地重疊於共用配線43〇 之^條狀圖案432上方，熟習此技藝者應該可以瞭解其 細筇，此處不再另行繪製圖式來說明。 除此之外，本發明在另一實施例中更提出一種薄膜 晶體陣列，其不但可達成上述實施例之功效，更由於盆中 構^儲存電容之兩電__距小’因此可在不影響儲存 電容值的前提下，縮小輔助電__，進& 晶體陣列的開口率。以下將舉實施例說明之。 圖7繪不為本發明之第三實施例中薄膜電晶體陣列的 1287684 15673twf.doc/006 俯視示意圖。圖8則繪示為圖7之薄膜電晶體陣列沿π_π， 線的剖面示意圖。同樣地，本實施例之薄膜電晶體陣列7〇〇 與苐一實施例之薄膜電晶體陣列400大致相同，因此下文 將針對其相異處做說明。
^請同時參照圖7及圖8，除了圖4所繪示之元件外， 薄膜電晶體陣列700的每一畫素區域4〇8内更配置有一連 接導體層450，其是位於辅助電極44〇與共用配線43〇的 上方，並電性連接至共用配線43〇。詳細地來說，本實施 例之絕緣層426例如是更具有多個第二接觸窗開口 425， 且這些第二接觸窗開口是貫穿絕緣層426與閘絕緣層 4、22，而暴露出每一畫素區域猶_部分共用配線43〇， j使配置在絕緣層426上的連接導體層45〇可藉由埴入第 二接觸窗開口 425而電性連接至共用配線柳。 此外’連接導體層45〇可以是與畫素電極 720以同一 2罩製作完成。也就是說，連接導體層柳例如是與晝 赞爲，720同樣由透明導電氧化物所構成。當然，連接導 龙二5〇與畫素電極72。也可以是分別使同光罩來對 、進仃圖案化’本發明並未對其加以限定。 =續參照圖8 ’由上述可知，連接導體層450是與 之430等電位，而連接導體層450與輔助電極440 素電，儲存電容Cl。另外，如第一實施例所述，畫 性絕緣層426之第-接觸窗開口 424而電 之電極_，且輔助電極_與共用配線430 、疋开V成儲存電容C2。由此可知，本實施爿之儲存電 17 1287684 15673twf.doc/006 谷Cst即為儲存電容與儲存電容C2並聯而得的等效電 容。 热習此技藝者應該知道，電容器的電容值是與此電容 器之二電極的面積成正比，而與此電容器之二電極的間距 成反比。依據此原理，在本實施例中，由於連接導體層45〇 與辅助電極440之間以及輔助電極44〇與共用配線43〇之 間的間距短，因此與同樣具有儲存電容Cst的薄膜電晶體 陣列相較之下’本實施例之薄膜電晶體陣列7〇〇更可以進 一步地縮小輔助電極440的面積，以便於增加薄膜電晶體 陣列700的開口率。 圖9繪示為本發明之第四實施例中薄膜電晶體陣列的 俯視示意圖。請參照圖9，值得一提的是，雖然圖7所繪 示之輔助電極440與連接導體層450是位於共用配線43〇 之第二條狀圖案434上方，但如同前述之說明，本實施例 中辅助電極440與連接導體層450也可以配置在共用配線 430之第一條狀圖案432上方。當然，輔助電極440與連 • 接導體層450更可以同時配置在共用配線430之第一條狀 圖案432與第二條狀圖案434上方（未繪示），本發明並 未對此加以限定。 本發明之薄膜電晶體陣列主要是在各個晝素區域内配 置輔助電極，並且令此輔助電極與共用配線構成儲存電 谷。當此薄膜電晶體陣列在曝光製程中因光罩產生位移誤 差，而在各個曝光區域内形成不同的閘極-汲極寄生電容 曰才’其亦會同時在各個曝光區域内形成不同的儲存電容。 1287684 15673twf.doc/006 其中，當某一曝光區域内的閘極-汲極寄生電容大於/小於 前次曝光區域内的閘極_汲極寄生電容時，此曝光區域内的 儲存電容亦大於/小於前次曝光區域内的儲存電容，且儲存 電容的變化量是與閘極-汲極寄生電容的變化量成一特定 比例，以使各個曝光區域内的饋路流電壓維持相同的定 值’而使利用本發明之薄膜電晶體陣列作為顯示面板的 顯示裔能夠具有優異的顯示品質。 此外，本發明更在薄膜電晶體陣列中配置連接導體 層，並且在輔助電極與共用配線之間以及連接導體層與輔 助電極之間構成儲存電容，也就是縮短構成這些儲存電容 之二電極的間距，以在不改變儲存電容之電性表現的前提 下，縮小輔助電極的面積，進而增加薄膜電晶體的開口率。 綜上所述，本發明能夠解決習知顯示面板因薄膜電晶 體陣列曝光製程誤差所導致顯示品f不佳的問題，且亦^ 會對面板的開口率造成不良的影響。 雖然本發明已以較佳實施例揭露如上，然其並非用以 ❿限定本發明，任何熟習此技藝者，在不脫離:發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1繪示為習知之薄膜電晶體陣列的俯視示意圖。 圖2繪示為習知一種薄膜電晶體液晶顯示器之單一畫 素的等效電路示意圖。 旦 圖3心為習知另-種薄膜電晶體陣列的俯視示意 19 1287684 15673twf.doc/006 圖。 圖4繪示為本發明之第一實施例中薄膜電晶體陣列的 俯視示意圖。 圖5繪示為圖4之薄膜電晶體陣列沿Ι-Γ線的剖面示 意圖。 圖6繪示為本發明之第二實施例中薄膜電晶體陣列的 俯視示意圖。 圖7繪示為本發明之第三實施例中薄膜電晶體陣列的 俯視示意圖。 、 圖8繪示為圖7之薄膜電晶體陣列沿ΙΙ-ΙΓ線的剖面示 意圖。 圖9繪示為本發明之第四實施例中薄膜電晶體陣列的 俯視示意圖。 【主要元件符號說明】 100、300、400、600、700 :薄膜電晶體陣列 110 :畫素結構 112、404 :掃瞄配線 114、406 ··資料配線 116、316、410 ·•薄膜電晶體 118、420 :晝素電極 402 :基板 408 :畫素區域 412、G :閘極 414 :通道層 20 1287684 15673twf.doc/006 416、S :源極 418、D :汲極 422 :閘絕緣層 424 :第一接觸窗開口 425 ;第二接觸窗開口 426 :絕緣層 430 :共用配線 432 :第一條狀圖案 • 434 :第二條狀圖案 440 :輔助電極 450 :連接導體層 Ai ••第一重疊區域 八2 :第二重豐區域 Q'CVCst:儲存電容 cgd:閘極·汲極寄生電容 Clc :液晶電容
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Claims (1)
1287684 15673twf.doc/006 十、申請專利範固： 1.一種薄膜電晶體陣列，包括·· 一基板’具有多數個畫素區域； 多數個薄膜電晶體，分別配置於各該書素區域内，且 =膜電晶，一間極、一通道層、一 7原極與= 及極且 ，、U通道層疋配置於該源極、該祕與該閘極之間，且 與該難之間具有—第―重疊區域，以使得紐極 ，、該開極之間形成-閉極-汲極寄生t容㈣疏 capacitance)； 多數個畫素電極，分別配置於各該晝素區域内，並中 是從對應之_道層上沿—方岐輕對狀該 旦素，極下方，並電性連接至該晝素電極； 的部ίίϊΐ聽線’配置於絲板上，且該些共用配線 令邛刀區域疋位於該些晝素電極下方；以及 素雷輔助電極’分別配置於各該晝素區域内之該畫 方=下方’且各該輔助電極是從對應之該共用配線上 ’ ^亥方向而延伸至該共用配線的一側，其中各該輔助 輔】應之該共用配線間具有一第二重疊區域，且該些 辅助電極是分別電性連接至對應之該些畫素電極其中之 儲二2得各簡助電極與對應之該共用配線之間形成- 子電谷（storage capacitance)。 如申5青專利範圍第1項所述之薄膜電晶體陣列，其 ^該畫素區域内，該共用配線具有一第一條狀圖案以 弟一條狀圖案，且該第一條狀圖案之延伸方向與該第 22 1287684 15673twf.doc/006 一條狀圖案之延伸方向不同。 3·如申請專利範圍第2項所述之薄膜電晶體陣列，其 中在各該晝素區域内，該共用配線之該第一條狀圖案是垂 直该第二條狀圖案。 4·如申請專利範圍第2項所述之薄膜電晶體陣列，其 中在各該畫素區域内，該輔助電極是部分地位於該第一條 狀圖案及/或該第二條狀圖案上方。
5·如申請專利範圍第丨項所述之薄膜電晶體陣列，更 包括一絕緣層，配置於該些晝素電極與該些辅助電極、該 些源極及該些沒極之間。 6·如申請專利範圍第5項所述之薄膜電晶體陣列，其 :該絕緣層具有錄個第—接_開口，而該些畫素電極 疋分別填人該轉—接觸窗開σ而電性連接至該些汲極盥 該些輔助電極。 〃 7· —種薄膜電晶體陣列，包括·· 一基板，具有多數個晝素區域； ^數㈣膜電晶體，分觀置於各該畫魏域内，且 曰f包括一閉極、-通道層、-源極與-沒極， =極f謂極具有-第—重疊區域，以使得該沒極與i 閘極之間开> 成一閘極_汲極寄生電容； 多數健素電極，分瓶置於錢晝素區勒， 沒極是從對應之該通道層上沿—方向延伸^ 旦素電極下方，並電性連接至該晝素電極； 、心“ 23 1287684 !56731\¥£^〇〇/006 多數條共用配線’配置於該基板上，且該些共用配線 的。p分區域是位於該些晝素電極下方； 多數個連接導體層’分別配置於各該晝素區域内而位 該及且該些連接導體層是分別電性連接至 夸雷二助電極’分別配置於各該畫素區域内之該晝 導體層下方’各該輔_極是從對應之該 ;= 該方向而延伸至該共用配線的-侧，其 5各_助電極與對應之該共舰線間具有—第二重疊區 ==該_助電極衫別電性連接至對應之該些畫素電 ’以使得各該輔助電極與對應之該些共用配線 卿成—伽電極之間分 中在各該晝it::圍膜ί晶體陣列’其 方一楚-η ^ 巧/、用配線具有一第一條狀圖案以 第一條狀圖案，且該第一條狀圖案之延伸方向與該第 一條狀圖案之延伸方向不同。 ^ 9欠如申請專利範圍第8項所述之薄膜電晶體陣列，盆 直内’該共用配線之該第-條狀圖案是垂 請專職销紅薄職晶體 連接導m⑽該第—條狀圖案 11·如申凊專利範圍第7項所述之薄膜電晶體陣列，更 24 1287684 15673twf.doc/006 包括一絕緣層，配置於該些畫素電極與該些輔助電極、該 些源極及該些汲極之間。 12. 如申請專利範圍第11項所述之薄膜電晶體陣列， 其中該絕緣層具有多數個第一接觸窗開口，而該些畫素電 極是分別填入該些第一接觸窗開口而電性連接至該些汲極 與該些辅助電極。 13. 如申請專利範圍第12項所述之薄膜電晶體陣列， 更包括一閘絕緣層，配置於該些汲極、該些源極與該些閘 極，以及該些輔助電極與該些共用配線之間。、 1屯如申請專利範圍第13項所述之薄膜電晶體陣列， 其中該絕緣層更具有多數個第二接觸窗開口，且該些第二 接觸窗開口是貫穿該絕緣層與該閘絕緣層，而該些連接導 體層是分別填入該些第二接觸窗開口而電性連接至該些共 用配線。 25
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