TWI287234B - Bus connection circuit for read operation of multi-port memory device and multi-port memory device - Google Patents

Bus connection circuit for read operation of multi-port memory device and multi-port memory device Download PDF

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TWI287234B
TWI287234B TW093118432A TW93118432A TWI287234B TW I287234 B TWI287234 B TW I287234B TW 093118432 A TW093118432 A TW 093118432A TW 93118432 A TW93118432 A TW 93118432A TW I287234 B TWI287234 B TW I287234B
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Beom-Ju Shin
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Hynix Semiconductor Inc
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Description

1287234 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體記憶體設計技術；更特別 地’是有關於一種用於一多埠記憶體裝置之讀取操作的匯 流排連接電路。 【先前技術】 大部分的記憶體裝置（包括一隨機存取記憶體（random access memory，RAM)具有一個埠。而一個埠具有複數個輸 入/輸出接腳組。換句話說，上述記憶體裝置只具有一個做 爲與晶片組交換資料用之埠。然而，在最近幾年中，上述 記憶體裝置與上述晶片組間之功能區分已變得模糊不淸， 而且已考慮將上述晶片與上述記憶體裝置整合在一起。此 技術需要一多埠記憶體裝置，其可直接與周邊圖形裝置 (peripheral graphic devices)、CPU 等交換資料。爲 了達成 此一多埠記憶體裝置，複數個埠中之任何一個埠必須能提 供對所有記憶體單元之存取。 第1圖係描述一 25 6M多埠動態隨機存取記憶體（25 6m multi-port DRAM)之架構的一方塊圖，其係揭露於2003年 12月17日由相同申請人所提出之韓國專利申請案第2003-92375號中。 參考第1圖，上述256M多埠動態隨機存取記憶體包 括複數個記憶體單元及複數個列解碼器RDEC。上述256M 多埠動態隨機存取記憶體包括複數個排組bank0-bankl5、 一控制方塊1〇〇、複數個埠P〇rt0-port7、第一至第四總體 1287234 資料匯流排 GIO —UL、GIO 一 UR、GIO — DL、GIO —DR、第一 及至第二總體資料匯流排連接方塊、複數個傳送匯流排 TB、複數個傳送匯流排連接方塊TG、複數個匯流排連接方 塊TL以及複數個資料傳送方塊QTRX。 在一列方向（圖式中之右左方向）將多達一預先數目之 上述複數個排組bank0_bankl5配置於一核心區域（core area) 之四個分割區（quarters)中。 上述控制方塊100係配置於上述第一 /第三分割區與上 述第二/第四分割區之間，用以將上述核心區域分割成兩個 區。上述控制方塊100使用一輸入命令、位域等以產生一 內部指命信號、一內部位址信號及一控制信號，以及控制 上述記憶體裝置之個別元件。 上述複數個埠P〇rt0-P〇rt7係配置在上述個別分割區之 邊緣部分，以及用以與不同目標裝置單獨通信。 上述第一至第四總體資料匯流排GIO —UL、GIO —UR、 GI0 — DL、GIO —DR係朝著一歹ij方向配置於對應個g[j分割區 之每一排組與每一埠之間，以及實施一並列資料傳送。 上述第一及第二總體資料匯流排連接方塊PR_U及 PR__D係設置於兩個在列方向彼此相鄰的總體資料匯流排之 間’以及用以選擇性地連接上述兩個總體資料匯流排。 上述複數個傳送匯流排TB係朝每一排組之行方向（圖 中之上下方向）來配置，以及用以在上述複數個排組內部實 施一資料傳送。 上述複數個傳送匯流排連接方塊TG係朝著一行方向 1287234 配置於兩個彼此相鄰的排組之間，以及選擇性地連接上述 兩個傳送匯流排TB。 上述複數個匯流排連接方塊TL係配置於上述分割區中 之每一排組與每一總體資料匯流排之間（其中上述分割區用 以容納上述每一排組），以及用以在上述對應傳送匯流排TB 與上述對應總體資料匯流排之間實施資料交換。 上述複數個資料傳送方塊QTRX係設置於上述分割區 中之每一埠與每一總體資料匯流排之間（其中上述分割區係 用以容納上述每一埠），以及用以在上述對應埠與上述對應 總體資料匯流排之間實施資料傳送/接收。 現將描述上述256M多埠動態隨機存取記憶體之詳細 結構。 上述16個排組bank0-bankl5之每一排組包括16M動 態隨機存取記憶體單元（8k(列）x2k(行））及上述列解碼器 RDEC。每一排組包括在一典型動態隨機存取記憶體核心中 所需之核心電路（例如：一位元線感測放大器及等化器 (equalizer))。上述排組bankO-bankl5係配置於四個區中， 每一區包括四個在一列方向上之排組。詳而言之，上述排 組bankO、bank2、bank4、bank6係配置於上述核心區域之 第一區（左上區）中，以及上述排組bank8、banklO、bankl2、 bankl4係配置於上述核心區域之第二區（右上區）中。同樣 地，上述排組bankl、bank3、bank5、bank7係配置於上述 核心區域之第三區（左下區）中，以及上述排組bank9、 bankl 1、bankl 3、bankl 5係配置於上述核心區域之第四區（右 1287234 下區）中。同時，最好將在每一排組之一側上的每一列解碼 器RDEC與一相鄰排組之列解碼器RDEC配成一對。將每 一頁（行）分割成爲四個區段，每一區段係由512個單元所 組成。 上述控制方塊1〇〇使用以一封包形式傳送之命令與位 址來產生內部命令信號、內部位址信號及控制信號’以及 控制上述記憶體裝置之個別元件。在此，上述內部命令信 號包括一內部啓動命令信號（ACT)、一內部非啓動命令信號 (PC G)、一內部讀取命令信號（RD)、一內部寫入命令信號 (WD)等。上述內部位址信號包括一啓動陣列位址（AAA)、 一非啓動陣列位址（PAA)、一讀取陣列位址（RAA)、一寫入 陣列位址（WAA)、一列位址（RA)、一讀取區段位址（RSA)、 一寫入區段位址（WSA)等。上述控制信號包括一傳送閘控 制信號（TGC)、一管線暫存器旗標信號（PRFG)、一管線暫 存資料驅動信號（DP)、一 DRAM核心模式旗標信號（DTM) 等。 上述複數個埠P〇rt0-port7係配置在上述個別區之晶粒 邊緣部分，每一區包括兩個埠。上述晶粒邊緣部分代表一 主軸部分，其由上述對應區之所有排組所共用。詳而言之， 上述埠portO及port2係配置在上述第一區中，以及上述埠 port4及port6係配置在上述第二區中。上述埠port 1及p〇rt3 係配置在上述第三區中，以及上述埠port5及port7係配置 在上述第四區中。每一埠支援一串列I/O介面，以及用以 與不同目標裝置（例如：晶片組、圖形晶片等）單獨通信。同 1287234 時，在上述埠P〇rt0-port7係配置成用以支援上述串列ι/ο 介面之情況中，上述埠P〇rt0-port7之每一埠包括複數個對 應於資料、位址及命令之墊片、一用以緩衝傳送至上述墊 片之傳送/接收信號的墊片緩衝器（一讀取緩衝器及一寫入 緩衝器）、一用以解碼上述所要接收之資料的解碼器、一用 以編碼上述所要傳送之資料的編碼器以及一用以將一接收 信號資料轉換成爲一並列資料及將一所要傳送之並列資料 轉換成爲一串列資料之資料轉換器。 上述第一總體資料匯流排GIO_UL係配置於上述第一 區之排組與埠之間，以及上述第二總體資料匯流排GIO_UR 係配置於上述第二區中。上述第三總體資料匯流排GIO_DL 係配置於上述第三區中，以及上述第四總體資料匯流排 GIO_DR係配置於上述第四區中。上述第一至第四總體資 料匯流排 GIO —UL、GIO_UR、GIO_DL 及 GIO_DR 係雙向 資料匯流排（5 12-位元），其分別連接至上述對應區之排組、 埠及總體資料匯流排連接方塊PR_U及PR_D。 同時，上述第一及第二總體資料匯流排GIO_UL及 GIO — UR可經由上述第一總體資料匯流排連接方塊PR —U而 彼此連接，以及上述第三及第四總體資料匯流排GIO_DL 及GIO_DR可經由上述第二總體資料匯流排連接方塊PR_D 而彼此連接。上述第一及第二總體資料匯流排連接方塊 PR_U及PR_D包括複數個雙向管線暫存器，其與上述總體 資料匯流排之線的數目（5 12)—致。 同樣地，上述傳送緩衝器TB係區域資料匯流排，用以 1287234 連接上述對應排組之位元線感測放大器及匯流排連接方塊 TL。上述傳送匯流排TB之線的數目相同於對應一區段之 單元的數目（例如：5 12)，以及上述傳送匯流排TB係以差動 匯流排（differential bus)來配置。 上述傳送匯流排連接方塊TG可以複數個MOS電晶體 來配置，其中上述MOS電晶體之數目相同於上述傳送匯流 排TB之線的數目。因爲上述傳送匯流排TB係差動匯流排， 所以一傳送匯流排連接方塊TG能以512對之MOS電晶體 來配置。爲了此理由，將上述傳送匯流排連接方塊TG稱 之爲一傳送鬧（transfer gate)。 同樣地，上述匯流排連接方塊TL總共包括1 6組，每 一組係5 1 2個傳送閂鎖器。每一傳送閂鎖器具有一讀取匯 流排連接電路（DRAM之一 I/O感測放大器）以及一寫入匯流 排連接電路（DRAM之一寫入驅動器）。在此，上述讀取匯 流排連接電路包括一用以感測及閂鎖施加至上述傳送匯流 排之一讀取資料的讀取感測放大器以及一用以將上述閂鎖 資料驅動至上述對應排組所屬之區的總體資料匯流排。上 述寫入匯流排連接電路包括一用以感測及閂鎖施加至上述 總體資料匯流排之一寫入資料的寫入閂鎖器以及一用以將 上述寫入資料驅動至上述傳送匯流排TB之寫入驅動器。 上述資料傳送方塊TR包括512個用以將施加至一對應 埠之寫入資料傳送至上述總體資料匯流排之發送器（Tx)以 及5 1 2個用以接收來自上述總體資料匯流排所施加之讀取 資料並將上述讀取資料傳送至一對應埠之接收器（Rx)。 -10 - 1287234 雖然未顯示於圖中，但是25 6M多埠DRAM更包括一 電壓產生器，一測試邏輯電路以及各種墊片。上述電壓產 生器係設置在上述晶粒之每一邊緣部分上以及配置成用以 接收一外部電壓，以產生一內部電壓。上述測試電路係配 置於對應上述第一及第二區之埠間及對應於上述第三及第 四區之埠間。上述墊片包括一配置在上述晶粒之邊緣部分 上之時鐘墊片（clock pad)。 從上述控制方塊1 〇〇延伸至上述對應排組之命令線 (ACT、PCG、RD、WD)及位址線（AAA<0:1>、PAA<0:1>、 RAA<0: 1>、RA<0:12>、RSA<0:1>)係提供於上述個別區中。 從上述控制方塊100延伸至上述傳送匯流排連接方塊TG 之傳送閘控制線（TGC<0:3>)係提供於上述控制方塊100之 右側及左側。 第2圖係描述第1圖之256M多埠DRAM中之區段及 傳送匯流排TB的方塊圖。
參考第2圖，如同一般DRAM，上述25 6M多埠DRAM 包括複數個記憶體單元陣列200及複數個位元線感測放大 器陣列2 1 0。有鑑於一記憶體單元陣列200，對一對傳送匯 流排 ΤΒ<0>及 TBb<0>連接至四個位元線感測放大器 BLSA，其中上述四個位元線感測放大器BLSA係配置在上 述記億體單元陣列200之上下部分中（參考一方框A)。上述 四個位元線感測放大器BLSA係藉由不同區段選擇信號 SGS<0: 3 >所控制。上述區段選擇信號係一對應於上述一般 DRAM之行選擇信號（Yi)的信號。在2k行之情況中，如果 -11- 1287234 選擇一列及一區段，則同時選擇512個單元，以便可完成 與上述對應512-位元傳送匯流排ΤΒ<0··511>之資料交換。 同時，對應於上述第一區之每一排組的傳送匯流排ΤΒ 可經由上述傳送閘TG連接至對應於上述第三區之每一排 組的傳送匯流排ΤΒ，其中上述每一排組係配置在相同的行 軸（將5 12個傳送閘TG配置成一組，以及總共提供8組）。 換句話說，上述傳送閘TG係配置在對應於設置在相同行 軸之排組（其定義成一陣列）的傳送匯流排ΤΒ之間，以及選 擇性地連接兩個傳送匯流排ΤΒ。從上述控制方塊1 00產生 一用以控制上述傳送閘TG之控制信號TGC。 現將描述上述256Μ多埠DRAM之操作。 第3A及3B圖分別描述第2圖所示之256M多埠DRAM 之一正規讀取路徑及一正規寫入路徑。 首先，將描述一從上述排組bankO之一特定區段經由 上述埠portO讀取512-位元資料之操作。 參考第3 A圖，如果以一封包形式經由上述埠portO施 加相關於一讀取操作之命令及位址，則上述控制方塊1〇〇 針對上述排組bankO產生一內部啓動命令信號（ACT)、一啓 動陣列位址（AAA)以及一列位址（RA)及啓動一特定列（字元 線（WL))。然後，上述控制方塊100針對上述排組bankO產 生一內部讀取命令信號（RD)、一讀取陣列位址（RAA)以及 一讀取區段位址（RSA)。上述位元線感測放大器BLSA感測 及放大一對應於上述讀取區段位址（RSA)之區段的512-位 元資料，藉此驅動上述傳送匯流排TB及TBb。同時，上述 -12- 1287234 排組bankO之匯流排連接方塊TL感測一施加至上述排組 bankO之傳送匯流排TB的讀取資料以及將資料驅動至上述 第一總體資料匯流排GIO — UL。然後，將傳送至上述第一總 體資料匯流排GIO_UL之讀取資料經由對應於上述埠port0 之資料傳送方塊QTRX的接收器（Rx)儲存在上述埠port0之 讀取緩衝器中。將儲存在上述讀取緩衝器中之資料轉換成 爲一預定單元之封包以及以串列方式傳送至連接上述埠 portO之目標裝置。之後，上述控制方塊100產生一內部非 啓動命令信號（PC G)及一非啓動陣列位址（P A A)，以不啓動 上述對應陣列之列。在此時，上述對應陣列之傳送匯流排 連接方塊TG變成一關閉狀態，以便上述排組bankO之傳送 匯流排TB及TBb與設置於上述相同陣列中之排組bank 1 的傳送匯流排TB及TBb斷接。元件符號”BL”及” BLb”代表 位元線對，一元件符號nT”代表一單元電晶體，以及一元件 符號”C”代表一單元電容器。 接下來，將描述一使512-位元資料經由上述埠port〇 寫入上述排組bankO之一特定區段的操作。 參考第3B圖，如果以一封包形式經由上述埠portO施 加有關於一寫入操作之命令、位址及資料，則上述控制方 塊 100針對上述排組bankO產生一內部啓動命令信號 (ACT)、一啓動陣列信號（AAA)及一列位址（RA)，以及啓動 一特定列（字元（WL))。然後，上述控制方塊100針對上述 排組bankO產生一內部寫入命令信號（WT)、一寫入陣列位 址（WAA)以及一寫入區段位址（WSA)。在此時，藉由一排程 -13- 1287234 將儲存在上述埠portO之寫入緩衝器中的512-位元資料寫 入對應於上述寫入區段位址（WSA)之一區段（512個記憶體 單元）。將在上述埠portO上轉換成上述並列資料之資料經 由上述資料傳送方塊TR之發送器（Tx)載入上述第一總體資 料匯流排GIO_UL，並且將其經由上述排組bankO之匯流排 連接方塊TL驅動至上述排組bankO之傳送匯流排TB及 TBb。將載入上述排組bankO之傳送匯流排TB及TBb的資 料經由對應於上述寫入區段位址（WSA)之位元線感測放大 器BLSA儲存在512個記憶體單元中。之後，上述控制方 塊100產生一內部非啓動命令信號（PCG)以及一非啓動陣列 位址（PAA)，以不啓動上述對應陣列之列。 第4A及4B圖分別描述第2圖之25 6M多埠DRAM的 一交互讀取路徑（cross read path)及一交互寫入路徑（cross write path) ° 首先，將描述一從上述排組bankO之一特定區段經由 上述埠portl讀取512-位元資料之操作。 參考第4A圖，所有操作係相似於上述正規讀取操作。 不同之處在於：上述對應陣列之傳送匯流排連接方塊TG係 處於打開狀態，以便在相同陣列中上述排組bankO之傳送 匯流排TB及TBb連接至上述排組bankl之傳送匯流排TB 及 TBb 〇 同時，將位於上述排組bankl之傳送匯流排TB及TBb 的資料依序經由上述排組bankl之匯流排傳送方塊TL、上 述第三總體資料匯流排GIO_DL、上述埠portl之資料傳送 -14 - 1287234 方塊TR及上述埠port 1傳送至上述目標裝置。 接下來，將描述一將512-位元資料經由上述埠portl 寫入上述排組bankO之一特定區段的操作。 參考第4B圖，所有操作相似於上述正規寫入操作。不 同之處在於：上述對應陣列之傳送匯流排連接方塊TG係處 於一打開狀態，以便在相同陣列中上述排組bankO之傳送 匯流排TB及TBb連接至上述排組bankl之傳送匯流排TB 及TBb。在此情況中，將供應至上述埠portl之資料依序經 由上述埠portl之匯流排傳送方塊TR、上述第三總體資料 匯流排GIO —DL及上述排組bankl之匯流排連接方塊TL載 入至上述排組bankO之傳送匯流排TB及TBb。下面程序係 相同於上述正規寫入操作。 同時，在需要在上述第一總體資料匯流排GIO_UL及 上述第二總體資料匯流排GIO_UR間交換資料的情況中， 上述兩個總體資料匯流排係經由上述第一總體資料匯流排 連接方塊PR_U來連接。在需要在上述第三總體資料匯流 排GIO —DL及上述第四總體資料匯流排GIO_DR間交換資 料的情況中，上述兩個總體資料匯流排線係經由上述第二 總體資料匯流排連接方塊PR_D來連接。 因爲上述所提出之 256M多埠 DRAM可在所有埠 P〇rt0-p〇rt7上存取所有區段以及亦可經由複數個埠來提供 一單獨存取，所以可在一範圍內有多個存取，其中在上述 範圍中不會重複使用上述總體資料匯流排。同樣地，上述 256M多埠 DRAM可在上述核心區域之個別區中經由上述 -15- 1287234 新架再之應用以並列方式來處理5 12-位元資料，以及在上 述複數個埠上以串列方式來輸入/輸出資料。因此，使一佈 置區域之增加爲最小化，使封裝簡單化，以及大大地增加 頻寬，而不會在資料匯流排上之資料線間造成偏斜。 同時，上述所提出之多埠DRAM包括512-位元總體資 料匯流排。相較於一具有64總體資料匯流排線之現存 DRAM(DDR2)，上述匯流排線之數目已有增加。 在上述總體資料匯流排線之數目少於64之情況中，縱 使當經由上述匯流排傳送之資料完全地擺動至一核心電壓 Vcc，亦不會有電力消耗之問題。然而，在上述總體資料匯 流排線之數目多於64(例如：128、256或5 12)之情況中，在 資料傳送期間會消耗大量電流，因極造成電力消耗之問題。 爲了解決在寬總體資料匯流排上之電力消耗的問題， 在2 00 3年12月22日由相同申請人所提出之韓國專利申請 案第2003-94697號揭露一種總體資料匯流排傳送/接收結 構。上述所提出之總體資料匯流排傳送/接收結構使用一電 流感測方法，以取代電壓驅動方法。 第5圖係韓國專利申請案第2003-94697號所揭露之一 發送器及一接收器的電路圖。 參考第5圖，上述發送器500係連接於一接地電壓端 Vss與一總體資料匯流排GIO之間，以及包括一下拉NMOS 電晶體MN1，其中該下拉NMOS電晶體MN1具有一接收 資料信號cdio之閘極。 同時，該接收器包括一接收部5 1 0，用以感測一流經 -16- 1287234 上述總體資料匯流排GI之電流及偵測供應至上述總體資料 匯流排之資料；以及一閂鎖部520,用以閂鎖由該接收部510 所接收之資料。 該接收部5 1 0包括一電流鏡電路5 1 2，用以將一流經 上述總體資料匯流排GIO之電流鏡射至一輸出節A;—負載 5 14，用以決定流經上述總體資料匯流排GIO之電流量；以 及一交換電路516，用以形成上述輸出節點A之一電流路 徑，以回應一資料捕捉信號cp。 上述閂鎖部520包括一反向器電路522，用以將一供 應至該接收部510之輸出節點A上的信號反向，以回應資 料捕捉信號cp及cpb;以及一閂鎖電路524，用以反向及閂 鎖該反向器電路522之輸出。 該接收部510之電流鏡電路512包括一 PMOS電晶體 MP1，其具有連接至一電源端vtl之源極及彼此連接以形成 一二極體之汲極與閘極；以及一 PMOS電晶體MP2，其具有 連接至一電源端vtl之源極及連接至上述輸出節點A之汲 極。 上述接收部 510之負載 514包括：一 NMOS電晶體 MN2，具有連接至上述PMS電晶體MP1之汲極的源極、連 接至上述總體資料匯流排GIO之汲極及接收一參考電壓 vrtb之閘極；以及一 NMOS電晶體MN3，其具有連接至上述 PMOS電晶體MP2之汲極（上述輸出節點A)的源極及接收 上述參考電壓vrtb之閘極。換句話說，上述負載5 1 4可以 一主動電阻器來達成。上述參考電壓vrtb係一經常保持在 -17- 1287234 一固定位準之固定電壓。上述參考電壓之位準係決定於一 消耗最小電流之範圍中，其考慮到匯流排之長度、一操作 頻率等。 上述接收部510之交換電路516包括一 NMOS電晶體 MN4’其具有連接至上述NMOS電晶體MN3之汲極的源極、 連接至一接地電壓端Vss之汲極及接收上述資料捕捉信號 cp之閘極。 同時，上述閂鎖部520之反向器電路522包括：一 PMOS 電晶體MP3，其具有連接至上述內部電壓端vtl之源極及 接收上述反向資料捕捉信號cpb之閘極；一 PMOS電晶體 MP4’其具有連接至上述PMOS電晶體MP3之汲極的源極、 連接至一輸出節點B之汲極及接收上述接收部510之輸出 的閘極；一 NMOS電晶體MN 5，其具有連接至一接地電壓端 Vss之源極及接收上述資料捕捉信號cp之閘極；以及一 NMOS電晶體MN6，其具有連接至上述NMOS電晶體MN5 之汲極的源極、連接至上述輸出節點B之汲極及接收上述 接收部510之輸出的閘極。 上述閂鎖部520之閂鎖電路524可以兩個反向器INV1 及INV2來達成。 第6圖描述第5圖所示之電路的模擬結果。 上述資料捕捉信號cp係一高主動脈衝，其中該高主動 脈衝係在供應一寫入命令或讀取命令時一預定時間（例 如：ltCK)期間所啓動。 現將配合第6圖來描述第5圖所示之電路的操作。 -18- 1287234 首先’當上述資料信號cdio變成一高邏輯位準時，導 通上述發送器500之NMOS電晶體MN1，以便一電流會流 經上述總體資料匯流排GI0。換句話說，一電流路徑係由 上述電源端vtl、上述PM0S電晶體MP1、上述NM0S電晶 體MN2、上述總體資料匯流排GI0、上述NM0S電晶體MN1 及上述接地電壓端Vss所形成。因此，上述總體資料匯流 排GI0及上述電流鏡電路512之PM0S電晶體MP1的汲極 之電壓位準會降至上述PM0S電晶體之臨界電壓（Vtl-Vtp) 以下。導通上述電流鏡電路512之兩個PM0S電晶體MP1 及MP2，結果導致上述接收部51〇之輸出節點A上之電壓 位準的增加。 在此時，如果將上述資料捕捉信號cp啓動至一高邏輯 位準，則導通上述閂鎖部520之反向器電路522的NM0S 電晶體MN 5及MN6。因爲上述接收部510之輸出係處於一 高邏輯位準，所以上述反向器電路522之輸出節點B變成 一低邏輯位準。同樣地，上述閂鎖電路524輸出一高邏輯 位準及維持上述高邏輯位準，直到再次啓動上述資料捕捉 信號cp爲止。 接下來，如果上述資料信號cdio變成一低邏輯位準， 則導通上述發送器500之NM0S電晶體MN1。因此，增加 上述總體資料匯流排GI0及上述電流鏡電路512之pM〇s 電晶體MP1的汲極之電壓位準，以及關閉上述電流鏡電路 512之兩個PM0S電晶體MP1及MP2。 在此時，將上述資料捕捉信號cp啓動至一高邏輯位 -19- 1287234 準，以及導通上述NMOS電晶體MN4。因而，減少上述接 收部5 1 0之輸出節點A的電壓位準。同樣地，如果將上述 資料捕捉信號cp啓動至一高邏輯位準，則導通上述反向器 電路522之PMOS電晶體MP3及MP4，以便反向上述接收 部5 10之輸出，以致於上述反向器電路522之輸出節點B 會變成一高邏輯位準。再者，上述閂鎖電路524輸出一低 邏輯位準及維持上述低邏輯位準，直到再次啓動上述資料 捕捉信號cp爲止。 使用於上述接收器中之內部電壓vtl具有大約1.8V， 其有些低於上述核心電壓Vcc(2.5V)。因此，在上述資料信 號cdio係處於一高邏輯位準之情況中，上述總體資料匯流 排GIO之電壓位準稍微高於0V。在上述資料信號cdio係 處於一低邏輯位準之情況中，考慮上述M0S電晶體之臨界 電壓，上述總體資料匯流排GIO具有小於IV之電壓位準。 依據本發明，上述總體資料匯流排GI0並沒有完全擺動至 上述核心電壓Vcc及擺動寬度非常小。因此，可最小化在 上述總體資料匯流排GI0之充電/放電中所消耗之電流。在 此方式中，可藉由大大地減少上述電流消耗，來解決在上 述總體資料匯流排線之數目增加至1 2 8、2 5 6或5 1 2時所發 生之電力消耗的問題。 同時，縱使當只使用一上拉驅動器，以取代上述下拉 驅動器，以及修飾上述接收部5 1 0時，可減少上述電流消 耗。然而，在使用上拉驅動器之情況中，需要一具有上述 下接驅動器之兩倍以上尺寸的驅動器電晶體，以便驅動上 -20- 1287234 述總體資料匯流排GIO。基於上述半導體記憶體晶片之面 積的理由，上述上拉驅動器並不適用。 同時，第1圖所示之25 6M多埠DRAM包括兩種結構， 每一結構使用上述總體資料匯流排GIO來實施傳送/接收。 換句話說，一結構係複數個匯流排連接方塊TL，其設置於 每一排組與包含上述排組之象限的總體資料匯流排之間， 以及在每一傳送匯流排TB與上述對應總體資料匯流排之 間實施資料交換。另一結構係複數個資料傳送方塊TR，其 設置於每一埠與包含上述埠之象限的總體資料匯流排之 間，以及在上述對應埠與上述總體資料匯流排之間實施資 料傳送/接收。 雖然第5圖之接收結構510及520可應用至上述匯流 排連接單元（傳送閂鎖器TL)及上述資料傳送方塊TR之接 收器，但是上述發送器500無法應用至上述匯流排連接單 元（傳送閂鎖器TL)。 因此，需要一具創意的匯流排連接電路（上述一般DRAM 中之ΙΟ感測放大器），其適用於一電流感測型傳送/接收結 構之讀取操作，其中上述電流感測型傳送/接收結構將資料 從上述傳送匯流排ΤΒ傳送至上述總體資料匯流排GIO。 【發明內容】 因此，本發明之一目的提供一種多埠記憶體裝置之讀 取匯流排連接電路，其適用於一電流感測型匯流排傳送/接 收結構。 在本發明之一觀點中，提供一種用以一多埠記憶體裝 -21- 1287234 置之讀取操作的匯流排連接電路，其包括：一讀取資料感測 /閂鎖裝置，用以感測/閂鎖一供應至一區域資料匯流排之 讀取資料，以回應一讀取資料選通信號；以及一讀取資料驅 動裝置，用以將閂鎖在上述讀取資料感測/閂鎖裝置中之資 料驅動至一總體資料匯流排，以回應一讀取資料驅動脈衝， 及用以依據上述閂鎖資料之邏輯位準連接或斷開一流經上 述總體資料匯流排之電流的路徑。 較佳地，上述讀取資料感測/閂鎖裝置包括：一差動-輸 入正反器，用以感測/閂鎖供應至上述區域資料匯流排上之 讀取資料，以回應上述讀取資料選通信號；一傳送反向器， 其配置甩以接收上述差動-輸入正反向器之差動輸出信號； 以及一*反向問鎖器’用以問鎖上述傳送反向器之輸出。 較佳地，上述讀取資料驅動裝置包括：一第一 NMOS電 晶體，其連接至一接地電壓端及具有一接收上述讀取資料 驅動脈衝之閘極；以及一第二NMOS 電晶體，其連接於上 述第一 NMOS電晶體與上述總體資料匯流排之間及具有一 接收上述讀取資料感測/閂鎖裝置之輸出的閘極。 從下面較佳實施例之說明並配合所附圖式可更了解本 發明之上述及其它目的以及特徵。 【實施方式】 以下將配合所附圖式來詳細描述本發明。 第7圖係描述依據本發明一實施例之用於一多埠DRAM 的讀取操作之匯流排連接電路的電路圖。 參考第7圖，依據本發明一實施例之用於一多埠DRam 22- 1287234 的讀取操作之一匯流排連接電路包括一讀取資料感測/閂鎖 方塊700及一讀取資料驅動方塊750。上述讀取資料感測/ 閂鎖方塊700感測/閂鎖傳送匯流排TB及TBb之讀取資料， 以回應一讀取資料選通信號iosastp。上述讀取資料驅動方 塊750將上述讀取資料感測/閂鎖方塊700所閂鎖之資料驅 動至一總體資料匯流排，以回應一讀取資料驅動脈衝rdp。 同樣地，上述讀取資料驅動方塊750依據上述所閂鎖資料 之邏輯位準連接或斷開一流經上述總體資料匯流排之電流 的路徑。 在此，上述讀取資料感測/閂鎖方塊700包括一差動-輸入正反器710，用以感測/閂鎖上述傳送匯流排TB及TBb 之讀取資料，以回應上述讀取資料選通信號iosastp、一傳 送反向器720，其配置用以接收上述差動-輸入正反器710 之差動輸出信號以及一閂鎖器730，用以閂鎖上述傳送反 向器720之輸出。 同樣地，上述差動-輸入正反器710包括.· 一槽NMOS 電晶體（sink NMOS transistor)MN15，其連接至一接地電壓 端VSSTL及具有一接收上述讀取資料選通信號iosastp之 閘極；差動-輸入NMOS電晶體MN11及MN12，其共同連接 至上述槽NM0S電晶體MN15之一端及具有分別接收供應 至上述傳送匯流排TB及TBb之信號的閘極；NMOS電晶體 MN13及MN14及PM0S電晶體MP11及MP12，其交互連 接至非反向/反向輸出端X及Y，藉此建構一反向閂鎖 器；PM0S電晶體MP13及MP14，用以在上述讀取資料選通 -23- 1287234 信號iosastp之非啓動區段期間預充電上述非反向/反向輸 出端X及Y;以及一反向器INV1 1，用以反向一經由上述非 反向輸出端X輸出之信號。 上述傳送反向器720包括：一 PMOS電晶體MP15，其 連接於一內部電壓端vtl與其輸出端之間及具有一接收一 經由上述反向輸出端Y輸出之信號的閘極；以及一 NM0S電 晶體MN16，其連接於上述接地電壓端VSSTL與上述輸出 端之間及具有一接收上述反向器INV1 1之輸出的閘極。 上述閂鎖器730係以兩個反向器INV12及INV13來配 置，其中該兩個反向器INV12及INV13係連接至上述傳送 反向器720之輸出端。 同時，上述讀取資料驅動方塊750包括：一 NM0S電晶 體，其連接至上述接地電壓端VSSTL及具有一接收一讀取 資料驅動脈衝rdp之閘極；以及一 NM0S電晶體MN17，其 連接於上述NM0S電晶體MN18與上述總體資料匯流排DQ 之間及具有一接收上述閂鎖器730之輸出的閘極。 第8圖係第7圖所示之電路的時序圖。現將配合第8 圖來描述依據本發明之用於上述多埠DRAM之讀取操作的 匯流排連接電路之操作。 首先，在將上述讀取資料選通信號iosastp驅動至一低 邏輯位準之狀態中，藉由上述NM0S電晶體MN14及MN1 3 將上述非反向及反向輸出端X及Y預充電至一高邏輯位 準。因此，維持閂鎖在上述反向閂鎖器73 0之邏輯位準。 同時，如果將上述讀取資料選通信號iosastp啓動至一 -24- 1287234 高邏輯位準，則依據供應至上述傳送匯流排TB及TBb之 信號的位準，上述非反向及反向輸出端X及Y具有相反邏 輯位準。上述非反向及反向輸出係藉由上述傳送反向器72 0 來反向及輸出於上述閂鎖器73 0中。維持上述所儲存之値， 直到供應至上述傳送匯流排TB及TBb之信號改變爲止。 如果儲存在上述閂鎖器730之値係一高邏輯位準，則 導通上述NMOS電晶體MN17。然後，如果在從供應上述 讀取命令之時間點起經過一預定時間之後，將上述讀取資 料驅動脈衝rdp啓動至一高邏輯位準，則導通上述NMOS 電晶體MN 1 8，以便一電流會流經上述總體資料匯流排DQ。 同時，如果上述閂鎖器730中所儲存之値係一低邏輯 位準，則關閉上述NMOS電晶體MN17。因此，縱使將上 述讀取資料驅動脈衝rdp啓動至一高邏輯位準，電流不再 流經上述總體資料匯流排DQ。此一操作原則已配合第5及 6圖來完整描述。 結果，依據本發明之匯流排連接電路在上述讀取資料 選通信號iosastp之上升邊緣選通及閂鎖供應至上述傳送匯 流排TB及TBb之資料以及在啓動上述讀取資料驅動脈衝 rdp時，將所閂鎖資料傳送至上述總體資料匯流排DQ。 雖然描述使用上述DRAM之情況來做爲一實施例，但 是本發明可應用至使用其它RAM單元（包括SRAM)之情 況。 同樣地，雖然描述使用5 12-位元單元之情況來做爲一 實施例，但是本發明可應用於上述單元區段之位元數目改 -25- 1287234 % 變之情況。 進一步可依據記憶體裝置之容量來改變埠及排組之數 巨。 再者，雖然描述使用一槽NMOS電晶體之NMOS型差 動-輸入正反器的情況做爲一實施例，但是本發明可應用至 使用一來源 PMOS 電晶體（source PMOS transistor)之 PMOS-型差動-輸入正反器的情況。 依據本發明，用於上述多埠記憶體裝置之讀取操作的 匯流排連接電路適用於上述電流感測型匯流排傳送/接收結 構。因此，可使用寬總體資料匯流排來減少上述多埠記憶 體裝置之電流消耗。 本專利申請案包含有關於2 0 04年5月6日在韓國專利 局所提出之韓國專利申請案第2004-3 1 988號之標的，.在.此 以提及方式倂入上述專利申請案之整個內容。 雖然以特定實施例來描述本發明，但是熟知該項技藝 者可明顯了解到，在不脫離所附申請專利範圍所界定之本 發明的精神及範圍內，可做各種變化及修飾。 【圖式簡單說明】 第1圖描述韓國專利申請案第2003-92375號所揭露之 一 256M多埠DRAM的架構； 第2圖係描述在第1圖之256M多埠DRAM中一區段 及一傳送匯流排TB的方塊圖； 第3A圖描述第2圖所述之256M多埠DRAM的一正規 讀取路徑； -26- 1287234 第3B圖描述桌2圖所述之256M多纟阜DRAM的一*正規 寫入路徑； 第4A圖描述第2圖所述之256M多埠DRAM的一交互 讀取路徑； 第4B圖描述第2圖所述之2 5 6M多埠DRAM的一交互 寫入路徑； 第5圖描述韓國專利申請案第2003-94697號所揭露之 一發送器及一接收器的電路結構； 第6圖描述第5圖所示之電路的模擬結果； 第7圖描述依據本發明一實施例之用於一多埠DRAM 的讀取操作之匯流排連接電路；以及 第8圖係第7圖所示之電路的時序圖。 【元件符號說明】 100 控制方塊 200 記憶體單元陣列 210 位元線感測放大器陣列 500 發送器 5 10 接收部 512 電流鏡電路 514 負載 516 交換電路 520 閂鎖部 522 反向器電路 524 閂鎖電路 -27- 1287234 700 讀取資料感測/閂鎖方塊 710 差動-輸入正反器 720 傳送反向器 730 閂鎖器 750 讀取資料驅動方塊 b ankO-b ank15 排組 BL, BLb 位元線對 C 單元電容器 cp 資料捕捉信號 cpb 資料捕捉信號 cdio 資料信號 DQ 總體資料匯流排 GIO 總體資料匯流排 GIO_UL 總體資料匯流排 GIO_UR 總體資料匯流排 GIO_DL 總體資料匯流排 GIO_DR 總體資料匯流排 INV1-INV2 反向器 INV1 1-INV13 反向器 iosastp 讀取資料選通信號 MP1-MP4 PMOS電晶體 MP1 1-MP15 PMOS電晶體 MN1-MN6 NMOS電晶體 MN1 1-MN14 NMOS電晶體 -28- 1287234 MN1 5 槽NMOS電晶體 MN1 6-MN1 8 NMOS電晶體 port0-port7 埠 PR_D 第二總體資料匯流排連接方塊 PR_U 第一總體資料匯流排連接方塊 RDEC 列解碼器 r dp 讀取資料驅動脈衝 SGS 區段選擇信號 T 單元電晶體 TB 傳送匯流排 TBb 傳送匯流排 TG 傳送匯流排連接方塊 TL 匯流排連接方塊 TR 資料傳送方塊 vrtb 參考電壓 vs s 接地電壓端 VSSTL 接地電壓端 vtl 內部電壓端 WL 字元線 -29-

Claims (1)

1287234 7 &手"C月斗E卜修(I.)焉ij lL.................. ' 7t/^\ 第93Η 843 2號「用於—多埠記憶體裝置之讀取操作的匯流 排連接電路及多埠記憶體裝置」專利案 (2〇06年1〇月修正劃線本） 十、申請專利範圍： 1 . 一種用於一多埠記憶體裝置之讀取操作的匯流排連接電 路，包括： 一讀取資料感測/閂鎖裝置，用以感測/閂鎖一施加至一 區域資料匯流排之讀取資料，以回應一讀取資料選通信 號；以及 一讀取資料驅動裝置，用以將閂鎖在該讀取資料感測/ 閂鎖裝置中之資料驅動至一總體資料匯流排，以回應一 讀取資料驅動脈衝，及用以依據該閂鎖資料之邏輯位準 連接或斷開一流經該總體資料匯流排之電流的路徑。 2 ·如申請專利範圍第1項所述之匯流排連接電路，其中該 讀取資料感測/閂鎖裝置包括： 一差動-輸入正反器，用以感測/閂鎖供應至該區域資料 匯流排上之讀取資料，以回應該讀取資料選通信號； 一傳送反向器，配置用以接收該差動-輸入正反向器之 差動輸出信號；以及 一反向閂鎖器，用以閂鎖該傳送反向器之輸出。 3 .如申請專利範圍第1項所述之匯流排連接電路，其中該 讀取資料驅動裝置包括： 一第一 NMOS電晶體，連接至一接地電壓端及具有一 接收該讀取資料驅動脈衝之閘極；以及 一第二NMOS電晶體，連接於該第一 NMOS電晶體與 1287234 該總體資料匯流排之間及具有一接收該讀取資料感測/閂 鎖裝置之輸出的閘極。 4 .如申請專利範圍第2項所述之匯流排連接電路，其中該 差動-輸入正反器包括： 一第一 MO S電晶體，連接至一接地電壓端及具有一接 收該讀取資料選通信號之閘極； 第二及第三MOS電晶體，連接至該第一 MOS電晶體 之一端及具有接收供應至個別傳送匯流排之信號的閘極； 以及 第四至第七MOS電晶體，交互耦接至非反向/反向輸出 端，藉此建構一反向閂鎖器。 5 .如申請專利範圍第4項所述之匯流排連接電路，其中該 差動·輸入正反器更包括第八至第九MOS電晶體，用以在 該讀取資料選通信號之非啓動區段期間預充電該非反向/ 反向輸出端。 6 .如申請專利範圍第4項所述之匯流排連接電路，其中該 差動-輸入正反器更包括一第一反向器，用以將經由該非 反向/反向輸出端輸出之信號反向。 7 .如申請專利範圍第6項所述之匯流排連接電路，其中該 傳送反向器包括： 一 PMOS電晶體，連接於該傳送反向器之一內部電壓 端與一輸出端之間，及具有一接收經由該反向輸出端輸 出之信號的閘極；以及 一 NMOS電晶體，連接於該傳送反向器之接地電壓端 與輸出端及具有一接收該第一反向器之輸出的閘極。 1287234 8 ·如申請專利範圍第7項所述之匯流排連接電路，其中該 反向閂鎖器包括兩個連接至該傳送反向器之輸出端的反 向器。 9 .如申請專利範圍第1項所述之匯流排連接電路，其中該 讀取資料感測/閂鎖裝置係有效地耦接至該多埠記憶體裝 置所包含之排組。 1 0 . —種多埠記憶體裝置，包括·· 一排組，包含多數單元及感測放大器，用以經由一區 域資料匯流排來輸出一讀取資料； 一讀取資料感測/閂鎖裝置，用以感測/閂鎖一施加至一 區域資料匯流排之讀取資料，以回應一讀取資料選通信 痛，以及 一讀取資料驅動裝置，用以將閂鎖在該讀取資料感測 /閃鎖裝置中之資料驅動至一總體資料匯流排，以回應一 讀取資料驅動脈衝，及用以依據該閂鎖資料之邏輯位準 *接或斷開一流經該總體資料匯流排之電流的路徑。 1 1 .如申請專利範圍第〗〇項所述之多埠記憶體裝置，其中該 讀取資料感測/閂鎖裝置包括： 一差動-輸入正反器，用以感測/閂鎖供應至該區域資 料匯流排上之讀取資料，以回應該讀取資料選通信號； 一傳送反向器，配置用以接收該差動-輸入正反向器之 差動輸出信號；以及 一反向閂鎖器，用以閂鎖該傳送反向器之輸出。 1 2 .如申請專利範圍第1 1項所述之多埠記憶體裝置，其中 該讀取資料驅動裝置包括： 1287234 〜第一 NMOS電晶體，連接至一接地電壓端及具有一 接收該讀取資料驅動脈衝之閘極；以及 〜第二NMOS電晶體，連接於該第一 NMOS電晶體與 該總體資料匯流排之間及具有一接收該讀取資料感測/問 鎖裝置之輸出的閘極。 1 3 ·如申請專利範圍第1 1項所述之多埠記憶體裝置，其中 該差動-輸入正反器包括： 一第一 MOS電晶體，連接至一接地電壓端及具有一 接收該讀取資料選通信號之閘極； 第二及第三MOS電晶體，連接至該第一 MOS電晶體 之一端及具有接收供應至個別傳送匯流排之信號的閘 極；以及 第四至第七MOS電晶體，交互耦接至非反向/反向輸 出端，藉此建構一反向閂鎖器。 I4·如申請專利範圍第13項所述之多埠記憶體裝置，其中 該差動-輸入正反器更包括第八至第九MOS電晶體，用 以在該讀取資料選通信號之非啓動區段期間預充電該非 反向/反向輸出端。 1 5 ·如申請專利範圍第1 3項所述之多埠記憶體裝置，其中 該差動-輸入正反器更包括一第一反向器，用以將經由 該非反向/反向輸出端輸出之信號反向。 1 6.如申請專利範圍第1 5項所述之多埠記憶體裝置，其中 該傳送反向器包括： 一 PMOS電晶體，連接於該傳送反向器之一內部電壓 端與一輸出端之間，及具有一接收經由該反向輸出端輸 1287234 出之信號的閘極；以及 一 NMOS電晶體，連接於該傳送反向器之接地電壓端 與輸出端及具有一接收該第一反向器之輸出的閘極。 1 7 .如申請專利範圍第1 6項所述之多埠記憶體裝置，其中 該反向閂鎖器包括兩個連接至該傳送反向器之輸出端的 反向器。
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