TWI283414B - Data accumulation between data path and memory device - Google Patents

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1283414 九、發明說明： L 明所屬技術領域3 發明領域 本發明係有關一種提早遞送循環冗餘檢查碼給部分訊 5 框之技術。 【先前技術3 發明背景 苐1圖繪不普遍所知如Ram鍵結之一習知 <己惟、體系 統，其係由電子電機工程師協會(IEEE)所提出為一標準。 該標準定名為IEEE Std 1596.4-1996 10 15 對依據可標度 協調介面（SCI)發訊技術(Ram鏈結）之高寬頻記憶體介面的 正式IEEE標準。第1圖之系統包括一記憶體控制器1〇及一或 更多g己憶體模組12。記憶體控制器;[〇 一般内建於一處理 器、或製造於處理器所伴隨之-晶片上。每_記憶體^ 12包括具有一鏈結輸入以及一鏈結輸出之一僕介面以。^ 些構件以習知為環形鏈結之Ram鏈結發訊相 之間的單向鏈結16。各模組上之控制介面18介接僕轉 與記憶體裝置2G。第1圖所示系統中，另1知為環形_4 之Ram鏈結發訊拓樸用於僕介面與記憶體U間。〜 “鏈㈣統之用㈣提供高速存取記紐給袭置产 里益。資料在記憶體控㈣和模組之間 义 鏈結傳送。控制器負責產生所有 =广形 包之返回。 仏並讀僕回應封 及資料之—請 當控制器送出包括指令、位址、時間 20 1283414 置，如，唯讀記憶體(R0M)、動態隨機存取記憶體 (DRAM)、快閃記憶體等。

—第4圖繪示依據本發明之原則之-記憶體模組的一 實施例。第4圖之模、组包括兩個重驅電路6〇及62分別用來接 5收單向鏈結54A及56A上之信號及重驅單向鍵結54B和56B 上之信號。-或更多記憶體裝置58被排置以傳送資料到及/ 或從一或更多重驅電路。 第4圖之模組不限任何特定單向鏈結之排列、或任何特 疋用來傳送資料到及/或從一或更多重驅電路之排列。若第 10 4圖之模組被用在一記憶體系統中，如第$圖中所示，於是 重驅電路6G可被指定為-向外重驅電路並排置以接收及重 驅包括鏈結54A及54B之向外路徑上的信號，而另一重驅電 路62可被指定為-向内重驅電路並排置以接收及重驅包括 鏈結56A和56B之向内路徑上的信號。在一實施例中，一或 15更多記憶體裝置58可被排列使得資料從向外重驅電路6〇傳 送到記憶體裝置'以及可被排列使得資料從記憶體裝置傳 送到向内重驅電路62。 此模組若為一通道上最外的模組可偵測及由偵測選擇 性地停用任何重驅特性。譬如，若第4圖之模組被用於如第 20 3圖所示之一記憶體系統中，且此模組偵測到其為最外的 模組’此向外重驅電路接收鏈結54A上進來的信號但不重 驅它們。同樣地，此向内重驅電路僅以對應於自記憶體聿 置接收之資料的信號、及/或其他可被模組在内部產生的作 號來驅動鏈結56B。另外地，即使此模組偵測到其不是最外 10 1283414 許多機械式置列可用來實施第4圖和第5圖之記憶 組、及/或緩衝器。譬如，記憶體裝詈 ^ 罝M、重驅電路60和62 及緩衝器64皆可實現為設置在-共電路板上或個別的電路 板上個別的積體電路。許多構件之 5 10 15 20 、、且合可一同被製造於—

，、積體電路上’或可全製造在_單—積體電路。若 路板或板子能夠被插入一主機板上之插槽，另可與一 L

板整合地或置列以任何之方式的製造。也可能^有3 板’譬如，若構件被製造為-多晶片模組之_部份。依據 本發明之原則之-記憶體緩衝器可用以介㈣置而非記憶 體裝置至-通道。譬如依據本發明之原則的—記憶體緩衝 器，可用以介接一;[/〇控制器或橋接一通道。

依據本發明原則之另一裝置實施例描述“向内，，和‘‘向 外路徑、鏈結、重驅電路等以促進瞭解裝置如何可用在如 第3圖所示之一記憶體系統實施例中。然而，這些裝置並不 限於任何所示之特定的單向鏈結排列、在鏈結和其他電路 之間傳送資料之特定排列、或任何所示實施細節。 第6圖繪示另外的依據本發明之原則之記憶體系統、記 憶體模組、及記憶體緩衝器之實施例。參照第6圖，以印刷 電路板為基礎之一或更多記憶體模組52具有沿著一邊之雨 側的金手指（contact finger)以建立一雙直接插入記憶體模 組(DIMM) ’其可被插入在另一承有其他系統構件之電絡扳 上之一連接器。一當下的構成要素可被採用於模組，譬如 DIMM構成要素用於雙重資料率II(DDR2)動態隨機存取記 憶體(DRAM)模組。 12 1283414 此模組居於記憶體裂置58中，譬如，諸如ddr2dram ，之商用類型DRAM。在每一模址上之一記憶體緩衝器料使 -記憶體裝置與介接模_亦稱主機之記憶體控制器觀 -通道隔絕。通道佈線在—點對點置列上，具有包括向外 5鏈結54之一向外路徑，及包括向内鏈結56之-向内路和。 鏈結以可實施以利用低電壓差動信號之單向位元線路。 第6圖之實施例中，沒有另外的信號線被用於諸如指 令、、重設、初始化、及諸如此類等之功能。反而，這些功 能被直接編碼在送過通道之資料中。然而另外地，任 1〇量之額外信號線路可用以實施這些功能。 到主機ΓΓ脈信號卿CLK由—時脈合細6產生分配 ^和彳歧巾，也許透過—時脈__。此促進 =t時脈方式，其中區域地產生的時脈 和重驅進來的資料。由於一共 木取樣 15應[資料信號可不需任何頻率追蹤地母二： 選二獨立於任何參考時脈地產生。在h .時脈方式樣中，可_譬如來源同步閃頻之—種同步 20 之方式實施例中’主機藉由也許以封包或訊框 送。料到向外路徑上之最内部模组開始資料之傳 内·組接收和㈣料至向外 下 組。雖::接收;邮 鏈結，每的Μ、、且了 °式圖重驅貢料到—“不存在的，，向外 母1組能该測（或被命令）其為最外的模組和停用任 13 1283414 … 必要的電源損耗、㈣ 細例中，資料之傳送與主機同向相專。在此實 開使。每-模組沿著向内路 .外的模組向内來 到達主機。 和重驅向内資料直至其 5 任何適用的通訊協定可 :被指定來起始和安排所有向内和向==如’主機 任何媒介可被允許來開始資料傳輸、-傳送。另外 配以執行指令、讀取資科 刑月科訊框可被組 訊、初始化資料、閒置圖樣等、：：、狀態資訊、錯誤資 施-協定使得當主機沿著向:壬何此類之组合。可實 模組時，目標模組響應以沿著向框到-目標 框回主機。在此一實施例中:即時傳送—回應訊 徑上之指令訊框。 域、、^重驅在此向外路 15 20 θ外I只知例中’目標模組接收指令訊框，接著番乂 向外路徑上之指令訊框。接者重驅在 開始-向叫上之口^/取外的拉組接收指令訊框，其 模組等到回心==能頂多為閒置訊框)。目標 其回應到向内資料=其向内=器。目標模組接著合併 如，猎者以目標模組之真實回應 取代由取外模組傳送之回應訊框。 示^不依據本發明原則之另—記憶體緩衝器之- 來接7 j。第7圖之記憶體緩衝器包括-向外重驅電路60 欠和重驅包括鏈結54A和54B之向外路徑上的信號、及 °内重驅電路62來接收和重驅包括鏈結56A和56B之向 内路彳上的¥ 。一記憶體介面66介接緩衝器到一或更多 14 1283414 記憶體裝置，其可透過一記憶體匯流排68。此記憶體介面 可包括讀、及/或寫緩衝器，譬如FIFO緩衝器。來自向外路 徑之資料耦接到記憶體介面，其可透過消除資料位元間之 扭斜的一抗扭斜電路70，若此向外路徑具有多於一個位元 5 線路。一圖樣產生器72可用以產生狀態圖樣以傳送到向内 路徑上，譬如，若緩衝器發生向外介接一通道，在此情況 下，可能沒有信號在進來的向内鏈結56A上被接收。一多工 器74選擇性地耦接來自記憶體介面或圖樣產生器之資料 到向内重驅電路。 10 記憶體介面不限定為任何特定排列，且其可相容於標 準記憶體裝置，特別是譬如DDR2 DRAM之商用記憶體裝 置。整個記憶體緩衝器可被整合於一單一積體電路上，其 可被整合到一或更多記憶體裝置，其構成元件可整合到分 別的構件上，或可使用任何其他機械式置列。第7圖所示之 15 實施例僅為範例，且其他依據本發明原則之實施例為可能 的。譬如，第7圖所示實施例顯示從向外重驅電路流到記憶 體介面之單向資料和從記憶體介面流到向内重驅電路之資 料。然而此資料流可為雙向，且其他置列可被考量。即使 第7圖之實施例被用於一通道系統中，其中記憶體介面之資 20 料僅須如第7圖所示地流，其亦可以具有全雙向資料之重驅 電路實現而促進存取，譬如，實施内建自測功能，其對一 第二抗扭斜電路在抗扭斜來自向内路徑資料之情況下是相 當有幫助的。 第8圖繪示依據本發明原則之一重驅電路的實施例。第 15 1283414 8圖之電路包括一或更多輸入/輸出（ϊ/〇)晶胞74 ’其各接收 可重驅為一輸出資訊信號τχ之一輸入資訊信號Rx。另外， 一 I/O晶胞可取代或合併一讀取資訊信號RDX到輸出資料 信號中。一寫入資訊信號WDX可從輸入資料信號取得、或 5 在其被重驅為輸出資料信號之前或之後取得。 在任何前述信號中以“X”為名表示其可為一或更多 依據在該重驅電路中之I/O晶胞數量的相同信號。譬如，具 有9位元線路之一重驅電路可具有九個I/O晶胞，其中輸入 資料信號命名為R〇、R1、…、R8。在一僅有一單一I/O晶胞 10 之重驅電路中，資料輸入信號可為R0或簡單地R。RX之用 語用來指一般任何或所有的輸入資料信號。 “寫入資料”之用語用於方便代表任何從傳過J/0晶胞 之資料流取得之資料。然而，此並不意謂寫入資料必須向 著一記憶體介面或記憶體裝置。同樣地，“讀取資料，，係指 15任何輸入到1/0晶胞之資料，但讀取資料可來自任何來源， 不只一記憶體裝置或記憶體介面。 20

再次參考第8圖，一時脈產生器80響應於一參考時脈 號REF CLK產生一些相位時脈信號pcx* _傳送時脈信 TC。此時脈產生器包括一鎖相迴路(PLL)82，其產生做: 多參考時脈信號REF CLK之傳送時脈TC、及一相位時脈 號8二。在—可能的實施例，有四種間隔9〇度且由傳送時 TC得到之相位時脈信號PC0、PCI、PC2、- PC3。每一 1 晶胞可利用-或更多TC#n pcx時脈信號來取樣、及/或重 資料信號，及/或產生另外的區域時脈信號。在此實施 16 1283414 、此相位日守脈和傳送時脈信號為意謂著它們不為被調整 以響應任何輪入資料信號RX之相位的穩定信號。 第9圖繪示依據本發明原則之一I/O晶胞實施例。一 5接收為86被排置以響應一取樣時脈信號3(：來接收一資訊 ^就RX並:t驅其作為資訊信號τχ。取樣時脈信號由一取樣 4脈產生器88產生，其能夠響應資訊信號RX調整取樣時脈 。一罵入資訊信號WDX可從接收器86之輸入或輸出取 侍右彳之第9圖所不接收器輸出取得，取樣時脈信號§<^可被 ι〇用為、或用以驅動，一寫入資料之閃頻信號。取樣時脈產 的之輸入可從點取得而不是從接收器之輸入取得，如第9 圖所示。譬如，其亦可從接收器之輸出取得。 第1 〇圖繪示另一依據本發明原則之一 J / 〇晶胞實施 例。在第10圖之實施例中，取樣時脈產生器88實施以-竄 寫器9〇和—接收器追縱單元(則）92。竄寫！|藉由響應於 15來自接收器追縱單元之—追蹤信號在_些相位時脈信號 PCX (此例中為9〇度相位差之四個信號）之間插入來產生取 樣時脈信號。接收器追縱單元觀測資訊信號Rx並調整追縱 信號，使得取樣時脈信號造成接收器在一適當的時間取樣 和重驅資訊信號。因此，取樣時脈信號可動態地追蹤資料 20 信號。 在一可能的實施例，接收器追蹤單元藉由再一次取樣 資訊信號及調整該取樣的時脈信额測資訊信號R χ中之 轉變，來取樣和重驅在資料眼中央的資訊信號，即資料信 號中之轉變的中間值。取樣時脈產生器88可包括一迴路濾 17 1283414 波為，其測1許多位元晶胞，且最後可判斷其必須調整取 樣時脈信號之相位來捕捉較靠近資料眼位置中央的資料。 取樣時脈產生器之輸入可從點中取得，而非第10圖所示接 收器之輸入。譬如，其亦可從接收器之輸出取得。 5 依據本發明原則之一丨/0晶胞實施例之可利用一種方 式，其串列I/O晶胞來動態地追蹤資料信號。譬如，若第1〇 圖之I/O晶胞用為第3圖所示其中一記憶體模組，主機可週 期性地傳送串列訊框到向外路徑上。這些串列訊框具有一 邊緣密度’其足以確保接收器追縱單元觀測到資訊信號中 1〇足夠的轉變以能調整取樣時脈信號。同樣地，第3圖中最外 的模組可週期性地傳送串列訊框到向内路徑上。 第11圖繪示依據本發明之原則之另一 J / 〇晶胞實施 4第11圖之貝施例相似於第9圖，但其加入一緩衝器料到 2仏號路搜。緩衝器94可為_抖動避免或漂移補償緩衝 π其補仏電壓和溫度效應。此緩衝器再同步化資訊信號 τχ來一傳送時脈信號Tc。傳送時脈信號穩定意謂著其相位 不響應於取樣時脈信msc之資訊信號的樣子來調整。 第11圖之實施例中，緩衝器能夠響應於一模式信號操 在-通過模式下、或_重驅模式下。在—通過模式下， 號不被取；^和重驅地通過。在重驅模式下，信號響應於 時脈信號被取樣和重驅。如此使得1/0晶胞操作在不同的重 ，模^下。在_可㈣實施财，若此模式信號被主張則 :衝：操作在一通過模式下。此稱為再取樣模式， 且由於 貝則吕號破用於取樣資料之相同時脈重驅而可造成較短的 18 1283414 取資料信號RDX[0…η]在串聯器i〇2之I/O晶胞被接收。另一 多工器可配佈在緩衝器94和傳送閂鎖1〇4間以及一輸入連 接到緩衝器而另一輸入連接到内插器之一輸出。 當I/O晶胞需要讀取資料併入資料流中時，多工器選 5擇其輸入，即耦接至串聯器，使得傳送閂鎖響應於傳送時 脈枱號TC脫離I/O晶胞地為讀取資料加以時脈。否則，多工 器選擇來自由傳送閂鎖重驅之緩衝器的資訊信號。傳送資 號在下一單向鏈結被驅動前由一傳送器106被轉換回 一差動信號。寫入資料從傳送閂鎖之輸出取出，集合到一 10解串聯器108，接著路由到抗扭斜電路、位元線路容錯機 制、或其他電路。解串聯器亦葛提供位元線路時脈信號 BLC’其可從取樣時脈信號中劃分，來指示何時寫入資料 WDX[0…η]有效。 15 20

有些本發明之原則關於與重驅路徑分離之抗扭斜作 號。。重驅路徑由-或更多構件透過#被接收和重驅傳播: 仏破定義。譬如’在第9和第10圖之實施例中，重驅路押包 括接收器86。第η圖之實施例中’重驅路徑包括接收_ 和緩衝器94。第12圖之實施例中，重驅路徑包括取樣單元 %、終止單元98、緩衝器94、多工器⑽、傳送閃鎖104、 及傳送器106。 二’υ王’抗狃斜電路可盘一重丨 整合’使得抗扭斜電路之個難元線路包括在重; 中1此’位元線路上之信號可在其被沿―路徑重· 在每-重驅電路被抗扭斜1而另外地，依據本發ε 20 1283414 則的抗扭斜電路可與重驅路徑。譬如，在第7圖之實施例中 、員示抗扭斜講不僅脫離重驅電路⑽巾之後重驅路後， 脫離正個重驅電路。另外地，一依據本發明原則之抗 電路可被整合到—重驅電路，但仍與重驅路徑分離。譬如， 在第I2圖之貝施例中，一或更多抗扭斜閃鎖可被定位在 聯為102之輸出、及/或解串聯器108之輸入。 如前述之分離重驅路徑地抗扭斜信號之方法與裝置之 1施例僅為範例Μ限於這些特定的例子。此外，依據本

毛明之原則之有關分離重驅路徑地抗扭斜信號之原則 10立於其他本發明之原則。譬如，正如第9_12圖所緣示之重 驅電路實施例不偈限在利用於具有分離之向外和向内路 徑的記憶體系統中，依據本發明有關抗扭斜信號之原則亦 可分離與重驅路徑，可利用與其他類別之記憶體結構 '，譬 如利用單向鏈結，如，利用諸如Ram鏈結之鍊結 15 列的一結構。 ^

某些本發明之原則係關於處理故障的位元線路。避 如，在第3、4、5' 6、7之實施例所示之在任何媒介之間的 任何單向鏈結可具有大於i位元之線路。依據本發明之原 則，一或更多信號可在位元線路上改向以避免一壞的位一 2〇線路。任何媒介，諸如一記憶體控制器（主機）、模組、緩: 时％可在一些位元線路上轉向一或更多信號。一信號可在 鏈結一端或兩端被轉向。任何媒介可自動地或藉由另一 介之助來偵測故障的位元線路，且任何媒介可響應來自” 一媒介之指令轉向信號。 21 1283414 第13圖繪示依據本發明之原則—容錯電路的實施例。 第13圖之谷錯電路11〇伴隨一重驅電路112之實施例僅用 於說明，但本發明原則不受限第13圖中特定之細節而使用 任何特定重驅電路或容錯電路。重驅電路112包括排列以 5在單向鏈結上接收和重驅信號之一些位元線路。每一位元 線路具現為一具有一接收器Π6和一傳送器118之I/O晶胞。 一容錯電路即指一可轉向一或更多信號當或從多數位 元線路之電路。在第13圖之實施例，容錯電路被實施為一 具有一或更多多工器開關120之多工器。每一開關具有耦接 修 10 一位元線路之一第一輸入、和耦接一相鄰位元線路之一第 一輸入，使其可從各位元線路轉向信號到其輸出。第13圖 所示之實施例具有6個開關來作用於6位元線路，但可使用 任何數量之開關與位元線路，且開關可被排列成許多組配 方式而不只所示之相鄰位元線路組配。 15 在一操作之普遍模式下，每一開關指向信號從其第一 輸入到其輸出如第14圖所示，使得寫入資料信號WD〇、 WD1、WD2、WD3、WD4’、及WD5被分別指向到輸出 ^ OUTO、OUT1、OUT2、OUT3、OUT4、及OUT5。在此一 貫施例中，其中一位元線路，譬如，對應MWD52位元線 20路，可用來對其他位元線路上之資料作錯誤檢查。 或一％的位元線路被偵測到，多工器可操作在一容錯 杈式下，其中一或更多開關被運用來對映出壞的位元線 路。譬如，若與WD3有關之位元線路不適當地操作，多工 杰開關會分別轉向寫入資料信號WD4和WD5至輸出OJJT3 22 1283414 到對映出故障的位元線路。另外地，媒介可設計成使 其可2應於來自另—媒介之—指令對映出輯的位元線 s如，指不一記憶體通道上一或更多媒介之一記憶體 控制器。媒介另外地，可具有兩種能力。 5 10 15 20

第μ圖繪示依據本發明原則之具有位元線路容錯能力 ,、°己隐體緩衝盗實施例。第16圖之實施例相似於第7圖但 亦包括_抗㈣電路7G和記‘It體介面66之_-容錯電 路122。亦有別種可能之實施例。譬如，容錯電路可配佈於 重驅電路6G和抗扭斜電路間、或可整合到重驅電路内。第 ^圖之實施例亦包括另—容錯電路124，其顯示為祕多工 為74和重驅電路62間，但亦可整合到重驅電路、或以立它 方式排列。第16圖記憶體緩衝器另外可具現為—記憶體模 組，此例中記憶體介面以一記憶體裝置取代。

第Π圖繪示依據本發明之原則具有位元線路容錯能 之記憶體控制器的一實施例。第17圖包括向外和向内單 鏈結介面m何28之㈣n具有錄位元線路在此實 例中’分別包括-些傳送器和—些接收器。容 132分別耦接到介面126和128内之位元線路。在第η圖之 施例中’容錯電路顯示與鏈結介面分離，單其可另外地 介面整合。控制器可_-故障的位元線路了此例中容 電路可對映出輯的位元祕。或另外地，控制器可發 一指令指向一媒介對映出故障的位元線路。 另外依據本發明闕之容錯方轉U將由一完奴 記憶體通道實闕來㈣，另外包括㈣本㈣原則： 24 1283414 犯憶艏控制器(域)、記憶體模組、以及記憶體緩衝器之實 施例。'然而’沒有任何構件欲被限定在此範例“或任二 其中所述細節。 5 10 此，範例實施例之系統包括具有容錯能力之主機如 第17圈中所述’而-或更多記憶體模組實施例包括具有^ 錯能力之緩衝器’如第16圖中所敘述。在此實施例^中，: 機和模組以具有向外和向内路徑之通道組配來㈣，如第7 圖所禾，雖然系統可僅包括一模組。

在此A例中，主機和模組以——般所知為“SMBus” 之系統管理匯流排相聯’其係—用於管理系統内構件之串 列匯流排純。“，使用SMBus並非本發明原則所必須， 亦可使用其他料之構件間通訊，包括記㈣通道路徑本 身。

依據本發明原則之用於在範例系統中伯測和對映出一 15故障的位元線路之—方法實施例如下述。主機傳送向外路 徑每-位兀線路上之—測試圖樣。測試圖樣由緩衝器沿 向外路徑在母—模組上被接收和重驅直到其到達最外的 模組。最外的模組接著傳送向内路徑每一位元線路上之— 測試圖樣。測試圖樣由緩衝器沿著向内路徑在每一模έ — 2〇被接收和重驅直到其到達主機。主機和模組上緩衝器= 向内、及/或向外路徑上每—位元線路之測試圖樣以檢杳 、田之位元線路操作。向内和向外路徑中之位元線 l· M '：ai! ^ 1 馬 支P早的位元線路藉由透過SMBus傳送結果到主機來報 25 Ϊ283414 ° 及/或藉由在通道上傳送^結果訊框到主機。這樣的社 果訊框可由最外的模組在向内路徑上開始，而若有任何其 他枳組，可併入其資訊到向內路徑中資料。若來自每一模 組之結果被冗餘地傳送於多於〆個位元線路，故障的位元 5線路不可能干涉報告結果。 一旦主機接收結果，其矸透過SMBus、或透過任何其 他型式之通訊發佈一組配指令刻模組到通道。組配指令指 示，若有的話，任何位元線路是壞的而須被對映出的模組。 模組運用一或更多容錯電路響應組配指令轉向信號離開壞 鲁 10的位元線路以及，若有的話，重組任何内部以配合一位元 線路之損失。譬如，若一位元線路被指定為錯誤檢查資料， 緩衝器或模組可停用錯誤檢查功能。 前述容錯方法與裝置之實施例僅為範例，而本發明之 原則不限於這些特定的實施例。依據本發明原則之容錯方 15法與裝置已藉參考如第3圖實施例之具有分離之向内和向 外路徑的-記憶體系統來說明，但此原則亦可施於任何利 用單向鏈結之記憶體結構，譬如利用一環形鍵結置列譬如 _

Ram鏈結之結構。 。 某些本發明之原則關於變更狀態圖樣。在記憶體系統 中，譬如參考第卜3圖之前述，其中記憶體讀寫傳送^己 憶體介面之_資料，其亦可於在諸如閒置圖樣、1 示圖樣、及其他狀態資訊記憶體介面之間傳送的狀能 訊:此可藉由在相同鏈結或連接記憶體介面之鏈結上傳送 育料圖樣和狀態圖樣來實現。依據本發明之原則，狀態圖 26 1283414 樣可隨時間變更。 譬如，參照第3圖，記憶體控制器50可傳送具有諸如一 讀取指令之資料圖樣的訊框到一或更多模組52，其由具有 諸如一讀取指令之資料圖樣的訊框回應回道控制器。其可 5 用在一或更多模組以傳送具有一閒置圖樣之訊框回到記憶 體控制器，譬如，若此模組不能夠快地從一記憶體裝置58 取得讀取資料。一預設資料圖樣可被指定為一閒置圖樣使 得，若記憶體控制器接收閒置圖樣，其不會接收讀取資料。 然而，此造成若實際讀取資料圖樣發生與該指定閒置圖樣 10 匹配時之一種問題，。 依據本發明之原則，記憶體控制器和一或更多模組都 可以一可斷定之方式變更閒置圖樣，使得閒置圖樣隨時間 改變時間。譬如，記憶體控制器和模組可依據每此傳送、 及/或接收一閒置訊框之一預設的序列。依據本發明原則之 15 方法實施例繪示於第18圖。因此，若記憶體控制器傳送具 有當下閒置圖樣（162)之一讀取指令訊框（158)和接具有當 下閒置圖樣（162)收一回應訊框（160)，其可再傳送相同讀取 指令（164)。若第二回應訊框（166)包含與第一回應訊框（168) 相同的圖樣，其解釋此圖樣為實際讀取資料（170)。然而若 20 此第二回應訊框中之圖樣符合變更的閒置圖樣（168)，記憶 體控制器曉得第一回應訊框係一閒置訊框（172)。 依據本發明之原則，以狀態圖樣傳送之狀態資訊可為 閒置圖樣、警示圖樣、及其他諸如指令來自一模組之錯誤 資訊、來自一模組之溫度過載資訊、及表示一模組已偵測 27 1283414 到記憶體通道向外路徑上顯示之另一模組之狀態資訊等資 訊。某些類型狀態圖>策可被實施為互補圖樣。譬如，一警 示圖樣（可用以通知一錯誤條件之一媒介）可實施為一閒置 圖樣之邏輯互補。此可藉由，譬如令記憶體介面針對閒置 5 和警示圖樣利用相同的圖樣產生器，來簡化實施。利用互 補狀態圖樣可在即使不利用變更圖樣之情況下亦有助益。 記憶體介面依據本發明之原則亦可故意地產生一錯 誤，譬如在一狀態圖樣中之一循環冗餘檢查（CRC)錯誤。這 樣一種技術可用為另一種或輔助的方式來區分資料圖樣與 10 一狀態圖樣。譬如，在某些記憶體系統中，每一訊框沿CRC 碼傳送，用以檢查訊框中資料之完整。 依據本發明之原則，記憶體介面可故意地隨包含一狀 態圖樣之訊框傳送錯誤的CRC碼。接收媒介接著可解讀訊 框為一狀態訊框而不是一資料訊框。一些記憶體系統可利 15 用一路徑或具有額外位元線路之路徑來承載CRC資料。若 這樣一種系統可執行於一容錯模式下，若不執行於一容錯 模式下，一媒介或多數媒介可僅利用一故意的CRC錯誤。 如此處所用CRC之措詞不僅指一種循環冗餘檢查，亦指任 何其他類型用來查對訊框或圖樣完整之錯誤檢查方式。 20 雖然依據本發明原則之狀態圖樣變更和處理可應用到 任何類型記憶體介面，且獨立於本發明之其他原則，仍將 描述一些另外的發明層面，有關諸如第7圖實施例所示之一 記憶體緩衝器以及諸如第6圖實施例所示系統。參照第6 圖，若記憶體緩衝器64為一記憶體通道上向外介面，每當 1283414 饫體緩衝器從第一緩衝器_通道上向内放置，可組配在其 j身向内接收騎50紅對應的3位元線路來仙第一緩衝 I之存在。在此實施例中，第—記憶體緩衝器指_外部媒 w，而第二緩衝器指一内部媒介。 5 10 15 20 種用以組配位元線路來_另—媒介之存在之技術 ^列’係使位元線路之接收器試著放入一偏麼電流於位元 :路^使得強迫位元線路達存在偵測邏輯位準之相對位 =右在-存在摘測事件期間另一記憶體介面糕接到位元 =’其在位元線路上之傳送⑽強輕元 測邏輯位準。 心甘你识 若内部媒介制到該存在制邏輯位準在三位元線路 部可知外t媒介存在且其可留下所有或部份其外 〇 ’’·、用的（在此實施例中’外部璋包括向外鏈社54B之 和向⑽結56A之鏈結介心若㈣媒介無法在 -外：二上偵測到存在積測邏輯位準，其可判斷 邱槐=Γ 且其可停用所有或部份其外部蜂。内 ^媒”可報告-料齡存在或轉缺另—

響應於—狀態檢查指令報告給-記憶體控制器：S 另-=介Γ冗餘存在仙亦可發訊—存在偵測事件給 、"。言如’若-重設事件經由向外路徑上重設指令 ;7通::，請之緩衝器’此指令可藉重驅電路6。中繼至任 =:可置放兩種媒介於-存在偵測模式下。 貝_。譬如射这_料 31 1283414 施例中所述之三位元線路， 測一單一位元線路上之存在:五例中内部媒介會只剛 门心 偵測邏輯位準來結論出一外部 媒介存在。n冗餘存在仙可應用於彻許多盆他 類型記憶體結構之系統和構件，如，_譬如^㈣t 一環形鏈結置列之結構。 10 另一些依據本發明之發明原則關於熱插入、及/或從 -記憶體通道移除構件—即’加入移除構件同時記憶體通 道運作。第2,㈣依據本發_狀—記㈣介面⑼實 施例。第24®之實施例可為—記憶體模組、記憶體緩衝器、 記憶體控制器等。媒介包括一第—埠136和—第二埠138。

為了說明起見’若媒介被假定為—記紐模組，譬如說第6 圖實施例帽組52之其卜個，第—埠可被指定為一内部 瑋’由於其可排置輯訊與其他記憶體通道上靠近記憶體 15 控制器之媒介。同樣地，第二埠可被指定為_外部蜂由於 其可排置以通訊遠離記憶體控制器之媒介。這些指定僅用 意於說明’而本發明原則不僅舰在這些細節的記憶體介 面、亦非第6®所述之特定記龍通道。這些制亦可應用 到其他記憶體通道結才冓，譬如第！圖所示Ram鏈結結構。

每一依據本發明原則之記憶體介面埠具有一或更多鏈 20 、° ;丨面。在第24圖之實施例中，每一埠有接收鏈結介面和 傳送鏈結介面兩種。内部埠136有一接收鏈結介面140,其 可為重驅電路6〇部份之一或更多接收器、以及一傳送鏈結 η面142，其可為另一重驅電路62部份之一或更多傳送器。 外°卩埠分別具有接收和傳送鏈結介面144和14ό ,其亦分別 32 1283414 為重驅電路62和6G之-部份。鏈結介面i卿146可分別輕 接到向外賴54A#°54B，_結介面⑷㈣4可分別輕接 到向内鏈結5叫56A。每一鍵結介面可具有一或更多位元 線路，而位元線路和介面可利用任何這些結構之組合。壁 5如’介面142中位元線路可指為向内傳送或向内τχ位元線 路。介面144中位元線路可指為向内接收或向内Rx位元線 路。 第24圖之實施例僅為示範，而記憶體介面和埠可具體 為不同態樣。譬如，鏈結介面不一定為部份重驅電路。此 10緣於第所示-記憶體控制器實施例中，其中一淳可包 括不為部份重驅電路之鏈結介面126和128。鏈結介面可僅 匕括或任何數量之位元線路，且―料僅具有—接收鍵 結介面或一傳送介面。 a依據本發明原則之記憶體介面可在其一蜂上债測另一 隐體"面之存在’且其可依另—記憶體介面存在或不存 幻木取#多彳丁動。譬如，第24圖之記憶體介面可停用所有 ^。晶其外部埠’若琿上另-記憶體介面不存在的話。 =可報σ外部媒介存在或不存在給另一媒介，譬如透過 2〇 2内部埠給一記憶體控制器。第24圖之記憶體介面可執行 偵测操作，其可包括發訊一存在偵測事件到外部埠 上可能的外部媒介。其亦可執行一快速重設操作。 接下來之一記憶體系統範例中將說明依據本發明應 用另些發明原則之實施例，其可促進熱加入/移除。此實 ^例將參照第24圖之記憶體介面與第6圖之-記憶體系統 33 1283414 何接收器或驅動電路上之電流來源校正、接收器偏移取 消、及諸如此類。在校正操作執行後，主機接著可發訊緩 衝器轉變到快速重設操作。 快速重設操作在全重設期間可繞過某些操作被執行， 5譬如校正操作。快速重設操作可以一存在侧操作開始。 在存在制操作期間，通道上每一緩衝器通道可置放一電 流於三個LSB向内Rx位元線路上以強迫位元為〇若其未連 接至—外部媒介。亦在-存在谓測操作期間，每一緩衝器 可驅動此三個LSB向内Τχ位元線路為！。每—緩衝器接著可 ί〇檢查其三個LSB向内叫立元線路，且當其债測到三線路上 有兩個1 ’其可使其外部埠啟用及由此更新一狀態暫存器。 若緩衝器未读測兩個i，其可假設沒有外部媒介、停用所有 j-部份其外料、組配本身以執行通道上向外介面之功 能、、及/或由此更新—狀態暫存器。—主機依相同之存在 15福測操作來判斷是否有任何媒介在通道上。緩衝器可響應 於來自主機之狀態請求以狀態訊框中繼狀態資訊到主機。 在存在偵測操作後，範例系統中之緩衝器在一快速 重。又/月間可透過吕午多其他操作轉變，諸如一時脈串列狀態 以串歹J緩衝益上區域時脈來鎖住資料流、一訊框串列狀離 2〇以對齊送過通道上之訊框、位元線路測試以檢查所有操i :兀線路、及將緩衝器置於容錯模式下若其具有此種能力 等亦’一旦主機知道有多少其他媒介連接到通道，其可 調查訊框尺寸、時料。以配合所有的媒介。 在此範例纟統巾，記憶體介面亦可或另外地執行許多 35 1283414 在步驟156,媒介可更新一狀態暫存企來指示其已偵 測到一外部媒介、然後中繼此資訊到主機，譬如響應於一 狀態請求，或採取某些行動來中繼此資訊到主機或其他媒 介。此媒介亦可等著接收一通道重設。 5 主機可變成知道新偵測到之媒介，透過週期性狀態請 求或其他技術，並啟始一快速重設以重新初始化通道上具 新媒介且運用此通道時脈之整個通道。 接下來為另外一些依據本發明原則之熱加入/移除序 列之實施例。這些另外的實施例為亦參照第6圖之記憶體系 10統實施例的較大系統，譬如具有使用者介面和系統軔體之 伺服器，其用到第6圖之記憶體系統。本發明原則以這些另 外之實施例描述說明，然而並不限於此處所述之特定細節。 依據本發明原則之一熱加入序列可當一附加一新的媒 介到記憶體通道時開始，譬如在最外媒介之外部埠上。使 15用者可通知系統軔體已附加一媒介。軔體接著可使電源供 應到附加的媒介並透過一喚醒指令通知主機一媒介已附 加。主機接著可傳送一輪詢指令到之前最外的媒介，其於 是可透過諸如前述第25圖之-輪詢操作循環。輪詢操作之 後，之前的向外介面可報告一新的外部媒介之存在。主機 20接著可偵測新的媒介之存在並發佈一快速重設指令，使新 的媒介操作和重新定時整個通道。新的媒介為可操作，此 主機可中斷系統初體以報告新的媒介為可操作的。另外， 此主機可等待系統軔體來查詢主機以判斷是否新的媒介為 可操作。系統勅體接著可組配主機以配合任何出現之新的 37 1283414 硬體，藉由可呈現媒介是否為記憶體模組或緩衝器之諸如 新的記憶體裝置的新媒介。 依據本發明原則之熱移除序列可當一用者通知系統吃 憶體通道上-特定媒介被移除時開始。系統可從一系統對 5映中移除-對應主機位址範圍。若系統利用鏡射，系統可 重新對映主機位址範圍至媒介鏡像。若尚未映射，系統接 著可從主機位址複製或移除資料到其他位置。系統接著可 輪詢直到所有未完成之執行被完成。系統接著可使主機逕 傳送-指令到内部-將被移除之媒介，使此媒介假定其& φ 10通道上向外介面，藉此使其停用其外部蜂和負責後續快速 重設中向外介面之功能（-全重設會使此指令失效）。系統接 著可啟始-快速重設來關閉選定之媒介和任何通道介面， 為附屬該選定媒介之構件。系統接著可中斷至選定媒介之 電源並通知使用者媒介可被移除。 15 依據本發縣狀熱取代序列可在前述熱移除序列完 成時開始。使用者可加工一新的媒介來取代一移除的媒 介、並通知系統韌體新的媒介已加入。此執行系統接著可 _ 為新取代構件預備主機並供電到新的構件。系統勅體接著 20 Γ使主機傳送一指令當之前的向外介面以使其知道其不再 20而要假定其為最外的媒介。此可使之前的向外介面響應於 7、重°又啟用其外部埠及等待一輪詢指令。軔體接著可指 T主機傳运~輪詢指令至之前的向外介面，其於是執行一 輪詢操作，諸如第25圖所述者，藉此啟始新的媒介。之前 的向外介面接著可報告一新的外部媒介存在。主機接著可 38 1283414 偵測到新的媒介存在，並發佈一快速重設指令使新的媒介 執行並重新定時整個通道。在新的媒介為可操作後，主機 可中斷系統軔體來報告新的媒介為可操作。另外地，主機 可等待系統軔體查詢主機以是否新的媒介為可操作的。 5 一些本發明原則關於累増資料在資料路徑和一記憶體 裝置之間。第26圖繪示依據本發明原則之一利用資料累增 之記憶體模組實施例。第26圖之模組174包括一或更多記憶 體裝置180和-重驅電路176以接收點對點鏈結178a上一或 更多的信號，接著重驅此在點對點鏈結178B上之信號。一 10貝料累加益182配置於重驅電路和_記憶體裝置間〇 一選擇 性的第二重驅電路184被排置以接收—或更多點對點鍵結 186A上之信號、和重驅點對點鏈結細上之信號。在此實 施例中’點對點鏈結顯示為單向鏈結，但本發明原則不僅 侷限在單向鏈結。 貢;斗累加㈣2可為-先進先時⑽）資料結構或 何料適合種類之㈣或緩衝器。利”㈣加器會使 ' ，°如*有同-頻寬叢發模式之記憶體裝置 用於記憶體裝置18〇。單向赫姓 早门鏈、、、°形成之貨料路徑頻寬可小 記憶體裝置叢發模式以減少 20

位腳數、電源損耗、及製造 操作成本。然而此記憶體梦署 餵裝置了此需以全頻寬接收資料 在叢發模式下適當操作。藉由 M 稭由牙]用一貢料累加器，來自 料路徑之寫入資料可以小於 . ^ j體裝置叢發率之率來 i 著以其全叢發率被遞送到記憶體裝置。 第目之核、、且不限於任何單向鍵結之特定排列或任 39 1283414 寫入來自第一重驅電路60之資料以無論向外路徑怎樣 操作之資料率來累增於寫入FIFO。一旦累增足夠之資才 其可透過§己憶體匯k排68以全叢發率被寫入一或更多i己隱 體裝置。讀取FIF0194可以全叢發率自記憶體裝置‘ 5補捉，並透過多工器74在傳送讀取資料到第二重驅電路& 前分級資料。 寫入FIFO可構成以使其可在叢發資料到一記憶體裝置 前累增#重叢發貝料。此使得讀取-寫入-讀取記憶體匯流排 有利於分攤-些寫入操作。寫入FIFO亦可構成使額外的資 10料可被負載FIF〇中，同時資料被遞送到記憶體裝置。此使 得FIFO之深度小於叢發傳送之數量。更優異的是，一資料 預先累加器可位在寫入FIFO前，並設為從資料路徑推斷地 補捉資料，不官該資料是否為此特定記憶體緩衝器64所預 期。一旦目標記憶體緩衝器被鑑認，預先累加器中之資料 15可被傳送到寫入FIF〇中，若此記憶體緩衝器不是預期接收 者，其另可簡單地捨棄。。 有關其他揭露於此發明中之記憶體模組、及/或緩衝 器，參照第26-28圖之實施例中所述記憶體模組和緩衝器不 僅侷限在任何特定機械式置列，亦可用在除了記憶體裝置 2〇外之介面裝置至通道。 一些另一方面之本發明之原則應用係關於以較早遞 送一部份訊框之CRC碼來傳送訊框。第29圖繪示依據本發 明原則之一訊框示範實施例。在此實施例中，訊框為1〇位 兀見和12個傳送長，但亦可使用任何其他寬度和長度。列 1283414 …識為0之位兀首先被傳送，跟著列中鑑識為“1”之位 …Λ框在歹中鑑識為“n”之位元傳送時完成。最先四 歹丨K陰影處所示）被任音# a么笙 、 J饭饪思扎疋為第一部分訊框，同時剩下的訊 框被指定為一第二部分訊框。 驾知赌傳送方式，錯誤檢查整個訊框之CRC碼典 型上置於訊框尾端。依據本發明之原則，第一部分訊框之 CRC碼可在第二部份傳送完成前被傳送、或較佳地為第二 料傳送之起始。較早遞送CRC使得記憶體介面在第二部 分訊框完成前接收訊框以錯誤檢查第一部分訊框、並較佳 10地開始利用包含其中之任何資訊。 譬如，若此技術係用與具有緩衝記憶體之裝置的裝置 記憶體介面，諸如來自通訊通道tDRAM晶片，DRAM指 々可被置於第一部分訊框中，同時一資料負載可被置於第 二部份中。較早遞送第一部份之CRC使得記憶體介面中之 15裝置可接收訊框以錯誤檢查該第一部分訊框中之指令，並 在第二部份資料負載被接收前轉送指令至一 dram晶片。 第一部份之CRC碼可被包括為第一部分訊框之一部 份。其可被置於第一部份之尾部、分配於整個第一部份、 僅包含於第一部份中一小部份、或以任何使其早於第二部 20份傳送之其他適合的方式。第一部份CRC碼可與其他CRC 碼組合以產生合成碼、或可為與其他在訊框内或外之碼合 成的結果。 如此處所用，第一部份不須如字述地為訊框中之第— 之部份，其可為任何部份，即只要其被接收早於之後的部 42 1283414 份。同樣地，第二部份可為第〜 徭 ^#^^ x 沖伤之後一部份，但亦可 二部份後，且 有其他部份為於第一和第二部份之間或在第 第一和第二部份甚至可部份重 份的CRC可較早第料使料 要其相上是第一部 、入# 1份之錯誤檢查可在訊框 完全傳送前開始。

10 他樣子。 立帛―部分訊框之第二CRC碼可置於第二部份之尾 和分配於整個第二部份、僅包含於第二部份中一小部份、 或以任何其他適合的方式傳送。第二CRW可僅覆蓋第二 部分訊框、可覆蓋整他框、切與其他crc碼合成為其 CRC碼不只職觀餘料，㈣任何其他類別之 用於核對訊框整合的錯誤檢查方式。

-些額外的本發明原應用則關於為多重訊框組織cr(： 碼。第30圖繪示依據本發明原則之遞送咖碼於多重訊框 ^上之方法示範實施例。在此實施例中，練為ι〇位元寬和 12個傳运長’但可使用任何其他寬度和長度。列中鑑識為 傳运0之位το首先被傳送’接著傳送列中賴為傳送“工” 之傳送等。訊框在列中位元“ u，，被傳送時完成。第3〇圖之 訊框以訊框N]最先被傳送，接下來訊框N，循序地被傳送。 2〇 訊框N-1之部份CRC碼顯示為訊框N-1中鑑識為訊框 nb”到“η”之列中位元“9，，任意地以陰影表示的地方。訊 框Ν-1之另一部伤CRC碼顯示為訊框ν中列“〇，，到U：L，，中位元 “9，，到“7，，和列‘‘2，，到“3，，中位元“9，，到“6，，任意地以陰影表示 處0 43 1283414 訊框Ν-l(顯示為分配到訊框Ν-l和N)之CRC碼可用於 所有訊框N-1、僅一部份訊框N-1、或所有或部份其他訊框 作錯誤檢查。之於訊框N-之不同部份之許多CRC碼（或部份 CRC碼）亦可包含於相同之訊框或與來自其他訊框之CR〇^ 5 組合（或部份的CRC碼）來建立合成CRC碼s。 關於本發明組織CRC碼穿過多訊框之原則應用獨立於 有關早期遞送CRC碼之發明原則。這些相異的原則可組合 在一起，然而，亦由此引發另外的發明原則。第31圖繪示 依據許多本發明原則之一實施例，組合早期CRC遞送和已 10分配之CRC碼之一訊框傳送方式，但本發明原則不僅侷限 在這些細節。 第31圖之實施例中，每一訊框再一次為1〇位元寬和12 個傳輸長，且訊框N-1指第一個傳輸，隨後接著訊框N。訊 框N-1—開始的四列再一次以數值地指定為第一部份且將 15指為指令部份。最後四列以數值指定為第二部份且將指為 資料部份。 指令部份包括在aC[23 :〇]場之24位元指令資訊、兩個 額外之編碼於F[k〇]場之類型的指令資訊或訊框位元、及在 aE[13:〇]場之—14位元合成CRC封包值。aC[2：3:0]場和F[1:0] 2〇場可一同表示“A”指令。a可場提供覆蓋巧1:〇]、 aC[23:〇卜和aE[13:〇]場之錯誤偵測s。 貝料部份包括在B[71:〇]場之72位元資料，其可用於額 外之指令、指令延伸、資料轉換等。且一部份之22位元合 成CRC封包值鑑別為FE[21:〇]。位元中之^個位元係位在 44 1283414 訊框Ν-l(當下訊框）中之FE[21:14]場。其他14位元位在第31 圖所示訊匡外測之FE[13:0]場，由於此封包值部分在訊框N (下一訊框）會被閂鎖和合成與一 CRC碼。 為在傳送記憶體介面產生一訊框，一22位元CRC (稱為 5 CRC22[21:〇]或”資料CRC”)由72位元資料B[71:0]產生。一 14位元CRC (稱為CRC14[13:0]或“命令CRC，，)從26位元“A” 指令F[l:0]aC[23:0]產生。22位元資料CRC之8個位元被直接 用為FE[21:14]且位於當下訊框之第10位元線路中（位元線 路“9”）。22位元資料CRC之剩下14位元變成FE[13:0]且被與 10 26位元“A”指令產生之14位元CRC結合於下一訊框中，利用 一位元互斥（XOR)功能來建立將被傳送於下一訊框中之混 合封包值aE[13:0]。當下訊框中之混合14位元封包值aE[13:〇J 藉來自此訊框之“A”指令14位元CRC與先前訊框之72位元 資料產生的閂鎖FE[13:0]互斥操作所產生。 15 為解碼在接收記憶體介面之訊框，一 14位元之指令封 包值CRCl4[l3:〇]從26位元指令產生，且一22位元資料封包 值CRC22[21:0]從當下訊框之72位元指令產生。 CRC22[13:0]為下個訊框中之混合CRC檢查被閂鎖為 FE[13:0]。一測試混合封包值測試一aE[l3:0]係透過來自先 2〇 前訊框之FE[l3:〇]與來自當下訊框之一新的E[13:0]位元互 斥所產生。若產生的測試混合封包值測試aE[13:0]匹配與當 下訊框一起傳送之混合封包值aE[13:0]訊框，當下訊框之 “A”指令中沒有錯誤。 為完成對來自先前訊框之72位元資料的錯誤偵測，從 45 1283414 當下26位元指令產生的14位元指令封包值CRC14[13:〇]與 新的來自當下訊框之一 E[13:〇]互斥，藉此產生一結果，其 與來自先前之訊框的閃鎖FE[13:0]比較。 為開始當下訊框中傳送之72位元資料之錯誤偵測，與 5當下訊框一同傳送的FE[21:14]與當下訊框中72位元資料產 生之新的CRC22[21:14]做比較。下一訊框抵達時完成對當 下訊框中傳送之72位元資料的錯誤偵測。 在一 E[13:〇]中之錯誤代表當下訊框中之“A”指令可能 錯誤以及之前訊框中之72位元資料可能錯誤。在已傳送 10 FE[21:14]部份封包值之比較錯誤表示之前訊框中之乃位元 資料可能錯誤。 A ’指令之C R C可和訊框接收到之最初4個傳送一樣快 地被檢查，而在“A”指令中之資訊可馬上利用而不須等待剩 餘訊框抵達。此機制可提供前面訊框之72個資料位元強力 I5的CRC保護同時減少當下訊框中“A”指令之遞送潛伏期。 本發明原則不侷限在第31圖所示實施例之位元數量或 位置。每一汛框之第一和第二部份雖被指定為指令和資料 部份，但任何|訊類型可在每_部份傳送，且資料部份可 包含額外之指令、擴充指令等。在此敘述之作業並不一定 扣得如所所述順序執行。因此，第31圖之實施例可配合不同 系統之需求或環境作變更。 另外某些依據本發明之原則之有利用可變對映來測試 線路。第=圖緣示依據本發明之原則之一實施例記憶體介 面’在此只施例中假設為一記憶體模組括緩衝器。第％圖 46 1283414

之記憶體介面134包括一接收鏈結介面14〇，其可具有一戈 更多接收器、以及一傳送鏈結介面142,其可具有一或更1 傳送器。-逆迴路單元196,其可為如此處所示之一多工器 或其他類型之改向裝置，可選擇性地對映接收位元線路當 5傳送位元線路，使得記憶體介面可再傳送從一記憶體控制 器接收的串财列回到控制器做為傳送位元線路上之返回 序列。藉選擇性地利用不同之對映重新對映接收位元線路 到傳送位元線路，控制器可利用返回序列來鐘別是否有— 故障的位元線路、以及是否該故障是在接收或傳送資料路 1〇徑上、以及是否接收或傳送位元位置已故障。 第32圖之實施例顯示一接收和傳送鍵結介面，但^ 明原則不鶴限在此特定之介面組配或線路種類。

第33圖繪示依據本發明之原則兩種可能的位元線冯 =示範實施例。第33圖所示對映假設，僅為圖示辦 讀、體介面在接收鏈結介面中具有1Q位元線路且在傳楚 結介面中具有14位元線路。利用對映A，逆迴路單元將接 位兀線路較低之5個位元上接收的串列序列改向至傳送 =線路，使縣—較低5純元鱗觀向到多方傳送位 線路。對映B，在純位元線純高 接 2〇串列序列被再傳送至多重傳送位元線路。 接收 串列序列可包含-對映指 體介面。串列序列亦可包含糾對映使用之記‘ 許多組位元傳輸或提供測試每介面: 應力圖樣。每一位元 二，旒正確度之1

要收相同的串列序列、或不F 47 1283414 80··· •時脈產生器 82··· •鎖向迴路 84··· •相位時脈信號 86··· •接收器 88.·· •取樣時脈產生器 90··. •竄寫器 92.·· •接收器追蹤單元(RTU) 94··· •緩衝器 96··· •取樣單元 98··· •終止單元 100·· ••多工器 102· · ••串聯器 104· · ••傳送閂鎖 106· · ••傳送器 108·· ••解串聯器 110· · ••容錯電路 112· · ••重驅電路 116·· ••接收器 118·· ••傳送器 120·· ••多工器開關 122·· ••容錯電路 124· · ••容錯電路 126·· ••向外單向鏈結介面 128· · ••向内單向鏈結介面 130——容錯電路 132····容錯電路 134····記憶體介面 136····第一埠 138····第二埠 140····接收鏈結介面 142····傳送鏈結介面 144····接收鏈結介面 146····傳送鏈結介面 148-156····步驟 174····模組 176——重驅電路 178····記憶體裝置 180····記憶體裝置 182····資料累加器 184····第二重驅電路 186····點對點鏈結 188····記憶體緩衝器 190· · · ·記憶體介面 192· · · .FffO型寫入資料累加 器 194. ·· .FIFO型讀取資料累加 器 196· · · ·逆迴路單元

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Claims (1)

1283414 十、申請專利範圍： 1· 一種記憶體模組，其包含： 一重驅電路，用以從一第一點對點鏈結接收一信 號，並在一第二點對點鏈結上重驅該信號； 5 一記憶體裝置，以及 一資料累增器，其耦接於該重驅電路以及該記憶體 裝置之間。 2·依據申蟑專利範圍第][項之記憶體模組，其中該等點對 點鏈結包含單向鏈結。 φ 1〇 3.依據申請專利範圍第工項之記憶體模組，其中該資料累 增器包含一FIFO結構。 4·依據申請專利範圍第1項之記憶體模組，其更包含一第 二重驅電路以從-第三點對點鏈結接收—第二信號，以 及在一第四點對點鏈結上重驅該第二信號。 15 5.依據中請專利範圍第4項之記憶體模組，其中該記憶體 裝置麵接至該第二重驅電路。 6. 依射請專·_5項之記龍模組，其更包含_ « 在該記憶體裳置與該第二重驅電路之間的一第二資料 累增器。 、V 7. 依據申請專利範圍第W之記憶體模組，其中該記憶體 义置具有冑發頻寬，其大於該重驅電路之頻寬。 8. 依射μ專利㈣以項之記憶體模組，其㈣資料累 增器被建構及排置以累增來自該重驅電路之資料:、、 9·依射請專利_第1項之記憶體模組，其中該資料累 52 1283414 增器被建構及排置以累增資料至該重驅電路。 ίο. —種記憶體緩衝器，其包含： 一重驅電路，用以從一第一點對點鏈結接收一信 號，且在一第二點對點鏈結上重驅該信號；以及 5 耦接該重驅電路之一記憶體介面，其中該記憶體介 面包含一資料累增器。 11. 依據申請專利範圍第10項之記憶體緩衝器，其中該等點 對點鏈結包含單向鏈結。 12. 依據申請專利範圍第10項之記憶體緩衝器，其中該資料 10 累增器包含一FIFO結構。 13. 依據申請專利範圍第10項之記憶體緩衝器，其中更包含 一第二重驅電路來從一第三點對點鏈結接收一第二信 號及重驅一第四點對點鏈結上之該第二信號。 14. 依據申請專利範圍第13項之記憶體緩衝器，其更包含耦 15 接於該記憶體介面及該第二重驅電路之間的一第二資 料累增器。 15. —種記憶體系統，其包含： 一記憶體控制器； 具有一重驅電路之一記憶體媒介；以及 20 一第一點對點鏈結，排置以從該控制器傳送一信號 至該記憶體媒介之該重驅電路； 其中該記憶體媒介包含k接至該重驅電路之一資 料累增器。 16. 依據申請專利範圍第15項之記憶體系統，其中該等點對 1283414 點鏈結包含單向鏈結。 17. 依據申請專利範圍第15項之記憶體系統，其中該資料累 增器包含一FIFO結構。 18. 依據申請專利範圍第15項之記憶體系統，其更包含一第 5 二點對點鏈結被排置以從該記憶體媒介傳送一信號至 該控制器。 19. 依據申請專利範圍第15項之記憶體系統，其中該記憶體 媒介更包含一第二重驅電路。 20. 依據申請專利範圍第18項之記憶體系統，其中該記憶體 10 媒介更包含耦接該第二重驅電路之一第二資料累增器。 21. —種用於操作記憶體介面之方法，其包含之步驟如下： 在一第一點對點鏈結上接收一第一信號； 在一第二點對點鏈結上重驅該第一信號； 累增來自該第一訊號之寫入資料；以及 15 遞送該寫入資料至一記憶體裝置。 22. 依據申請專利範圍第21項之方法，其中該點對點鏈結包 含單向鏈結。 23. 依據申請專利範圍第21項之方法，其中累增及遞送該寫 入資料包含以一先進先出（FIFO)之順序累增及遞送該 20 寫入資料。 24. 依據申請專利範圍第21項之方法，其更包含下述步驟： 在一第三點對點鏈結上接收一第二信號；以及 在一第四點對點鏈結上重驅該第二信號。 25. 依據申請專利範圍第21項之方法，其更包含下述步驟： 54 1283414 從一記憶體裝置累增讀取資料；以及 傳送該讀取資料作為該第二訊號。

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