TWI282918B - Method, device, and system for placing a processor in an idle state - Google Patents

Description

1282918 、發明説明（ 背景 本發明係關於置—可程式處理it於-閒置狀態。 可私式處理裔’如供電腦童 器，其可每秒處理數百萬= ^ 私于作菓。某些應用中，處 =可在一固定時間’執行數項作業，但處理器仍保持全 功率以備實施所需作業。其功率消耗在處理器併入―以電 池供電裝置時，甚不理想。 ^ 圖式說明 圖1為一方塊圖以說明一管線可程式處理器之一例。 圖2為一流程圖，說明執行管線之一例。 圖3為一流程圖’說明置一處理器於閒置狀態方法。 圖4為閒置處理|§之邏輯圖。 圖5為一流程圖’說明將處理器自閒置狀態返回之方法。 圖6為一流程圖’說明將處理器自閒置狀態返回之方法： 詳細說明 在某些情況下’處理器之作業如能停止則甚為理… 處理器之作業停止時，至處理器之功率可降低，因：可： 高能源效率及增加電池壽命。下述之技術可提供方 立處理器之閒置狀態，|中，處理器執行甚少，或不處理 作業’此時’4理器不提取執行指令，及/或忽略中斷。 本發明亦揭示自處理器之閒置狀態之”喚醒，，及返回 態之技術。 -4- 74942-940708.doc 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公贅）—

1282918 五、發明説明（2 圖1為-方塊圖，說明具有一執行管線14及控制單元。 之可程式處理器10。控制單元12在一時脈週期期間，控制 指令及資料通過管線14之流程。例如，當處理一指令：， 控制單元12可指揮管線14之各組件以解石馬指令，並=對 應之作業’如將結果寫人記憶體。處理諸之許多作業係 由時脈控制器15供應之時脈信號所驅動。 乂閒置輪出17代表之一連接，輕合管線14至閒置處理 器11，如圖1所示，其為控制單元12之一部份。 理 器η使發生閒置狀態。此外，間置處理器u可宣稱間置輸 裝 出位元π，以指示一閒置狀態。閒置輸出17可能使管線14 暫停並導致管線14之作業中斷。作業之暫停可置處理器1〇 於閒置狀態之-部份。閒置處理器u及閒置輸出17將詳述 •於下。 在某些應用中，可程式處理器10係與主處理器18配合。 處理器10可為主處理器18之附屬或伴隨。在另一應用中， 可程式處理器10可不與另一處理器配合。圖i中所示之系 統係供說明，但非限制本發明之範圍。再者，可能之應用 包括圖1未示出之額外組件，如靜態隨機存取記憶體、虞 流排控制器、中斷處理器及輸入/輸出裝置等。 主處理器18可感測閒置輸出17。藉由感測閒置輸出17， 主處理器18偵測處理器10是否為閒置或主動。主處理器18 尚能適於以一喚醒信號84宣稱以唤醒處理器1〇。 -5- 74942-940708.doc 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐） 五、發明説明（3 ) 儲存於指令快取記憶體16之指令可載入管線14之第一 級，再經由隨後之各級處理。各級實際上可與其他級同時 處理。資料可在系統之時脈週期下，在管線14内各級間傳 遞。指令之結果可在快速一連串的處理後出硯在管線“之 終端。 圖2說明一範例管線14。管線14可有五級：指令提取 (叩、指令解碼（DEC)、位址計算（AC)、執行㈣及寫回 (WB)。指令可由提取單元20在第一級（IF)及位址寄存考24 内之解碼器22在第二級⑽〇時，自記憶體提取，或自指 令高速緩存IH6提取。在次—時脈週期，結果傳輪至第三 級⑽’ *中資料位址產生器26計算任何用以執行作業之 記憶體位址。執行期間（Εχ)’執行單元辦實施作掌如加 =二數字。最後級期間⑽)，結果可寫入記 寄存器30中。 ^ ^ 包括可程式處理器1〇之應用也許遇到一情況，盆 力Γ執行’但仍消耗功率。此情況下，讓❹ °。進入低功率閒置模式較為理想，或主處理器18在-段日: ==處理器10沒有工作可執行時，亦進入閒置狀態， 雖“、、、本@明之範圍並不限於此方面。圖3說明 ΓΖΓΓΛ理器難此程序進人—低功率模式。“ 中斷（54 Λ/處理1118指出時（52)，處理器10可禁』 辦（）。…斷之方法為執行，清除中斷)指令， -6- 74942-940708.doc 釐） 本紙張 用中國國家規格(ϋ_297公- 1282918 A7 B7 五、發明説明（4 ) 其可修改該中斷處理器使用之中斷遮罩。執行CLI指令之 結果，處理器10可忽視中斷而進入閒置狀態。處理器10處 於一閒置狀態時亦忽視中斷。 處理器10將置本身於一已知的閒置狀態（56)。將處理器 10置於一閒置狀態，可使處理器10在稍後時間，自閒置狀 態離開，而不需實施再設定。圖3顯示將處理器10置於閒 置狀態（56)之方法。一閒置請求可經管線14發出一閒置指 令而指出（52)。如下所述，閒置指令可導致設定一閒置旗 標位元80(圖4)(58)。閒置旗標位元80可指出，處理器10已 進入閒置狀態。閒置旗標位元80可儲存記憶體元件，如寄 存器102(圖4)。 閒置指令可在管線14中以系統同步（SSYNC)指令（60)予以 追隨。通常，一 SSYNC指令可規定所有待實施之作業，必 須在次一作業開始前完成。一般而言，SSYNC指令可使已 在管線14中之指令出現，但仍可暫停管線14，不能自快速 緩存器16取出指令，直到系統82(見圖1及4)認可已收到。系 統認可82可指出所有待實施作業已完成。換言之，經管線 14發出SSYNC可能使管線14暫停，而導致IF級、DEC級及 AC級不啟動，而使在前之指令完成實施。例如，SSYNC前 之指令要求系統匯流排不被暫停，而准予完成指令，因而 維持匯流排協定。SSYNC可在EX級暫停到系統收到SSYNC 指令。 74942-940708.doc - 7 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1282918 A7 B7 五、發明説明（5 ) SSYNC指令可執行置處理器10於閒置狀態以夕卜之作業， 但是當執行與閒置指令合併時，該指令設定閒置旗標位元 80(58)，SSYNC指令導致一閒置狀態，如下所述。SSYNC指 令可在處理器10内產生一已知狀態，因為SSYNC指令暫停 管線14直到SSYNC指令前所有作業已完成。此外，當 SSYNV指令到達WB級時，SSYNC指令可’’消除’’或取消所有 或一些管線14中之作業。 系統確認信號82可用以指示在SSYNC指令前之指令已由 處理器10及系統中其他組件執行，如由主處理器18及匯流 排控制器執行。處理器10收到系統確認信號82後，SSYNC 指令將進入WB級並完成執行。因為閒置指令已設定閒置 旗標位元80(58)，但管線14可能仍保留在暫停，SSYNC指 令可能保留在EX級。系統確認信號82可由閒置處理器 11(62)接收。此外，閒置旗標位元80可被感測到（64)，而導 致在閒置輸出17之閒置信號輸出宣稱（66)。管線14可保留 為暫停，直到閒置輸出17被宣稱。由於管線14已暫停， SSYNC指令可在EX級暫停而無法進入WB級。 閒置處理器11可清除閒置旗標位元（68)。閒置旗標位元 80(64)之偵測，設定閒置輸出17(66)及清除間置旗位元80(68) 可由閒置處理器11中之邏輯實施，如下所述。此外，主處 理器18可感測出閒置輸出17，其可感測出處理器10為閒置 狀態，並關閉至處理器10(70)之時脈。除關閉時脈之外， 74942-940708.doc " 8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 1282918 A7 B7 五、發明説明（6 ) 主處理器18可降低至處理器10(70)之功率，即設定一電壓 供應為π閒置模式電壓位準’’。此閒置電壓位準通常較處理 器10作業之”主動模式電壓位準’’為小，但足夠保留寄存器 中之狀態。因為功率消耗與電壓之平方成正比，一特殊實 施例中降低主動模式電壓位準，如自1.3V降至閒置模式電 壓位準之0.7V，可節省大幅功率。藉由時脈關閉及降低功 率，而使處理器10處於一低功率閒置模式。 圖4為根據本發明一實施例之間置處理器11之一邏輯 圖。圖4說明一用以實施上述技術之方法。當處理器10為 主動時，圖中所有位元終止宣稱。閒置旗位元80可能未被 設定以及閒置輸出引線17可能未被宣稱。當閒置指令進入 WB級，一位元於元件符號96處被宣稱。該位元可藉由一像 是寄存器1 0 2之儲存元件而被鎖存。在次一時脈週期，寄 存器102可設定閒置旗標位元80。閒置旗標位元80因為反 饋至OR閘98而可保留，直到閒置輸出17被宣稱。 當閒置旗標位元80已宣稱AND(88)，至SSYNC82之一確認 係被收到，一高位元可能被產生，其鎖存於寄存器94中。 在次一時脈週期中，閒置輸出17可被設定。高位元輸出17 可被反相並通過至AND閘100，其安置一經宣稱之位元於寄 存器102中，導致閒置旗標位元80在次一時脈週期時被清 除。閒置輸出17因為至OR閘90之反饋而可保持為高，直到 一喚醒信號84被宣稱。直到喚醒信號8 4被宣稱，則處理器 74942-940708.doc - 9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 1282918

1〇可保持為閒置。 圖5說明處理器返回一主動狀態之方法的實施例。主處 理器18可恢復時脈至處理器1〇及可恢復功率供應至一作業 位準’例如藉由設定電源供應至主動模式電壓位準（11〇)。 主處理器18亦可產生一喚醒信號84(ii2)。如圖4所示，喚 醒信號84係被反相並送至AND閘92，終止宣稱一可被鎖存 於寄存器94中之位元，於隨後之時脈週期（114)清除輸出位 元17。 清除閒置輸出17可使管線14自暫停被釋放。因系統確認 82已發出，SSYNC指令進入WB級，消除管線14(116)中所有 作業。此時，根據SSYNC指令（118)，自指令快速緩存區16 長:取‘令，進入管線14之指令流再度開始。接著ssync之後 的指令為典型的一 STI(恢復中斷）指令，其可恢復中斷任 務（120)。管線14於是可以程式順序處理指令（122)，即為， 當喚醒時，處理器10可繼續當處理器10進入閒置模式所停止 之作業。 當處於閒置模式時，處理器10可忽視中斷。處理器1〇亦 可忽視時脈恢復前所收到之中斷（110)。時脈恢復後，中 斷可被捕獲，但直到中斷恢復前，可能無動作（12〇)。中 斷恢復（120)後，中斷可由處理器10之中斷處理器以一般方 式處理。 圖6說明處理器返回主動狀態之另一實施例。圖6相似 -10- 74942-940708.doc 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐 1282918 A7 B7 五、發明説明（8 ) 於圖5，除了主處理器18產生一中斷（126)。在時脈恢復 (110)後及中斷遮罩恢復前（120)，中斷可發生於如圖6所示 中的任何級。如上所述，當控制權已由中斷處理器轉移至 中斷服務常式（124)，中斷可被捕獲但不會動作直到中斷恢 復前（1 20)。結果，處理器10可執行中斷服務常式之指令 (12 4)，而非以程式順序來處理指令。 本發明數實施例已敘述如上。此等及其他實施例均在以 下申請專利範園之内。 圖式元件符號說明 10可程式處理器 28執行單元 11閒置處理器 30資料暫存器 12控制單元 80閒置旗標 14管線 82系統確認 15時脈控制器 84喚醒 16指令快取 88 AND 閘 17閒置輸出 90 OR 閘 18主處理器 92 AND 閘 20提取單元 94暫存器 22指令解碼 98 OR 閘 24地址寄存器 100AND 閘 26資料位址產生器 102暫存器 74942-940708.doc -11 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

1. 一種用以置一處理器於-間置狀態之方法，包含. 藉由透過該處理器之一執行管線來置 令； 間置狀恶，及暫停該管線提取新才 S在該閒置狀態時，停止料 拎止對该處理器之中斷；及 宣稱在該處理器之一輸出終 態 、鲕4 仏唬為該間置沿 2 ·如申請專利範圍第1項之方法， 万忐，尚含停止對該處理 時脈信號輸入。^ 3 ·如申請專利範圍第1項之方法， 刀法尚含降低對該處理器之 功率輸入。 4.如申請專利範圍第1項之方法，尚包含： 設定一閒置旗標； 經由該管線傳送-系統同步指♦，用以暫停該管線 提取新指令，該系統同步指令導致產生一確認信號於該 管線中該系統同步指令前之所有未決指令被完成之 後；及 基於感測該閒置旗標及該確認信號，將該處理器置 於一閒置狀態。 5·如申請專利範圍第4項之方法，其中在該確認信號產生 如’該系統同步指令之處理導致處理器進入一已知狀 態，其中該已知狀態允許該處理器脫離該閒置狀態而不 需經屋一重置。. 74942-951014.doc 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) A8 B8 C8

   1282918 6 ·如申明專利範圍第4項之方法，尚含當該系統同步指令 到達該g線中之一寫回（WB )級時，取消管線中之所有 作業。 7·如申明專利範圍第1項之方法，尚包含接收一喚醒信 號，以致使該處理器脫離該閒置狀態。 8 .如申清專利範圍第丨項之方法，尚包含接收一唤醒信號 以恢復對該處理器之中斷，並繼續當該處理器置於該間 置狀態時所停止之作業。 9_一種用以暫停一執行管線之裝置，該裝置包含： 一執行管線，其包含複數個級，該等級包括一指令 提取級；及 一閒置處理器，耦合至該執行管線； 其中該閒置處理器適於暫停該執行管線提取一新指 令’以響應一閒置指令與一系統同步確認。 1 〇 ·如申請專利範圍第9項之裝置，該閒置處理器包含一 輸出終端，其中該閒置處理器適於在該輸出終端上宣稱 一信號，以響應該閒置指令與該系統同步確認。 11·如申請專利範圍第1〇項之裝置，其中該輸^終端係耗 合至一記憶體元件。 12·如申起專利範圍第9項之裝置，該間置處理器包含一喚 醒輸入終端，該間置處理器適於中斷該執行管線之暫 停，以響應在該喚醒輸入終端所接收之一信號。 13·如申請專利範圍第9項之裝置，其中該間置處理器適於 74942-951014.doc -2- 1282918 - C8 D8 六、申請專利範圍 設定一閒置旗位元以響應該閒置指令，以及清除該閒置 旗標位元，以響應一系統同步之確認。 14. 一種用以置一第一處理器於一閒置狀態之系統，該系統 包含： 一第一處理器，該第一處理器適於進入該閒置狀態 及供應一閒置輸出信號至一執行管線； 一第二處理器，其耦合至該第一處理器； 一時脈適於供應一時脈信號至該第一處理器；及 其中該第一處理器包括一執行管線及耦合至該執行 管線之一閒置處理器； 其中，該第二處理器停止供應至該第一處理器之該 時脈信號，以響應感測該閒置輸出信號而致使該第一處 理器進入該閒置狀態。 15. 如申請專利範圍第14項之系統，其中該第一處理器適於 在該閒置狀態時，忽視自談第二處理器發出之中斷。 16. 如申請專利範圍第14項之系統，其中該第二處理器適於 供應一喚醒信號至該第一處理器，且該第一處理器適於 在談第一處理器感測出該喚醒信號時，脫離該閒置狀 態。 17. —種使一處理器脫離一閒置狀態之方法，包含： 供應時脈信號至一處理器，其中該處理器係處於一 閒置狀態且不響應中斷； 發送信號至該處理器以脫離該閒置狀態； 74942-951014.doc - 3 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 申請專利範圍 取消在該處理器之一 ^ ^ ^ ^ 執行管線中的全部動作·及 恢復該處理n料^之 ，及 18. 如申請專利範圍第17項 二‘ 一 準供應電源至該處理器。、尚包3以一正常作業位 19. 如申請專利範圍第17項之方法尚包含 供應一中斷至該處理器；及 在該處理器對中斷廡 斷服務常^ 、應恢錢，轉移控制至-中 20·如申請專利範圍第17 、之方法，尚包含在該取消在該執 4亍g線中的全部動作之牛 切邛之步驟後提取一恢復指令。 21·如申請專利範圍第2〇 項之方法，該經提取之恢復指令恢 復該處理器對中斷之響應。 22.如申请專利範圍第I?項 禾項之方法，其中該處理器供應一間 置輸出仏旒’該方法尚包含清除該閒置輸出信號。 23·種用以置一處理器由一第一模式進入一第二模式之方 法，該方法包含： 才呆作一處理器於一第一棋式下； 藉由透過該處理器之一執行管線傳送一閒置指令以 置該處理器於一第二模式下，以及暫停該管線提取新指 令； 其中該處理器在該第二模式較在該第一模式消耗較 少功率；及 在该第二模式下，停止對該處理器之中斷。 -4- 74942-951014.doc 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1282918 A8 B8 __ C8 Γ--------------D8 六、申請Κϋ—" -—— 24·如申凊專利範圍第23項之方法，尚包含停止輸入至該處 理器之時脈信號。 25·如申請專利範圍第23項之方法，尚包含降低對該處理器 之電源供應。 26.如申請專利範圍第23項之方法，其中該處理器包括一執 行管線’其中該執行管線在該處理器處於該第二模式時 不執行動作。 以·如申請專利範圍第23項之方法，尚包含在該處理器處於 | 該第二模式時發出一輸出信號，以指出該處理器係處於 該第二模式下。 28·如申請專利範圍第23項之方法，尚包含： 當该處理器處於該第二模式時，發出一輸入信號至 該處理器； 返回該處理器至該第一模式以響應該輸入信號；及 啟動中斷至處理器。 29.如申凊專利範圍第28項之方法，其中該處理器包括一 執行管線，返回該處理器至該第一模式尚包含取消在該 執行管線中之所有作業以響應該輸入信號之接收。 74942-951014.doc 5·