TWI281251B - Buried photodiode for image sensor with shallow trench isolation technology - Google Patents

Description

:1281251 • 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置，更進一步的說，係 有關於一種埋入式光電二極體。 【先前技術】 由於互補型金氧半導體（complementary metal oxide semiconductor, CMOS)影像感測器（image sensor)具有較低 φ 的成本、較優異的性能、以及較電荷板合裝置（charge coupled device，CCD)為高的解析度，因此，已成為固態影 像技術（solid state imaging technology)中最重要的技術之 一。除此之外，可使用成像電路(imaging circuitry)來整合 信號處理邏輯（signal processing logic)，因此使單一積體晶 片（single integrated chip)能夠成為完全獨立的成像裝置 (stand alone imaging device)。目前較常使用的主動式像素 感測器（active pixel sensor)包括三或四個電晶體(transistors) 春 以及N/P型井區（well)光電二極體(photodiode)，但具有相 當大的暗電流(dark current)此缺點。暗電流會降低影像感測 器的信號雜訊比（signal-to-noise)而降低影像品質。另一種 主動式像素感測器為固定式光電二極體(pinned photodiode， PPD)’亦稱為埋入式光電二極體(buried photodiode)，因其 具有PNP(或NPN)接面(junction)結構，而此接面結構是埋 入於靠近矽基底表面的基底中，故稱為埋入式光電二極 體。固定式光電二極體（即埋入式光電二極體）可以增加消 0503-A31754TWF/Shine 5 :1281251 耗深度（depletion depth)，而產生較高的量子效率（quantum efficiency)，使較多的入射光子(photons)可轉變為電荷，改 善藍光的光照敏感性(color response)，並可減少暗電流的發 生。 然而，由於不容易在淺溝槽隔離結構的侧壁上控制淺 接面（shallowjunction)，因此習知的固定式光電二極體與淺 溝槽隔離結構(shallow trench isolation，STI)技術並不相容 (compatible)。一般的溝槽隔離(trench isolation)是使用乾姓 • 刻（dry etch)的方式形成，因此，溝槽表面通常具有大量的 界面缺陷（interface states)，此界面缺陷會導致高的表面衍 生速度（surface generation velocity)以及較大的暗電流發 生。傳統溝槽的形成亦容易導致結晶缺陷的發生，例如差 排（dislocation)以及原子的堆疊錯誤（伽^叫fauit)等，上述 結晶缺陷會降低載子的壽命並導致暗電流增加。淺溝槽隔 離結構的側壁區域與底部區域具有較基底為高的矽原子密 度’而形成具有較高密度的陷阱區（trap sites)，此位於二氧 • 化破與石夕原子之交界處的陷阱區會捕捉電子或電洞，造成 7G件的效率降低。在傳統具有溝槽隔離的光電二極體中， 會在淺溝槽卩闲離結構與擴散區（即光電二極體的PN接面） 之間形成P型井區作為緩衝層之用。但此設計僅能減少位 於石夕基底表面之界面處的陷阱區數量，但無法減少位於淺 溝槽隔離結構之側壁上的陷阱區數量。 【發明内容】 0503-A31754TWF/Shine 6 1281251

I I 有鑑於此，本發明主要提供一種半導體裝置以及形成 半導體裝置的方法，用以降低沿著淺溝槽隔離結構之側壁 上因高密度陷阱區所導致的暗電流，在本發明的一實施例 中提供一種半導體裝置，此半導體裝置包括半導體基底、 隔離區域、閘極結構、第一摻雜區域以及第二摻雜區域， 此半導體基底為第一導電型態，且半導體基底具有溝槽， 此溝槽包括底部區域與側壁區域，隔離區域形成於溝槽的 底部區域上，閘極結構覆蓋於溝槽的側壁區域上，第一摻 • 雜區域為第二導電型態，第一摻雜區域形成於半導體基底 上，並鄰近於溝槽與閘極結構，第二摻雜區域為第一導電 型態，並形成於第一摻雜區域上，且接近半導體基底的表 面0 在本發明的另一實施例中提供一種形成半導體裝置的 方法，包括提供半導體基底，此半導體基底為第一導電型 態，在半導體基底上形成溝槽，此溝槽包括底部區域與側 壁區域’在溝槽中填入介電材料’而形成隔離結構’在半 _ 導體基底中形成第一摻雜區域，此第一摻雜區域為第二導 電型態，且第一摻雜區域鄰近於隔離結構，在隔離結構中 形成凹陷，暴露出溝槽之側壁區域的一部分，其中溝槽的 底部區域上殘留有一部分的隔離結構，而形成隔離區域， 以及在溝槽的側壁區域上形成閘極結構。 為讓本發明之上述目的、特徵和優點能更明顯易懂， 下文特舉較佳實施例，並配合所附圖式，作詳細說明如下： 0503-A31754TWF/Shine 7 1281251 \ 【實施方式】 本發明主要提供一種半導體裝置以及形成半導體裝置 的方法。在本發明的一實施例中，影像感測器的像素胞 (Pixel cell)具有埋入式光電二極體結構、淺溝槽隔離結構以 及金氧半（metal oxide semiconductor, MOS)電容結構。埋入 式光電二極體具有埋入於靠近矽基底表面的PN(或Np)接 面’可降低暗信號(dark signal)產生，並改善短波長光線(例 如藍光）的光照敏感性。金氧半電容結構是沿著淺溝槽隔離 _ 結構侧壁形成，用以掩蓋（cover)位於淺溝槽隔離結構侧壁 上的鬲密度陷阱區，藉此可更進一步的減少暗信號。本發 明所提供之形成半導體裝置的方法可與單一電晶體靜態隨 機存取記憶體（ITransistor-Static Random Access Memory ; 1T_SRAM或1TQ)製程相結合，而實現單晶片攝影機 (camera-on-chip)技術。 第1-6圖係根據本發明一實施例所繪示之埋入式光電 二極體的截面示意流程圖。 馨 睛參照第1圖’首先提供具有第一導電型態的半導體 基底10，並且在此半導體基底10中形成有至少一個以上 的溝槽(trench)ll，此溝槽11是作為隔離區域用，在後續 的製程中可在此形成金氧半（metal oxide semiconductor， MOS)電容結構。在本發明的一實施例中，每一個像素胞可 包括兩個溝槽11，而溝槽11是形成於半導體基底1〇中。 溝槽11由侧壁區域11a與底部區域lib所構成。 在本發明的一實施例中，半導體基底1〇可以是由摻雜 0503-A31754TWF/Shine 8 Φ 1281251 有微量p型摻雜物的矽基底所構成，然而本發明不限於 此，本發明亦可使用其他種類的半導體材料做為基底，例 如矽、鍺或鑽石等元素半導體（elementary semieQn^uetc^， 或者是例如碳化矽、砷化鎵、砷化銦或磷化銦等複合半導 體。此半導體基底10亦可以包括如下材料··覆蓋於整體半 導體（bulk semiconductor)之上的磊晶層（epitaxial layer)、覆 蓋於整體矽(bulk silicon)之上的鍺化矽層、覆蓋於整體錯化 石夕之上的石夕材料層或者半導體覆蓋絕緣物 _ (semiconductor-on-insulator，SOI)結構。在本發明的一實施 例中’半導體基底10是摻雜P型摻雜物，然本發明不限於 此，亦可以使用相反導電型態的摻雜物，例如在半導體基 底10中摻雜N型摻雜物，而在後續形成的光電二極 域14中摻雜P型摻雜物。 在形成溝槽11之後，接著如第2圖所#，將介電材料 12填入溝槽11之中，用以形成淺溝槽隔離(STI)結構。 淺溝槽隔離結構13可以使用以下步驟形成，但並不以此為 • 限：#刻半導體基底10而形成溝槽11，將介電材料12埴 入溝槽11之中，將多餘的介電材料12研磨移除(pokh off)，將溝槽11平坦化’之後進行下1段的製造。介電 材料12可以是氧化物(例如氧化石夕）、氮氧化物、氮化物(例 如氮化碎）、碳化石夕、其他合適的介電材料或上述材料的祖 合。淺溝槽隔離結構13的深度可介於約25〇〇_1〇〇〇〇埃之 間。 、 請參照第3圖，在形成淺溝槽隔離結構13之後，接著 0503-A31754TWF/Shine 9 ：1281251 在兩個淺溝槽隔離結構13之間形成具有第二導電型態的 光電二極體區域14。此光電二極體區域14可以較溝槽的 底部區域lib為高。此外，光電二極體區域14可以播雜有 微量的N型摻雜物，且由以下步驟形成，但並不以此為限： 具有開口的光阻罩幕（圖中未顯示）置於半導體基底1〇之 上，用來圖案化(pattern)半導體基底1〇中的光電二極體區 域14 ;之後’透過此開口 ’將例如為鱗、石申或銻等n型捧 雜物植入(implanted)半導體基底10中而形成光電二極體區 域14。此光電^ 一極體區域14可作為光敏電荷累積區 (photosensitive charge accumulating region)之用，用來聚集 (collect)光感電子(photo-generated electrons)。光電二極體 區域14中的摻雜劑量是介於5*10u至l*l〇14at〇ms/cm2之 間。 請參照第4圖，在形成淺溝槽隔離結構13與光電二極 體區域14之後，一部份位於溝槽11之中的介電材料12被 移除，而形成凹陷16，此凹陷16暴露出一部份環繞著光 • 電二極體區域14的側壁區域ila〃，而一部份的介電材料 12則殘留在底部區域nb，作為隔離區域12a之用。在上 述的移除過程中使用了光罩層（圖中未顯示）用以圖案化欲 移除的介電材料12。此外，上述移除過程中所形成的側壁 區域lla〃 ’可用來在後續製程中，在此侧壁區域lla〃上形 成具有金氧半電容結構的閘極結構。凹陷16可使用濕蝕刻 的方式形成，深度則約介於1500-9000埃之間。隔離區域 12a的頂部表面可低於光電二極體區域14的底部表面。 〇503-A31754TWF/Shine !281251 請參照第5圖，在形成凹陷16之後，可使用沉積、微 影(lithography)、遮罩(masking)技術與乾#刻等方式，在半 導體基底10與側壁區域11a〃上，形成具有金氧半電容結 構的閘極結構19。此閘極結構19包括閘極介電層18以及 堆疊於閘極介電層18之上的閘極導電層20。閘極介電層 18是沉積於半導體基底1〇之上，並經過圖案化而形成於 側壁區域11a〃上。此外，閘極介電層18亦可延伸至光電 二極體區域14之一部分的頂部表面上。閘極導電層20是 沉積並圖案化於閘極介電層18之上而覆蓋侧壁區域 11a〃。此外，閘極導電層20亦可延伸至光電二極體區域 14之一部分的頂部表面上，以及一部份的隔離區域12a之 上。上述製程可利用微影（photolithography)步驟以及姓刻 步驟，並透過光罩(photomask)，將欲定義（define)的圖案轉 移至閘極導電層20與閘極介電層18上，而完成閘極結構 19之圖案化步驟的進行。上述的微影步驟，可包括光阻塗 佈、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光、 曝光後烘烤（post-exposure baking)、光阻顯影（developing)、 硬烘烤（hard baking)以及光阻移除(stripping)。上述的蝕刻 步驟，可包括濕式蝕刻、乾式蝕刻、離子反應蝕刻 (ion-reactive-etch，RIE)以及其他合適的蝕刻方法。在上述 圖案化步驟完成之後，可接著進行清潔步驟，以避免製程 中造成的污染影響後續的元件性能。 在本發明的一實施例中，閘極介電層18可由氧化矽所 構成，而形成厚度則視金氧半場效電晶體 0503-A31754TWF/Shine 11 ⑧ 1281251 (metal-oxide-semiconductor field effect transistor, MOSFET) 的尺寸（scaling)需要進行適當的調整，並可透過以下的方法 形成：熱氧化法（thermal oxidation)、化學氣相沉積法 (chemical vapor deposition，CVD)、原子層沉積法（atomic layer deposition，ALD)或其他製程方法。而閘極介電層18 的組成材料亦可由例如氧化物、氮化物、高介電常數材料 或上述材料之組合所構成。 在本發明的一實施例中，閘極導電層20可由多晶矽層 書 （polysilicon layer)所構成，而閘極長度則視金氧半場效電晶 體的尺寸需要進行適當的調整，並可透過以下的方法形 成：低壓化學氣相沉積法（low pressure chemical vapor deposition，LPCVD)、化學氣相沉積法，以及具有合適矽來 源材料（silicon source material)的物理氣相沉積濺鑛法 (physical vapor deposition sputtering，PVD sputtering)。閘極 導電層20可依照需要摻雜不同種類的離子摻雜物而達到 所需的導電型態。除了多晶石夕之外，閘極導電層20亦可使 參 用金屬、金屬合金、單晶矽或上述材料的組合所構成。 請參照弟6圖’在形成閘極結構19(金氧半電容结構） 之後，接著在光電二極體區域14之上形成具有第一導電型 態的固定(pinned)表面層22，例如可在光電二極體區域14 暴露出的上表面區域上形成固定表面層22。此固定表面声 22最好疋具有南辰度的p型換雜物，而形成厚声 觀_埃之間，且固定表面層22中所具有== 是大於半導體基底10中所具有的摻雜物濃度。固定表面戶 0503-A31754TWF/Shine 12 1281251 22鄰近於閘極結構19，並藉由閘極介電層18而與閘極導 電層20相隔。固定表面層22的摻雜劑量是介於ι*ι〇12至 3$l()14atc)ms/cm2之間，而摻雜物可以是例如硼、銦或其他 合適的P型摻雜物。當光電二極體完全耗盡（fully depleted) 時’光電二極體的電位(potential)基本上為固定值，且固定 式光電二極體的電子容量基本上取決於影像感測器（image sensor)的接雜程度（d〇ping ievel)以及摻雜進主動層（active layer)的摻雜物而定。在本發明的一實施例中，形成於半導 鲁體基底10之中的PNP結構是作為固定式光電二極體用。 在本說明書中，雖利用以PNP結構為主的固定式光電二極 體此貫施例來進行說明，然本發明不限於此，在本發明的 另一實施例中，亦包括以NPN結構為主的固定式光電二極 體。 清繼續參照第6圖，在形成固定表面層22之後，可在 間極導電層20的側壁上形成介電間隔物24。除此之外， 春石夕化物層（圖中未顯示）亦可選擇性地形成於閘極導電層20 之上。在所有成像電路的閘極結構中都可形成矽化物層， 而此矽化物層可由下列材料所構成··矽化鈦、矽化鎢、矽 化鈷、矽化鉬或矽化鈕。之後，像素胞可進行後續加工， 在/、上^/成例如層間介電層（in如ild)等 其他元件。 與傳統影像感測器的像素胞相較，本發明的像素胞使 用具有金氧半電容結構的閘極結構，用以掩蓋(cover)位於 淺溝槽隔離結構側壁上的高密度陷阱區(tmp site)，藉此可 0503-A31754TWF/Shin( ⑧ 13 1281251 進一步地降低暗信號，並改善短波長光線（例如藍光）的光 照敏感性。這樣的設計可有效控制位於淺溝槽隔離結構侧 壁上的淺接面，使固定式光電二極體與淺溝槽隔離結構能 更為相容。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此項技藝者，在不脫離本發明之精 神和範圍内，當可作更動與潤飾，因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。

0503-A31754TWF/Shine 14(S) 1281251 【圖式簡單說明】 第1圖至第6圖係根據本發明一實施例所繪示之具有 金氧半電容結構的埋入式光電二極體的截面示意流程圖。 【主要元件符號說明】 11〜溝槽； lib〜底部區域； 12a〜隔離區域； 14〜光電二極體區域， 18〜閘極介電層； 20〜閘極導電層； 24〜介電間隔物。 10〜半導體基底； 11 a、11 a 〃〜側壁區域； 12〜介電材料； • 13〜淺溝槽隔離結構； 16〜凹陷； 19〜閘極結構； 22〜固定表面層；

0503-A31754TWF/Shine 15 ⑧

Claims (1)

1281251 十、申請專利範固： L-種半導體襄置 —半導體基底，該· 5亥半導體基底具有-溝槽，f基底為—第—導電型態，Λ 一側壁區域； ^中U亥;冓槽包括一底部區域與 一隔離區域，形成於上 -間極結構，覆|=;冓槽的該底部區域上； -第-摻雜c槽的該側壁區域上，· 態，該第-摻雜區域形成^ ―摻雜區域為-第二導電型 溝槽與該閘極結構；以及；r導體基底中，並鄰近於該 3二摻雜區域’該第二推雜 ，:該弟二摻雜區域形成於該第一摻雜:::第-導電型 忒半導體基底的表面。 /、时或上，且鄰近於 2·如申請專利範圍第j項所 r“冓延伸並覆蓋住該第-摻雜區^ 摻雜區域 第二 的表面上 4. 如申請專利範圍第丨項所述之半導體|置， 閘極結構延伸並覆蓋住該隔離區域的部份表面。/、 w 5. 如申请專利範圍第1項所述之半導體震置，1 第一導電型態為P型，而該第二導電型態為^型。/、该 6. 如申請專利範圍第1項所述之半導體裝置，其中該 0503-A31754TWF/Shine 16 1281251 第二摻雜區域中所具有的摻雜物濃度是大於該半導體基底 中所具有的摻雜物濃度。 7. 如申請專利範圍第1項所述之半導體裝置，其中該 閘極結構包括一閘極介電層與一閘極導電層，其中該閘極 導電層是形成於該閘極介電層上。 8. 如申請專利範圍第7項所述之半導體裝置，其中該 閘極介電層是由氧化物所構成。 9. 如申請專利範圍第7項所述之半導體裝置，其中該 • 閘極導電層是由多晶矽所構成。 10. 如申請專利範圍第1項所述之半導體裝置，其中 該閘極結構覆蓋該溝槽之該側壁區域上的該第一摻雜區 域。 11. 一種形成半導體裝置的方法，包括： 提供一半導體基底，該半導體基底為一第一導電型態； 在該半導體基底上形成一溝槽，該溝槽包括一底部區 域與一侧壁區域； • 在該溝槽中填入一介電材料而形成一隔離結構； 在該半導體基底中形成一第一摻雜區域，該第一摻雜 區域為一第二導電型態，且該第一摻雜區域鄰近於該隔離 結構； 在該隔離結構中形成一凹陷，暴露出該溝槽之該側壁 區域的一部分，其中該溝槽的該底部區域上殘留有一部分 的該隔離結構，而形成一隔離區域；以及 在該溝槽的該側壁區域上形成一閘極結構。 0503-A31754TWF/Shine 17 1281251 12. 如申請專利範圍第11項所述之形成半導體裝置的 方法，更包括在該第一推雜區域上形成一第二換雜區域， 該第二摻雜區域為該第一導電型態，且該第二摻雜區域接 近該半導體基底的表面。 13. 如申請專利範圍第12項所述之形成半導體裝置的 方法，其中該閘極結構延伸並覆蓋住該第一摻雜區域的部 份頂部表面上。 14. 如申請專利範圍第13項所述之形成半導體裝置的 方法，其中該第二摻雜區域是形成於該第一摻雜區域的表 面上，並鄰近於該閘極結構。 15. 如申請專利範圍第11項所述之形成半導體裝置的 方法，其中該閘極結構延伸並覆蓋住該隔離區域的部份表 面0 16. 如申請專利範圍第11項所述之形成半導體裝置的 方法，其中該第一導電型態為P型，而該第二導電型態為 N型。 17. 如申請專利範圍第11項所述之形成半導體裝置的 方法，其中該第二摻雜區域中所具有的摻雜物濃度是大於 該半導體基底中所具有的摻雜物濃度。 18. 如申請專利範圍第11項所述之形成半導體裝置的 方法，其中該閘極結構包括一閘極介電層與一閘極導電 層，其中該閘極導電層是形成於該閘極介電層上。 19. 如申請專利範圍第11項所述之形成半導體裝置的 方法，其中該閘極介電層是由氧化物所構成。 0503-A31754TWF/Shine 18 ⑧ :1281251 20.如申請專利範圍第11項所述之形成半導體裝置的 方法，其中該閘極導電層是由多晶矽所構成。

0503-A31754TWF/Shine 19