CN100438060C - 半导体装置及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体装置及其形成方法，此半导体装置包括半导体基底、隔离区域、栅极结构、第一掺杂区域以及第二掺杂区域，此半导体基底为第一导电型态，且半导体基底具有沟槽，此沟槽包括底部区域与侧壁区域，隔离区域形成于沟槽的底部区域上，栅极结构覆盖于沟槽的侧壁区域上，第一掺杂区域为第二导电型态，第一掺杂区域形成于半导体基底上，并邻近于沟槽与栅极结构，第二掺杂区域为第一导电型态，并形成于第一掺杂区域上，且接近半导体基底的表面。本发明可进一步地降低暗信号，并改善短波长光线的光照敏感性。可有效控制位于浅沟槽隔离结构侧壁上的浅接面，使固定式光电二极管与浅沟槽隔离结构能更为相容。
Description
技术领域
本发明是有关于一种半导体装置，更进一步的说，是有关于一种埋入式光电二极管。
背景技术
由于互补型金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)影像感测器(image sensor)具有较低的成本、较优异的性能、以及较电荷耦合装置(charge coupled device，CCD)为高的解析度，因此，已成为固态影像技术(solid stateimaging technology)中最重要的技术之一。除此之外，可使用成像电路(imaging circuitry)来整合信号处理逻辑(signalprocessing logic)，因此使单一集成晶片(single integrated chip)能够成为完全独立的成像装置(stand alone imaging device)。目前较常使用的主动式像素感测器(active pixel sensor)包括三或四个晶体管(transistors)以及N/P型阱区(well)光电二极管(photodiode)，但具有相当大的暗电流(dark current)的缺点。暗电流会降低影像感测器的信号信噪比(signal-to-noise)而降低影像品质。另一种主动式像素感测器为固定式光电二极管(pinnedphotodiode，PPD)，亦称为埋入式光电二极管(buriedphotodiode)，因其具有PNP(或NPN)结(junction)结构，而此结结构是埋入于靠近硅基底表面的基底中，故称为埋入式光电二极管。固定式光电二极管(即埋入式光电二极管)可以增加消耗深度(depletion depth)，而产生较高的量子效率(quantumefficiency)，使较多的入射光子(photons)可转变为电荷，改善蓝光的光照敏感性(color response)，并可减少暗电流的发生。
然而，由于不容易在浅沟槽隔离结构的侧壁上控制浅接面(shallow junction)，因此已知的固定式光电二极管与浅沟槽隔离结构(shallow trench isolation，STI)技术并不相容(compatible)。一般的沟槽隔离(trench isolation)是使用干蚀刻(dry etch)的方式形成，因此，沟槽表面通常具有大量的界面缺陷(interfacestates)，此界面缺陷会导致高的表面衍生速度(surfacegeneration velocity)以及较大的暗电流发生。传统沟槽的形成亦容易导致结晶缺陷的发生，例如错位(dislocation)以及原子的堆叠错误(stacking fault)等，上述结晶缺陷会降低载流子的寿命并导致暗电流增加。浅沟槽隔离结构的侧壁区域与底部区域具有较基底为高的硅原子密度，而形成具有较高密度的陷阱区(trap sites)，此位于二氧化硅与硅原子的交界处的陷阱区会捕捉电子或空穴，造成元件的效率降低。在传统具有沟槽隔离的光电二极管中，会在浅沟槽隔离结构与扩散区(即光电二极管的PN结)之间形成P型阱区作为缓冲层之用。但此设计仅能减少位于硅基底表面的界面处的陷阱区数量，但无法减少位于浅沟槽隔离结构的侧壁上的陷阱区数量。
发明内容
有鉴于此，本发明主要提供一种半导体装置以及形成半导体装置的方法，用以降低沿着浅沟槽隔离结构的侧壁上因高密度陷阱区所导致的暗电流。
在本发明提供一种半导体装置，此半导体装置包括半导体基底、隔离区域、栅极结构、第一掺杂区域以及第二掺杂区域，此半导体基底为第一导电型态，且半导体基底具有沟槽，此沟槽包括底部区域与侧壁区域，隔离区域形成于沟槽的底部区域上，栅极结构覆盖于沟槽的侧壁区域上，第一掺杂区域为第二导电型态，第一掺杂区域形成于半导体基底上，并相邻于沟槽与栅极结构，第二掺杂区域为第一导电型态，并形成于第一掺杂区域上，且相邻于半导体基底的表面。
本发明所述的半导体装置，该栅极结构延伸并覆盖住该第一掺杂区域的部分顶部表面。
本发明所述的半导体装置，该栅极结构延伸并覆盖住该隔离区域的部分表面。
本发明所述的半导体装置，该栅极结构包括一栅极介电层与一栅极导电层，其中该栅极导电层形成于该栅极介电层上。
本发明所述的半导体装置，该栅极结构覆盖住该沟槽线的该侧壁区域上的该第一掺杂区域。
在本发明另提供一种形成半导体装置的方法，包括提供半导体基底，此半导体基底为第一导电型态，在半导体基底上形成沟槽，此沟槽包括底部区域与侧壁区域，在沟槽中填入介电材料，而形成隔离结构，在半导体基底中形成第一掺杂区域，此第一掺杂区域为第二导电型态，且第一掺杂区域相邻于隔离结构，在隔离结构中形成凹陷，暴露出沟槽的侧壁区域的一部分，其中沟槽的底部区域上残留有一部分的隔离结构，而形成隔离区域，以及在沟槽的侧壁区域上形成栅极结构。
本发明所述的形成半导体装置的方法，更包括在该第一掺杂区域的表面上形成一第二掺杂区域，该第二掺杂区域为该第一导电型态，该第二掺杂区域相邻于该半导体基底的表面且相邻于该栅极结构。
本发明所述的形成半导体装置的方法，该栅极结构延伸并覆盖住该第一掺杂区域的部分顶部表面。
本发明所述的形成半导体装置的方法，该栅极结构延伸并覆盖住该隔离区域的部分表面。
本发明所述的形成半导体装置的方法，该栅极结构包括一栅极介电层与一栅极导电层，其中该栅极导电层形成于该栅极介电层上。
本发明可进一步地降低暗信号，并改善短波长光线的光照敏感性。可有效控制位于浅沟槽隔离结构侧壁上的浅接面，使固定式光电二极管与浅沟槽隔离结构能更为相容。
附图说明
图1至图6是根据本发明一实施例所绘示的具有金属氧化物半导体电容结构的埋入式光电二极管的截面示意流程图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
本发明主要提供一种半导体装置以及形成半导体装置的方法。在本发明的一实施例中，影像感测器的像素单元(pixel cell)具有埋入式光电二极管结构、浅沟槽隔离结构以及金属氧化物半导体(metal oxide semiconductor，MOS)电容结构。埋入式光电二极管具有埋入于靠近硅基底表面的PN(或NP)结，可降低暗信号(dark signal)产生，并改善短波长光线(例如蓝光)的光照敏感性。金属氧化物半导体电容结构是沿着浅沟槽隔离结构侧壁形成，用以掩盖(cover)位于浅沟槽隔离结构侧壁上的高密度陷阱区，借此可更进一步的减少暗信号。本发明所提供的形成半导体装置的方法可与单一晶体管静态随机存取存储器(1Transistor-StaticRandom Access Memory；1T-SRAM或1TQ)工艺相结合，而实现单晶片摄影机(camera-on-chip)技术。
图1至图6是根据本发明一实施例所绘示的埋入式光电二极管的截面示意流程图。
请参照图1，首先提供具有第一导电型态的半导体基底10，并且在此半导体基底10中形成有至少一个以上的沟槽(trench)11，此沟槽11是作为隔离区域用，在后续的工艺中可在此形成金属氧化物半导体(metal oxide semiconductor，MOS)电容结构。在本发明的一实施例中，每一个像素单元可包括两个沟槽11，而沟槽11形成于半导体基底10中。沟槽11由侧壁区域11a与底部区域11b所构成。
在本发明的一实施例中，半导体基底10可以是由掺杂有微量P型掺杂物的硅基底所构成，然而本发明不限于此，本发明亦可使用其他种类的半导体材料作为基底，例如硅、锗或钻石等元素半导体(elementary semiconductor)，或者是例如碳化硅、砷化镓、砷化铟或磷化铟等复合半导体。此半导体基底10亦可以包括如下材料：覆盖于整体半导体(bulk semiconductor)之上的外延层(epitaxial layer)、覆盖于整体硅(bulk silicon)之上的锗化硅层、覆盖于整体锗化硅之上的硅材料层或者半导体覆盖绝缘物(semiconductor-on-insulator，SOI)结构。在本发明的一实施例中，半导体基底10是掺杂P型掺杂物，然本发明不限于此，亦可以使用相反导电型态的掺杂物，例如在半导体基底10中掺杂N型掺杂物，而在后续形成的光电二极管区域14中掺杂P型掺杂物。
在形成沟槽11之后，接着如图2所示，将介电材料12填入沟槽11之中，用以形成浅沟槽隔离(STI)结构13。浅沟槽隔离结构13可以使用以下步骤形成，但并不以此为限：蚀刻半导体基底10而形成沟槽11，将介电材料12填入沟槽11之中，将多余的介电材料12研磨移除(polish off)，将沟槽11平坦化，之后进行下一阶段的制造。介电材料12可以是氧化物(例如氧化硅)、氮氧化物、氮化物(例如氮化硅)、碳化硅、其他合适的介电材料或上述材料的组合。浅沟槽隔离结构13的深度可介于约2500-10000埃之间。
请参照图3，在形成浅沟槽隔离结构13之后，接着在两个浅沟槽隔离结构13之间形成具有第二导电型态的光电二极管区域14。此光电二极管区域14可以较沟槽的底部区域11b为高。此外，光电二极管区域14可以掺杂有微量的N型掺杂物，且由以下步骤形成，但并不以此为限：具有开口的光致抗蚀剂罩幕(图中未显示)置于半导体基底10之上，用来图案化(pattern)半导体基底10中的光电二极管区域14；之后，透过此开口，将例如为磷、砷或锑等N型掺杂物注入(implanted)半导体基底10中而形成光电二极管区域14。此光电二极管区域14可作为光敏电荷累积区(photosensitivecharge accumulating region)之用，用来聚集(collect)光感电子(photo-generated electrons)。光电二极管区域14中的掺杂剂量是介于5×1011至1×1014atoms/cm2之间。
请参照图4，在形成浅沟槽隔离结构13与光电二极管区域14之后，一部分位于沟槽11之中的介电材料12被移除，而形成凹陷16，此凹陷16暴露出一部分环绕着光电二极管区域14的侧壁区域11a”，而一部分的介电材料12则残留在底部区域11b，作为隔离区域12a之用。在上述的移除过程中使用了光罩层(图中未显示)用以图案化欲移除的介电材料12。此外，上述移除过程中所形成的侧壁区域11a”，可用来在后续工艺中，在此侧壁区域11a”上形成具有金属氧化物半导体电容结构的栅极结构。凹陷16可使用湿蚀刻的方式形成，深度则约介于1500-9000埃之间。隔离区域12a的顶部表面可低于光电二极管区域14的底部表面。
请参照图5，在形成凹陷16之后，可使用沉积、微影(lithography)、遮罩(masking)技术与干蚀刻等方式，在半导体基底10与侧壁区域11a”上，形成具有金属氧化物半导体电容结构的栅极结构19。此栅极结构19包括栅极介电层18以及堆叠于栅极介电层18之上的栅极导电层20。栅极介电层18是沉积于半导体基底10之上，并经过图案化而形成于侧壁区域11a”上。此外，栅极介电层18亦可延伸至光电二极管区域14的一部分的顶部表面上。栅极导电层20是沉积并图案化于栅极介电层18之上而覆盖侧壁区域11a”。此外，栅极导电层20亦可延伸至光电二极管区域14的一部分的顶部表面上，以及一部分的隔离区域12a之上。上述工艺可利用微影(photolithography)步骤以及蚀刻步骤，并透过光罩(photomask)，将欲定义(define)的图案转移至栅极导电层20与栅极介电层18上，而完成栅极结构19的图案化步骤的进行。上述的微影步骤，可包括光致抗蚀剂涂布、软烘烤(soft baking)、光罩对准(mask aligning)、曝光、曝光后烘烤(post-exposurebaking)、光致抗蚀剂显影(developing)、硬烘烤(hard baking)以及光致抗蚀剂移除(stripping)。上述的蚀刻步骤，可包括湿式蚀刻、干式蚀刻、离子反应蚀刻(ion-reactive-etch，RIE)以及其他合适的蚀刻方法。在上述图案化步骤完成之后，可接着进行清洁步骤，以避免工艺中造成的污染影响后续的元件性能。
在本发明的一实施例中，栅极介电层18可由氧化硅所构成，而形成厚度则视金属氧化物半导体场效晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)的尺寸(scaling)需要进行适当的调整，并可透过以下的方法形成：热氧化法(thermal oxidation)、化学气相沉积法(chemical vapordeposition，CVD)、原子层沉积法(atomic layer deposition，ALD)或其他工艺方法。而栅极介电层18的组成材料亦可由例如氧化物、氮化物、高介电常数材料或上述材料的组合所构成。
在本发明的一实施例中，栅极导电层20可由多晶硅层(polysilicon layer)所构成，而栅极长度则视金属氧化物半导体场效晶体管的尺寸需要进行适当的调整，并可透过以下的方法形成：低压化学气相沉积法(low pressure chemical vapor deposition，LPCVD)、化学气相沉积法，以及具有合适硅来源材料(siliconsource material)的物理气相沉积溅镀法(physical vapordeposition sputtering，PVD sputtering)。栅极导电层20可依照需要掺杂不同种类的离子掺杂物而达到所需的导电型态。除了多晶硅之外，栅极导电层20亦可使用金属、金属合金、单晶硅或上述材料的组合所构成。
请参照图6，在形成栅极结构19(金属氧化物半导体电容结构)之后，接着在光电二极管区域14之上形成具有第一导电型态的固定(pinned)表面层22，例如可在光电二极管区域14暴露出的上表面区域上形成固定表面层22。此固定表面层22最好是具有高浓度的P型掺杂物，而形成厚度则介于200-2000埃之间，且固定表面层22中所具有的掺杂物浓度是大于半导体基底10中所具有的掺杂物浓度。固定表面层22邻近于栅极结构19，并通过栅极介电层18而与栅极导电层20相隔。固定表面层22的掺杂剂量是介于1×1012至3×1014atoms/cm2之间，而掺杂物可以是例如硼、铟或其他合适的P型掺杂物。当光电二极管完全耗尽(fully depleted)时，光电二极管的电位(potential)基本上为固定值，且固定式光电二极管的电子容量基本上取决于影像感测器(image sensor)的掺杂程度(doping level)以及掺杂进主动层(active layer)的掺杂物而定。在本发明的一实施例中，形成于半导体基底10之中的PNP结构是作为固定式光电二极管用。在本说明书中，虽利用以PNP结构为主的固定式光电二极管此实施例来进行说明，然本发明不限于此，在本发明的另一实施例中，亦包括以NPN结构为主的固定式光电二极管。
请继续参照图6，在形成固定表面层22之后，可在栅极导电层20的侧壁上形成介电间隔物24。除此之外，硅化物层(图中未显示)亦可选择性地形成于栅极导电层20之上。在所有成像电路的栅极结构中都可形成硅化物层，而此硅化物层可由下列材料所构成：硅化钛、硅化钨、硅化钴、硅化钼或硅化钽。之后，像素单元可进行后续加工，在其上形成例如层间介电层(inter-layer-dielectric，ILD)等其他元件。
与传统影像感测器的像素单元相较，本发明的像素单元使用具有金属氧化物半导体电容结构的栅极结构，用以掩盖(cover)位于浅沟槽隔离结构侧壁上的高密度陷阱区(trap site)，借此可进一步地降低暗信号，并改善短波长光线(例如蓝光)的光照敏感性。这样的设计可有效控制位于浅沟槽隔离结构侧壁上的浅接面，使固定式光电二极管与浅沟槽隔离结构能更为相容。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
10：半导体基底
11：沟槽
11a、11a”：侧壁区域
11b：底部区域
12：介电材料
12a：隔离区域
13：浅沟槽隔离结构
14：光电二极管区域
16：凹陷
18：栅极介电层
19：栅极结构
20：栅极导电层
22：固定表面层
24：介电间隔物
Claims (10)
1.一种半导体装置，其特征在于，所述半导体装置包括：
一半导体基底，该半导体基底为一第一导电型态，且该半导体基底具有一沟槽线，其中该沟槽线包括一底部区域与一侧壁区域；
一隔离区域，形成于该沟槽线的该底部区域上；
一栅极结构，覆盖于该沟槽线的该侧壁区域上；
一第一掺杂区域，该第一掺杂区域为一第二导电型态，该第一掺杂区域形成于该半导体基底中，并相邻于该沟槽线与该栅极结构；以及
一第二掺杂区域，该第二掺杂区域为该第一导电型态，该第二掺杂区域形成于该第一掺杂区域上，且相邻于该半导体基底的表面。
2.根据权利要求1所述的半导体装置，其特征在于，该栅极结构延伸并覆盖住该第一掺杂区域的部分顶部表面。
3.根据权利要求1所述的半导体装置，其特征在于，该栅极结构延伸并覆盖住该隔离区域的部分表面。
4.根据权利要求1所述的半导体装置，其特征在于，该栅极结构包括一栅极介电层与一栅极导电层，其中该栅极导电层形成于该栅极介电层上。
5.根据权利要求1所述的半导体装置，其特征在于，该栅极结构覆盖住该沟槽线的该侧壁区域上的该第一掺杂区域。
6.一种形成半导体装置的方法，其特征在于，所述形成半导体装置的方法包括：
提供一半导体基底，该半导体基底为一第一导电型态；
在该半导体基底上形成一沟槽线，该沟槽线包括一底部区域与一侧壁区域；
在该沟槽线中填入一介电材料而形成一隔离结构；
在该半导体基底中形成一第一掺杂区域，该第一掺杂区域为一第二导电型态，且该第一掺杂区域相邻于该隔离结构；
在该隔离结构中形成一凹陷，暴露出该沟槽线的该侧壁区域的一部分，其中该沟槽线的该底部区域上残留有一部分的该隔离结构，而形成一隔离区域；以及
在该沟槽线的该侧壁区域上形成一栅极结构。
7.根据权利要求6所述的形成半导体装置的方法，其特征在于，更包括在该第一掺杂区域的表面上形成一第二掺杂区域，该第二掺杂区域为该第一导电型态，该第二掺杂区域相邻于该半导体基底的表面且相邻于该栅极结构。
8.根据权利要求6所述的形成半导体装置的方法，其特征在于，该栅极结构延伸并覆盖住该第一掺杂区域的部分顶部表面。
9.根据权利要求6所述的形成半导体装置的方法，其特征在于，该栅极结构延伸并覆盖住该隔离区域的部分表面。
10.根据权利要求6所述的形成半导体装置的方法，其特征在于，该栅极结构包括一栅极介电层与一栅极导电层，其中该栅极导电层形成于该栅极介电层上。
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