TWI267946B - Interconnection of group III-V semiconductor device and fabrication method for making the same - Google Patents

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Huang-Choung Chang
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Description

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I26H 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種三五族半導體元件的内連線與 其製造方法’且特別是有關於一種三五族半導體元件的銅 内連導線與其製造方法。 【先前技術】 傳統的三五族半導體元件像是砷化鎵(GaAs)元件，如 異貝接面雙載子電晶體(hetero_juncti〇n bipolar transistor， 簡稱HBT)、尚電子移動電晶體(吨匕eiectr〇n mobility transistor ’簡稱HEMT)、金屬半導體場效電晶體 (metal_semiconductor field-effect transistor，簡稱 MESFET) . 都疋使用金做為金屬連線。然而，當金屬連線之線寬(width of metal line)的日漸縮小，金屬連線所承受之電流密度 _ (current density)，相對地逐漸增大。傳統以金為主所形成 之金屬連線’會有阻值(resistance)愈來愈高的情形。此外， 金的熱傳導係數較小，將影響高速運作的半導體元件之熱 • 傳導特性。若熱量無法順利傳導至外界，元件本身的溫度 上升之後，將會影響元件的特性及可靠度。 【發明内容】 因此，本發明的目的就是在提供一種三五族半導體元 件的内連導線，可降低導線阻值。 ’ 本發明的又一目的是提供一種三五族半導體元件的 内連銅導線之製造方法，以增加内連銅導線的製程裕度。 本發明提出一種三五族半導體元件的内連導線，適於 5 1267946 16862twf.doc/y 連接-三五族半導體元件。該内連導線是由第—黏 擴散阻障層、第二黏著層以及銅導線所構成。第一勒^异 ί置Γ分ΐ五族半導體元件上。擴散阻障層配置於第二 4者^上。弟二黏著層配置於擴散阻 於第二黏著層上。 線配置 於一實施例中，上述三五族半導骰开杜 面雙載子電晶體。 件例如是異質接 空氣=，導_，空氣橋。使用銅 屬半i體辦電矢2 是高電子移動電晶體或金 8〇〇〇7實施财，上述擴散轉層之厚度為_埃至 ;Λ&例巾’上述黏著層與第二黏著層之材質 例如是鈦、鈦鎢合金或鉻。 有㈢之材貝 产為：施例中，上述第一黏著層與該第二黏著層之厚 度為100埃至5000埃。 人^子 元件於-實施例中，上述三五族半導體元件例如是坤化鎵 半導ί發三Γ族半導體元件之内連導線係在三五族 二…2導線的介面配置了黏著層/擴散_層/ i三二=、。構’其以確保擴散阻障層能夠有效地附著 “tfm介1層以及内連導線上，從而防止 内連¥線的銅擴散至三五族半導體元件。 本毛月再提出-種三五族半導體元件的内連導線製 1267946 16862twf.doc/y 造方法’包括於三五族半導體元件上形成中間層。於 層定義數個開口，此些開口暴露部分三五族半導體元件^ 接著，於開口所暴露的部分三五族元件上形成第一點^ 層’於第-黏著層上形成-擴散阻障層，於擴散阻障層^ 形成第二黏著層。之後’於第二黏著層上形成銅層/ 於-實施例中，上述中間層為光阻。於第二^著 形成銅層之後，還要移除此中間層。 曰 於-實施例中，上述擴散阻障層之形成方法例如 鑛或電子束蒸鍍。 ' 於一實施例中，上述第一黏著層與第二黏著層之 方法例如是雜或蒸鑛。第—黏著層與第二黏著層之材晰 例如是鈦、鈦鎢合金或鉻。 θ 貝 -於-實施例中，上述三五族半導體元件例如是 鎵兀件。此砷化鎵兀件例如是異質接面雙載子 古 電子移動電晶體或金屬半導體場效電晶體。 _阿 θ、、於-科例中，於第二黏著層上形成靖的方法例如 疋表鍍、瘵鍍、銅化學氣相沈積法或化學電鍍。 於-實施例中，上述中間層是介電層，其材質例 乳切、氮化邦iNX)、聚酿亞胺㈣yimide)或是苯並^ 丁烯（Benzocyclobutene，又稱 bcb)等。 又 本發類提出的三五族半導體元件之㈣導線 &方法的特點是將黏著層/擴散阻障層/ 摄 形ΐ於三五族半導體元件與内連導線的介面，以 阻ρ早層能夠有效地附著在三五族半導體元件、中間層=及 1267946 16862twf.doc/y 銅層上，從而防止内連導線的銅擴散至三五族半導體元 件，或擴散至中間層。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 【實施方式】 【第一實施例】
圖1A至圖1D為本發明之第一實施例的三五族半導 體元件之内連導線的製造流程剖面圖。請參照圖1A，首先 提供一個二五族半導體元件。此三五族半導體元件例如是 石申化蘇元件。在本實施例中，此神化鎵元件是以一個異 貝接面雙載子電晶體為例，但不以此為限。換言之，在其 他的實施例中，此砷化鎵元件也可以是高電子移動電晶 體、金屬半導體場效電晶體或單片微波積體電ς (Monolithic Microwave Integrated Circuit)。此異質接面 子電晶體是由次集極層1()2、集極層刚、基極層刚, 極層⑽α及接觸層11(M友序堆疊在基底1〇〇上曰 、 =極層102 S己置於基底⑽上，次集極層1()2之材 如為n+型石申化鎵。集極層1〇4配置於次集極層ι〇2上，、隹 ==ΐ材ίΓ 口是n.型石申化鎵。基極層106配置“ ^層104上，基極層106之材質例如是 _ 配置於部分基極層106上，射 ^亟 是n+型坤化鎵。接觸層…配置於部分射極層例= 觸層110之材質例如是n+型砷化鎵。 上，接 1267· 2twf.doc/y 此外，於此二五族半導體元件上還配置有數個金屬層 112a、112b以及112c。與n型石申化鎵(次集極層1〇2或接 觸層no)鄰接的金屬層112a及112c例如是金錯_全 (AuGe/Ni/Au)疊層，而與p型石申化鎵(基極層1〇6)鄰接的金 屬層112b例如是鉑/鈦/鉑/金(Pt/Ti/pt/A幻疊層。 然後，請參照圖1B，於此三五族半導體元件與金屬 層112a 112b以及li2c上幵》成一層介電層114。介電層 11\之材質例如是氧切、氮切、聚线是苯並環 丁稀等。之後，於介電層114中形成數個開口 116，這些 開口 116暴露出金屬層112。接著，於介電層114上軸 -層圖案化罩幕層118,以定義所需形成的内連線區域 120，並暴露出開口 116。 之後，請參照圖1C，於圖案化罩幕層118上、部分 .介電層114上、開口 116側壁以及暴露的金屬層112a、112b 以及112c上依序形成一層共形的黏著層122、一層共形的 擴散阻障層124與一層共形的黏著層126。其中黏著層122 φ 與黏著層I26之材質例如是鈦、鈦鎢合金或鉻，其形成方 法例如疋瘛鍍或蒸鑛，厚度例如是埃至5〇⑻埃。擴散 阻P早層124之材質例如是鈕(Ta)、氮化组(τ_、鎢(w)、 氮化鎢(WNX)、氮化鈦鎢(TiWNx)或鈀，其形成方法例如 是濺鍍與電子束蒸鍍，厚度例如為1〇〇埃至8〇〇〇埃。繼 之，於黏著層126上形成一層銅層128，其方法例如是錢 鍍、蒸鍍、銅化學氣相沈積法與化學電鑛。銅層128若是 利用濺鍍法來形成，可同時使用準直器（c〇llimat〇r)的技 9 1267946 16862twf.d〇c/y 術’以使方向性更好。 接著，請參照圖1D，例如利用丙酮去除圖案化罩幕 ，…以及其上的部分黏著層122、部分擴散阻障層124、 4分黏著層丨26以及部分鋪128，叫留内連線區域12〇 内的銅層，而形成一銅内連導線12心。 蔣斑2明之二五族半導體元件的内連導線製造方法的 =黏耆層m/擴散阻障層而黏著層m的疊層結構形成
=五族半㈣元件汹連導線的介面，可叫保擴散阻 P早層124能夠有效地附著在金屬層U2a、u2b、ii2c、介 ^層114以及銅層128上，從而防止铺128擴散至介電 層 114 或金屬層 112a、U2b、112c。 其後，再以另-實施例說明黏著層/擴散阻障層/黏著 二®層之結構在三五族半導體元件之内連導線製作上的應 用0 【弟二實施例】 一圖2A至圖2E為本發明之第二實施例的三五族半導體 兀件之内連導線的製造流程剖關。請參照@ 2A，首先提 供一個二五族半導體元件㈣。此三五族半導體元件200 例如是—料鎵元件。在本實施财，料化鎵元件可以 是:個異質接面雙載子電晶體、高電子移動電晶體、金屬 半導體場效電晶體或單片微波積體電路。此外，三五族半 導體元件田200上配置有數個金屬層2〇2，其材質^如是金 鍺/鎳/金疊層或翻/鈦·金疊層。接著，於三五族半導體元 件200上形成—層中間層204,中間層204之材質是光阻。 1267946 16862twf.doc/y 於中間層2G4中形成暴露金屬層202之開D22〇， 220a定ft為-軸空氣橋之金屬層橋墩區域，^開口 族半導體元件200。 /、恭路二五 然後，請苓照圖2B，於中間層2〇4上、 侧壁上以及暴露的三五族+導體元件2〇〇上依^ :的 的黏著層205、共形的擴散阻障層2〇6以及共j二形 207,。黏著層205、207之材質例如是鈦、鈦轉合金=層 其形成方法例如是濺鍍或蒸鍍’厚度例如是丨㈨ 埃。擴散阻障層206之材質例如是组、氮化紐、鶴〇 〇 嫣、氮化鈦鶴或㉞，其形成方法例如是濺鑛 ^ 鑛，厚度例如為100埃至8000埃。 祭 . 社，請參照目2C，於該三五族半導體元件細上 形成另-層中間層施，中間層施之材質例如為光阻。 中間層2〇8具有-開D 2施，其暴露部分黏著層挪，以 定義出上述銅空氣橋之導線位置。 之後，請參照圖2D，於開口 22〇a與開口 22%中妒 • 成一層銅層210，以形成内連導線。鋼層210的形成方‘ 例如是濺鑛、蒸鑛、銅化學氣相沈積法與化學電鑛。銅層 210若是_賴法來形成’可同時使神直器的技術: 以使方向性更好。 接著，請參照圖2E，例如利用丙g同與電漿去除殘餘的 中？層2〇4與中間層2〇8，也去除了中間層2〇4上的部分 黏著層205、部分擴散阻障層206、部分黏著層2〇7以及部 分銅層207，以形成銅空氣橋220。 1267946 16862twf.doc/y 一本發明將黏著層/擴散阻障層/黏著層的疊層結構形成 於一五無半^r體元件與銅空氣橋的介面，可以確保擴散阻 障層206能夠有效地附著在金屬層2〇2與銅層21〇上，從 而阻擋銅層210擴散至金屬層202。 【第三實施例】 圖3為本發明之第三實施例的三五族半導體元件之内 連導線的剖面示意圖。此三五族半導體元件例如是一個砷 化鎵元件。此内連銅導線適於連接三五族半導體元件 300。在本實施例中，三五族半導體元件300是以一個高電 子移動電晶體為例，但不在此限。換言之，三五族半導體 元件300可以是異質接面雙載子電晶體、金屬半導體場效 黾晶體或單片微波積體電路。此高電子移動電晶體是由基 底3(Π、緩衝層302、通道層304、障壁層306、閘極308、 盍層310、源極312a、汲極312b以及隔層314所構成。基 底301之材質例如是砷化鎵。緩衝層3〇2配置於基底3〇1 上，緩衝層302之材質例如是砷化鎵。通道層3〇4配置於 緩衝層302上，通道層304之材質例如是砷化銦鎵 (InGaAs)。障壁層306配置於通道層304上，障壁層306 之材質例如為η-型砷化鋁鎵。閘極308配置於障壁層3〇6 上，閘極308例如是一個τ型閘極。蓋層310配置於閘極 308之兩側的障壁層3〇6上，閘極3〇8兩侧的蓋層31〇上 分別配置有源極312a與汲極312b。通道層304與障壁層 306之間可配置一隔層314，隔層314之材質例如是砷化鋁 錄。 12 I2679^g^2twfd〇c/y 此銅内連導線是由黏著層318、擴散阻障層32〇、黏 著層mx及-銅空氣橋324所構成。黏著層31散 阻障層320、黏著層322係依序配置於源極3i2a與没極 312b上。黏著層318、322之材質例如是欽、欽鶴合金或 鉻’厚度例如是100埃至5000埃。擴散阻障層32〇之材質 例如是鈕、氮化㈣、氣化鈦鎢⑽，厚度例 如為100埃至8_埃。銅空氣橋324配置於黏著声奶 與部分基底301上’以使源極3l2a與汲極3l2b電性連接 基底30卜此外，此内連銅導線結構還具有一中間層326， 在本實施例中，此中間層326是空氣，而在另—實^ 此中間層326是一介電層。 人本發明於三五族半導體元件與内連導線(銅空氣橋)的 面配置了黏著層/擴散阻障層/黏著層的疊層結構，可以 確保擴散轉層能夠有效地崎在祕、汲極、介電層以 及内連銅導線上’從而防止_連導線擴散至祕與沒θ極。 【第四實施例】 圖4分別為本發明之三五族半導體元件之一種内連導 線的剖面示意圖。此三五族半導體元件例如是—個坤化嫁 =件、。首先，請參照圖4，此内連銅導線適用於—個三五 族半導體元件_，在本實關巾，此三五族半導體元件 _是以-個金屬半導體場效電晶體為例朗，但不在此 限。換s之，此三五族半導體元件4〇〇可以是異質接面雙 載子電晶體、高電子移動電㈣或單片微波 = 三五族半導體元件働是由基底401、通道層4=二 13 1267946 16862twf.doc/y 408、源極412a以及汲極412b所構成。基底4〇1之材質例 如是砷化鎵。通道層404配置於基底401上，通道層4〇4 之材質例如是η-型珅化鎵。閘極408配置於通道層4〇4上， 閘極408兩側之通道層404上配置有源極412a與汲極 412b。 ' 此銅内連導線是由黏著層418、擴散阻障層420、黏 著層422以及銅空氣橋424所構成。黏著層418配置於源 極412a與汲極412b上，擴散阻障層420配置於黏著層418 上，黏著層422配置於擴散阻障層420上。黏著層418、 422之材質例如是鈦、鈦鎢合金或鉻，其厚度例如是1⑻ 埃至5000埃。擴散阻障層42〇之材質例如是鈕、氮化钽、 鎢、氮化鎢、氮化鈦鎢或鈀，其厚度例如為1〇()埃至8〇〇〇 埃。銅空氣橋424配置於黏著層422與部分基底4〇1上， 以使源極412a與汲極412b電性連接基底4〇1 [此外，此 銅内連導線結構還具有一中間層426，在一實施例中，此 中間層426是空氣，而在另一實施例中，此中間層似是 一介電層。 本發明於三五族半導體元件與内連導線的介面配置 了$著層/擴散阻障層/黏著層的疊層結構，可以確保擴散 ，障層能夠有效地附著在源極、汲極、介電層以及内連導 線上，從而防止銅内連導線擴散至源極與汲極。 雖然本發明已以較佳實施例揭露如上 ，本發明，任何熟習此技藝者，在不脫離本發 口乾圍内，當可作些許之更動與潤飾，因此本發明之保護 14 1267946 16862twf.doc/y 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1A至圖1D為本發明之第一實施例的三五族半導 體元件之内連導線的製造流程剖面圖。 圖2A至圖2E為本發明之第二實施例的三五族半導體 元件之内連導線的製造流程剖面圖。 圖3為本發明之第三實施例的三五族半導體元件之一 種内連導線的剖面示意圖。 ® 圖4為本發明之第四實施例的三五族半導體元件之一 種内連導線的剖面示意圖。 【主要元件符號說明】 100、301、401 :基底 102 :次集極層 • 104 ··集極層 106 :基極層 108 :射極層 • 110:接觸層 112、202 :金屬層 114 :介電層 116、417 :開口 118 :圖案化罩幕層 120 :内連線區域 122、126、205、207、316、322、418、422 :黏著層 124、206、320、420 :擴散阻障層 15 I267946twfd〇c/y 128、210 :銅層 128a :銅内連導線 200、300、400 :三五族半導體元件 220、324、424 :銅空氣橋 220a :金屬層橋墩區域 220b :導線位置 302 :緩衝層 3〇4、404 :通道層 306 :障壁層 308、408 :閘極 310 :蓋層 312a、412a :源極 312b、412b :汲極 314 :隔層 204、208、326、426 :中間層
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Claims (1)

1267946 16862twf.doc/y 十、申請專利範圍： 1. 一種三五族半導體元件的内連導線，適於連接一三 五族半導體元件，該内連導線包括： 一第一黏著層，配置於部分該三五族半導體元件上； 一擴散阻障層，配置於該第一黏著層上； 一第二黏著層，配置於該擴散阻障層上；以及 一銅導線，部分該銅導線配置於該第二黏著層上。 2. 如申請專利範圍第1項所述之三五族半導體元件的 内連導線，其中該三五族半導體元件包括一異質接面雙載 子電晶體。 3. 如申請專利範圍第1項所述之三五族半導體元件的 内連導線，其中該銅導線包括銅空氣橋。 4. 如申請專利範圍第3項所述之三五族半導體元件的 内連導線，其中該三五族半導體元件包括一高電子移動電 晶體與金屬半導體場效電晶體。 5. 如申請專利範圍第1項所述之三五族半導體元件的 内連導線，其中該擴散阻障層之厚度為1〇〇埃至8000埃。 6. 如申請專利範圍第1項所述之三五族半導體元件的 内連導線，其中該第一黏著層與該第二黏著層之材質包括 鈦、鈦鶴合金與鉻。 7. 如申請專利範圍第1項所述之三五族半導體元件的 内連導線，其中該第一黏著層與該第二黏著層之厚度分別 為100埃至5000埃。 8. 如申請專利範圍第1項所述之三五族半導體元件的 17 12679餡― t導線，其中該三五族半導體元件包括—較筆As) , 泠體兀件上形成一中間層； 五二二:定義多數個開口，該些，暴露部分該三 -黏=些開D所暴露的部分該三五族元件上形成-第 黏著層上戦—擴散阻障層； 於该擴散阻障層上形成—第二黏著層 於该第二黏著層上形成-銅層。9 1〇·如申請專利範圍第9 的内連導線製造方法，其中該中間族半導體元件 著層銅層之後，更包括 U•如申請專利範圍第9項 曰 的内連導線製造方法，其中該擴散=族半導體元件 濺鍍與電子束蒸鍍。 ^之形成方法包括 12·如申請專利範圍第9項 的内連導線製造方法，其中該第一 知半導體元件 之形成方法包括賴與蒸鑛。4者巧該第二黏著層 13·如巾料·圍第9項 導線製造方法，其中該第—黏著導體元件 材貝包括鈦、鈦鎢合金與鉻。 ^弟一黏著層 如申請專利範圍第9項所述之三 夭牛導體元件 12679鵂一c/y 的内連導線製造方法，其中該三五族半導體元件包括一砷 化鎵元件。 15.如申請專利範圍第14項所述之三五族半導體元件 的内連導線製造方法，其中該砷化鎵元件包括一異質接面 雙載子電晶體、一高電子移動電晶體與一金屬半導體場效 電晶體。 16 ·如申請專利範圍第9項所述之二五族半導體元件 的内連導線製造方法，其中於該第二黏著層上形成該銅層 B 的方法包括濺鍍、蒸鍍、銅化學氣相沈積法與化學電鍍。 17·如申請專利範圍第9項所述之三五族半導體元件 的内連導線製造方法，其中該中間層是介電層，其材質包 括氧化矽、氮化矽、聚醯亞胺或是苯並環丁烯等。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8502272B2 (en) 2007-05-16 2013-08-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Metal-oxide-semiconductor high electron mobility transistors and methods of fabrication
US8076188B2 (en) * 2009-09-28 2011-12-13 New Japan Radio Co., Ltd. Method of manufacturing a semiconductor device
US9142497B2 (en) 2011-10-05 2015-09-22 Harris Corporation Method for making electrical structure with air dielectric and related electrical structures
US9461153B2 (en) * 2011-11-16 2016-10-04 Skyworks Solutions, Inc. Devices and methods related to a barrier for metallization of a gallium based semiconductor
US9847407B2 (en) 2011-11-16 2017-12-19 Skyworks Solutions, Inc. Devices and methods related to a gallium arsenide Schottky diode having low turn-on voltage
WO2013126458A1 (en) * 2012-02-24 2013-08-29 Skyworks Solutions, Inc. Improved structures, devices and methods releated to copper interconnects for compound semiconductors
JP6328576B2 (ja) * 2015-02-23 2018-05-23 東京エレクトロン株式会社 半導体装置、めっき処理方法、めっき処理システムおよび記憶媒体
FR3061354B1 (fr) * 2016-12-22 2021-06-11 Commissariat Energie Atomique Procede de realisation de composant comprenant des materiaux iii-v et des contacts compatibles de filiere silicium
US10224285B2 (en) * 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
TWI717829B (zh) * 2019-09-10 2021-02-01 國立交通大學 製造iii-v族半導體裝置的互連件之方法，及iii-v族半導體裝置
TWI743788B (zh) * 2020-05-18 2021-10-21 力晶積成電子製造股份有限公司 電晶體及其製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933743A (en) * 1989-03-11 1990-06-12 Fairchild Semiconductor Corporation High performance interconnect system for an integrated circuit
JP3379062B2 (ja) * 1997-12-02 2003-02-17 富士通カンタムデバイス株式会社 半導体装置及びその製造方法
US6136690A (en) * 1998-02-13 2000-10-24 Micron Technology, Inc. In situ plasma pre-deposition wafer treatment in chemical vapor deposition technology for semiconductor integrated circuit applications
US6475703B2 (en) * 1998-12-01 2002-11-05 Visteon Global Technologies, Inc. Method for constructing multilayer circuit boards having air bridges
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
JP4751498B2 (ja) * 2000-03-30 2011-08-17 富士通株式会社 半導体三端子装置
CA2312646A1 (en) * 2000-06-28 2001-12-28 Institut National D'optique Hybrid micropackaging of microdevices
JP3936256B2 (ja) * 2002-07-18 2007-06-27 富士通株式会社 光半導体装置
US6949776B2 (en) * 2002-09-26 2005-09-27 Rockwell Scientific Licensing, Llc Heterojunction bipolar transistor with dielectric assisted planarized contacts and method for fabricating
WO2004103043A1 (ja) * 2003-05-16 2004-11-25 Harima Chemicals, Inc. 銅微粒子焼結体型の微細形状導電体の形成方法、該方法を応用した銅微細配線ならびに銅薄膜の形成方法
TWI317548B (en) * 2003-05-27 2009-11-21 Megica Corp Chip structure and method for fabricating the same
US6958291B2 (en) * 2003-09-04 2005-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect with composite barrier layers and method for fabricating the same
US6821886B1 (en) * 2003-09-05 2004-11-23 Chartered Semiconductor Manufacturing Ltd. IMP TiN barrier metal process
US6867078B1 (en) * 2003-11-19 2005-03-15 Freescale Semiconductor, Inc. Method for forming a microwave field effect transistor with high operating voltage
US7453149B2 (en) * 2004-08-04 2008-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Composite barrier layer
JP2006128428A (ja) * 2004-10-29 2006-05-18 Seiko Epson Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
US7355215B2 (en) * 2004-12-06 2008-04-08 Cree, Inc. Field effect transistors (FETs) having multi-watt output power at millimeter-wave frequencies
EP1681712A1 (en) * 2005-01-13 2006-07-19 S.O.I. Tec Silicon on Insulator Technologies S.A. Method of producing substrates for optoelectronic applications
US7420227B2 (en) * 2005-06-22 2008-09-02 National Chiao Tung University Cu-metalized compound semiconductor device

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