TWI262540B - Silicon-on-insulator channel architecture for automatic test equipment - Google Patents

Description

1262540 九、發明說明： 【發明所屬之技術領域】 本發明大體上係關於自動測試設備， ^ %別是以矽在絕 緣體上製程形成之一通道架構，以瘅用於 “用於自動測試設備。 【先前技術】 自動測試設備提供半導體元件製造芮 衣乂陶/則武每一個製造 出來的元件之此力。藉測試每一個元件，制 r 表&商得以分類 速度近似的元件，且/或將故障元件和人 卞和。格兀件分開。藉 此’製造商能有信心地將完整作用之元件放到市p中 第1圖說明一典型半導體測試機台，相 〇概括Μ元件代表 現代的測試機台通常具一「每一腳位（的卜pi 符號10表示。該測試機台包括一控制器或電腦工作站12, 其耦接至一測試頭14,該測試頭包覆大電路板或通道卡 16,以固定需用來與一個或一個以上待測元件18 (卯^^分 界接合之電子電路。在某些情況中，該控制器可能被整1 到該測試頭内，以致整個測試機台構成一整合的單元 口 Π , 」架 構。一個「腳位」係測試機台内之一雷踗， “ 包崎 匕馮该待測元 件產生或量測一個信號。在一每一腳位架構中，每一涌、、, 可分別被控制，以產生或量測一個不同之信號。其結果 便是一測試機台内具備許多通道。該通道一般由一圖樣產 生器（pattern generator)控制，該圖樣產生器的主要功 能係傳送命令給每通道，在測試機台運作的每一週期中， 對該通道編程以產生或量測一個測試信號。 測試機台典型地利用時序產生電路產生波形以施加至 1262540 —待測元件（DUT)， 生之命”、心 電路係對該波形產生器產 地為正反哭开… [3守序-路的輸出供應至典型 。口形式之一格式化器（formatter)電路兮故斗 化器回應該時戽产哚立 ^电路。该格式 序6 5虎，產生一脈波波形，此脈波波$^ A 緣轉換係對瘅於兮R士产一 反波形之波 對應方。亥時序資訊。經格式 將該㈣機台與耐腳位分界接合之一腳位電^共應至 羽*述圖樣產咮雷& pdr ^ ^ 地係數位命敗 序電路、和格式化器電路典型 :、％ #作於適合高速數位系統之電壓準位。通 路。基請rJ 序與圖樣產生電路之積體電 相二 與高性能的特性’⑽“系所需的製程。 :?也’該聊位電子電路與相關之數位類比轉換器 典型地包含類比雷政 t、g ^ * HP 电路其通常需要比個別簡電晶體崩潰 电&遇焉之電壓，因此雙載子雷 ffl , , U此又戰子電日日體與SiGe製程便經常被 用在此寻南壓類比電路。 傳統自動測試設備處理Μ電壓準位問題，通 數位電路形成在—曰Η ’、、 ^成在曰曰片而類比電路則在另一個別的晶 :、。儘管此法在許多情形管用’但現代半導體元件的二 丈逐漸增加，因此需要來自測試機台額外的通道資源，以 充分測試該元件。操作於不同電壓準位的通道資源採用個 別的積體電路將造成大的且/或更多的通道卡，通常需要 能接受尺寸漸增之額外通道卡的較大測試頭，才能^更 多通道的需求。 ，一測試系統的尺寸對半導體製造商極其重要。半導體 通吊在「無塵室」中進行測試’無塵室具昂貴之過濾系統， !26254〇 封Γ免ί塵與其他雜質破壞半導體元件’特別是在它們被 Γ:之則。要建造及運作無塵室每一平方呎的空間係非常 要：的’因此限制置放於無塵室内設備的尺寸變成極其需 〜成本對半導體製造商而言也是一個重要的問題。-積 内“路所佔用矽的成本僅代表該元件整體成本的 小部分。封裝該石夕晶片、建造一固定該元件的電路板、 “及建造—固定該電路板的機殼，皆使完成品增加大量 。故些成本都隨積體電路晶片的數量增加。 在自動測試設備的領域之外，吾人知道需要不同電壓 : CM0S電路可藉堆疊技術而被採用於同一積體電路 曰曰片）上。如望 9 闽ή匕- 弟2圖所不，此簡單之技術利用「 數個CMOS閘，串技阳罢士 +江 」 "接配置在電源電壓VDD和接地端之間以分 u ’猎此使崩潰電壓對每—電晶體的傷害減到最低。 雖然此技術對其設定之應 典型地在輸出閘具有一較厚之氧化層/這體 電晶體的尺寸以讓它右4一山 胃上增加該 "畏匕有一較南之崩潰電壓特性。孰 技術者皆知，較大的带a锕.^ …、白此員 大的电日日體一般導致切換速度 電源電塵分配到堆疊之電晶體並不平均，需由： 之崩潰電壓。此等不平灼夕扒* 而要权尚 d , 寺不千均之發生，典型地係肇因於丘接力 如與如（虛線）之電晶體基體（buik)連結 換速度性能之應用而言，傳統堆疊技術通常無法二 自動測斌設備需要而尚益法 構，其使操作於不為—種通道架 構 不同4之電路得以製造於單—積體電路 1262540 上、同時還不損及性能。在此描述之通道架構便能滿足此 需求。 【發明内容】 此處描述之通道架構使多重電壓準位得以出現於相同 之積體電路上而不犧牲性能，這讓使用於自動測試設備上 之通道卡的數量與尺寸得以減到最低。 為了實現前述好處，用於自動測試設備的一個通道架 構在此說明。該通道架構包括圖樣產生電路，及回應該圖 樣產生電路以產生時序信號之時序電路。耦接至該時序電 路輸出之格式化電路產生脈波波形，以施加至腳位電子電 路。該腳位電子電路回應該格式化電路，以將該自動測試 設備與一待測元件分界接合。該圖樣產生電路、時序電路、 格式化電路、與腳位電子電路皆形成在同一積體電路上。 此外，測試半導體元件用之自動測試設備也在此說 明。該自動測試設備包括一控制器與一測試頭。該測試頭 =成可包覆複數個通道卡，每個通道卡係包括複數個i ^^路晶[每個晶片係包括圖樣產生電路、回應該圖樣 產生電路以產生時序信號之時序電路、耦接至該時序電路 輸出以產生脈波波形之格式化電路、及回應該袼式化電路 以將該自動測試設備與一待測元件分界接合之腳位電子心 路。 屯 配合圖式來研讀詳細說明内容將可更加明瞭本發 其他特徵與優點。 【實施方式】 8 1262540 胃、此處况明之通道架構提供一種方法，以將相對高壓與 低壓之電路結合至相同積體電路晶片上，且不導致不希望 發生之性能惡化。此係藉依照矽在絕緣體上製程技術而形 成不同電路來達成。 第3圖說明適合用於此處描述的通道架構之一基本堆 ®式CMOS反相器陣列，且係採用矽在絕緣體上（训I )製 私達成。該反相器陣列包括一對p通道電晶體Qpi與， 其係串接於一電源電壓VDD和一對N通道電晶體⑽丨與⑽2 ^ °亥P通道與N通道電晶體連接所形成之節點構成該 〜相-之輸出OUT。二極體D1 一 D4的陣列耦接至該p通道 ” ^通道電晶體之閘極，且該電源電壓提供不同準位 ^電壓輸入。該N通道電晶體係設定成和該p通道元件互 一第一眼看來，上述堆疊式反相器陣列似乎和第2圖所 不傳統咖堆疊式反相器陣列非常類似。然而，如第3圖 晶體並未使用共用基體連接。換言之，該電晶體 /、他兀件都隔離。此隔離確保該電源電壓VDD和接 端間的電壓被平均分配到堆疊之電晶體間。目此此等做 體〜sf㈣具較低崩潰電壓與較高切換速度之較小電晶 之圖顯示切在絕緣體上（SGI)製程中，每-電晶體 SF二如何達成。-般來說，包括每，元件

Sl0卜 極°端點的半導體層，皆係形成在-薄的 h〇2(二氧化矽）層4〇 — 違Si 〇2層將母一凡件和基體晶圓 1262540 42、及其他電晶體隔離。建構不同s〇I CM〇s特徵（、原極 _nSl〇2層等等）詳細之製程步驟係、熟習本項技術 者所熟知，在此不再細述。 以上已說明SOI技術，現在要說明應用s〇l積俨電路 至自動測試設備（則之領域。吾人需瞭解上述基：堆& :反相器架構可以不同方式使用…傳送不同準位之電 壓輸入給積體電路上的不同電路。 甩 現，請參考第5圖，圖中表示實現在單—積體電路元 、、/\_Ba 4」5G上之ATE通道架構。此架構利用複數個通 逼，母=道包括圖樣產生電路52，供應經編程之時序資 Λ至一時序產生電路5 4。一妙4、儿兩a「P 、 付八化電路5 6接收該時序產生 %路產生之時序信號，祐 並產生由該時序信號所界定之波緣 之脈波波形。該圖樣產生雷 η… 生電路、時序電路、及格式化電路 取子知用具輸人準位在_伏特數量級之低壓數位電路。 更進一步參考第5圖，該格式化電路有利的形式 括一工作週期補償電路（ 匕 年12月31曰提出申往之π未;° ’例如揭露在於2003 in/74Q?RR^ ^ ^同吋待番之美國專利申請案第 波’备明名稱係「工作週期補償電路（Duty Cycle compensation Ci rcu 在此提出以資參考。二：利所有權人與本發明相同， 發之工作週期錯誤作用:Γ、路將磁滞（hyst⑽13)引 ,^ ; °亥脈波波形的效應減至最低。 繼續再茶考第*" 回’备自該格式化電路56之格式化波 形接著供應至腳位電子^々式化波 ^ ^ 8，此電路進一步修改測試機 口之波形，以致該測試機Α α成功地與待測元件1 8 ( DUT )(第 10 1262540 1圖）之腳位分只姑 三伏特數量級5。腳位電子電路典型地係詩準位在 域，利用S〇I製…二 ’路。在此等特定領 腳位電子+1 , °八取大的效应，其係藉由讓高壓之 上。由Γ路形成在包含低壓ATE數位電路相同的石夕晶片 上 由於雷曰舰乂 _ 日日/1 日日體個別隔離，且允許使 山 疊式電曰㈣，、 兀汗便用具低朋潰電壓之堆 曰曰，腳位電子電路的切換速度得以極大化。 與數或更微一製程，其提供類比 (第5、回、於母個晶片50上形成最少十六個ATE通道 ^、5、圖）。此晶片接著以陣列設置於特定的電路板上， / 、通道卡16 (第1圖），以安裝於ATE之測試頭14 (第 1圖)。茲从人> v ^ 曰、、、口 a咼壓與低壓之aTE通道電子電路至同一矽晶 通道卡所佔面積（footprint)大幅減少的目標便可 實現，、古 > ” 、 ^ 讓測試頭尺寸得以縮減，使半導體製造商的無 塵至有更多可用空間。 ▲習此項技術者皆可認同本發明所提供之許多好處與 ^ 特別重要的意義乃在於將S01技術實現於ATE領域， 故讓向壓與低壓電晶體使用於同一積體電路，而沒有損及 任何性能。藉結合給一整個ATE通道的資源至一單一元件， 干辱體7L件製造商即可實現極大之成本優勢。 ^本發明已藉參考其較佳實施例詳盡地說明與描述 後’熟習此項技術者皆瞭解，於不悖離本發明之精神與範 ^刖提下’形式或細節上可有不同的變化。例如，雖然此 處表明的較佳製程技術係SOI CMOS，吾人需瞭解，提供個 別7^件隔離的其他製程技術也適用於此處描述之ATE通道 1262540 架構。 【圖式簡單說明】 藉麥考以詳細說明及圖式將可較充分瞭解工作週期補 償電路 苐1圖係一半導體測試機台之立體圖； 第2圖係一傳統堆疊式互補金屬氧化半導體反相器之 示意圖； 第3圖係以互補金屬氧化半導體矽在絕緣體上製程所 形成的堆疊式互補金屬氧化半導體反相器之示意圖； 第4圖係以石夕在絕緣體上製程所形成的積體電路元件 之部分剖面圖； 第5圖係形成於單一積體電路上的自動測試設備通道 之方塊圖。 【主要元件符號說明】 1 0半導體測試機台 1 2電腦工作站 1 4測試頭 1 6通道卡 1 8待測元件 4 0二氧化矽層 4 2基體晶圓 50晶片 5 2圖樣產生電路 54時序產生電路 12 1262540 56格式化電路 5 8腳位電子電路

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Claims (1)

1. I細ο 十、申請專利1¾: ι· 一種涉及半導體元件之測試 下步驟： 該方法係包括以 選擇包括一控制器與一測試頭之 -Φ όΕ -/Τ. L 切㊇成έ又備’该測 。式碩§又置成可包覆複數個通道卡， 個_祕Φ叻日u 母個通迢卡係包括複數 矛貝月旦電路日日片，每個晶片係包括： 一圖樣產生電路； 號； -時序電4 ’回應該圖樣產生電路以產生時序信 一格式化電路，耦接至該時 脈波波形；以及 〗序電路之輸出以產生 一腳位電子電路，岸 測铽Μ偌* ^ 應4秸式化電路以將該自動 、j ^1又備與一待測元件分界接合；以及 、4擇出之自動測試設備測試該半導體元件。 法 =請專利範圍第i項之涉及半導體元件之測試方 ;、中母個晶片係由-石夕在絕緣體上製程形成。 法 進一牛々入… 貞之涉及+導體元件之測試方 式化電路IS成該圖樣產生電路、該時序電路與該格 乂化甩路，以包含能操作於不超 壓數位電路。 伏特私壓準位之低電 4_如申請專利範圍第1項之爷 法，進一牛勺八y A 、〜及+冷體元件之測試方 乂匕3形成該腳位電子 甘^人 於-伏特電®之高電壓類比電路。，''包s能操作於高 14 1 .如申請專利範圍第1項之涉及半導體元件之職方 1262540 法，進一步包含形成每個晶片·其包括不具共用基體連接 之電晶體。 6. 如申請專利範圍第1項之涉及半導體元件之測試方 法，進一步包含形成每個晶片，其包括之電晶體於電源電 壓和接地端間的電壓係被平均分配到堆疊電晶體間。 7. 如申請專利範圍第1項之涉及半導體元件之測試方 法，進一步包含形成每個晶片，其包括具有半導體層之電 晶體，該半導體層係包括形成在一薄的矽層頂部上之源 極、閘極與汲極端點。 8. 如申請專利範圍第1項之涉及半導體元件之測試方 法，進一步包含形成每個晶片，其使用具有低崩潰電壓之 堆疊電晶體。 十一、圖式： 如次頁

   15 1262540 七、指定代表圖： (一） 本案指定代表圖為：第（5 )圖。 (二） 本代表圖之元件符號簡單說明： 5 0晶片 52圖樣產生電路 5 4時序產生電路 5 6格式化電路 5 8腳位電子電路 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： (無）