JP7072265B2 - ヒステリシス・コイルを有する磁気センサ・パッケージング構造 - Google Patents

Description

本発明は、磁気センサの分野に関し、より詳細には、ヒステリシス・コイルを有する磁気センサ・パッケージング構造に関する。

カプセル封じは、半導体チップに不可欠である。パッケージング技術の品質は、チップ自体の性能およびこのチップに接続されるＰＣＢの設計および製造にも直接影響を及ぼす。ＬＧＡ（ランド・グリッド・アレイ）、チップ・オン・ボード、フリップ・チップなどを含む様々な半導体チップ・パッケージング形式が存在する。これらの形式は、典型的な半導体ダイに容易に適用され、航空機産業用途および自動車用途に用いられるハイブリッド・パッケージングなどの基板を用いる他のパッケージング方法も存在する。ＬＧＡは、ますます注目を集めるようになっており、様々なインタフェースに対応する能力、良好な機械安定性、および良好な放熱特性により使用されている。

ハネウェル社（Ｈｏｎｅｙｗｅｌｌ）は、センサ素子の磁化を揃えるために使用されるそのセンサ・チップ上にオンチップ・リセット・ストリップを加えた。その欠点は、これらのリセット・ストリップによりセンサ・チップがとても大きくなるとともに高価になることである。

先行技術では、ヒステリシス・コイルは、ＬＧＡパッケージの基板上に含まれ、それは、ＬＧＡパッケージ基板のサイズをあまり変化させない。ＬＧＡパッケージ基板は、まさにＰＣＢであることに留意されたい。

ＬＧＡヒステリシス・コイルは、エッチングされた３５または７０ミクロンの銅で作製された従来のＬＧＡパッケージ配線を含み、これは、ハネウェル社のチップ上の導線よりも多くの電流を運ぶことができ、ＬＧＡ基板上で銅材料を使用することによってより低い抵抗を有する。

本発明のパッケージング構造は、ＬＧＡ基板上のスパイラル・ヒステリシス・コイルを備え、対応するヒステリシス磁場パルスは、両極性高速電流パルスを使用し、各読取りサイクルに適用できる。

本発明は、ヒステリシス・コイルを有する低コストの磁気センサ・パッケージング構造を提供し、これは、以下の技術的解決手段により実装される。

磁気センサ・パッケージング構造は、基板と、センサ・チップと、この基板上のスパイラル・ヒステリシス・コイルと、ワイヤ・ボンディング・パッドとを含み、センサ・チップ上には、センサ・ブリッジ・アームが配設されており、磁気抵抗センサ・プッシュプル・プリッジを形成するように電気的に相互接続され、センサ・ブリッジ・アームは、磁気抵抗センサ・プッシュプル・プリッジのプッシュ・アームおよびプル・アームを含み、プッシュ・アームおよびプル・アームは、磁気抵抗感知素子で構成され、磁気抵抗センサ・プッシュプル・プリッジは、磁気抵抗センサ・プッシュプル・ハーフ・ブリッジまたは磁気抵抗センサ・プッシュプル・フル・ブリッジである。

磁気抵抗センサ・プッシュプル・プリッジは、ヒステリシス・コイル上に配設され、スパイラル・ヒステリシス・コイルによって生成される磁場は、センサ・ブリッジの受感軸と同一直線上にあるようになっている。磁気抵抗センサ・プッシュプル・プリッジは、基板上に位置し、カプセル封じされる。

磁気センサ・パッケージング構造は、パルス生成回路および信号処理回路をさらに含み、パルス生成回路は、正の磁場パルスおよび負の磁場パルスを与えるように構成され、パルス生成回路は、第１の電圧デバイスおよび第２の電圧デバイスを含み、第１の電圧デバイスは、正電圧Ｖ１を出力し、第２の電圧デバイスは、負電圧Ｖ２を出力し、信号処理回路は、正電圧Ｖ１および負電圧Ｖ２に従って出力電圧Ｖｏｕｔ＝（Ｖ１＋Ｖ２）／２を計算し、電圧出力回路を通じて上記電圧を出力する。

さらに、基板はＬＧＡ基板であり、スパイラル・ヒステリシス・コイルはＬＧＡ基板上に配設され、磁気抵抗センサ・プッシュプル・プリッジのプッシュ・アームはセンサ・チップ上に配設され、磁気抵抗センサ・プッシュプル・プリッジのプル・アームは別のセンサ・チップ上に配設されており、センサ・チップは、ＬＧＡ基板上に配設される。

さらに、スパイラル・ヒステリシス・コイルは、磁気抵抗感知素子の上方または下方の平面上に配設される。

さらに、磁気センサ・パッケージング構造は、単一チップ・パッケージングを採用し、磁気抵抗感知素子のピンニング層方向は、レーザ加熱磁気アニーリングによって設定される。

さらに、単軸センサを構成する２個または４個のセンサ・ブリッジ・アームが存在し、対向配設されたセンサ・ブリッジ・アームの磁気抵抗感知素子のピンニング層方向は反対である。

さらに、二軸センサを構成する４個または８個のセンサ・ブリッジ・アームが存在し、対向配設されたセンサ・ブリッジ・アームの磁気抵抗感知素子のピンニング層方向は反対である。

さらに、電圧出力回路は、データ計算システムによって遠隔で取得される。

さらに、磁気センサ・パッケージング構造は、ＡＳＩＣ（特定用途向け集積回路）を備え、ＡＳＩＣおよび磁気抵抗センサ・ブリッジは、電気的に接続され、信号処理回路および電圧出力回路は、ＡＳＩＣ内にともに集積されている。

さらに、スパイラル・ヒステリシス・コイルによってプッシュ・アームで生成される磁場の方向は、スパイラル・ヒステリシス・コイルによってプル・アームで生成される磁場の方向とは反対であり、プッシュ・アームは、スパイラル・ヒステリシス・コイルの一方の側に位置し、プル・アームは、プル・アームに対してヘリカル・ヒステリシス・コイルの他方の側に位置する。

さらに、ＡＳＩＣ特定用途向け集積回路は、ＬＧＡ基板上に配設される。

先行技術と比較して、本発明は、以下の技術的な効果を有する。

本発明によれば、スパイラル・ヒステリシス・コイルは、基板上に配設されるので、磁気センサは、より小さい全体抵抗を有し、したがってより大きい電流を運ぶことができ、パッケージング構造は、ヒステリシス・サイクル内にセンサ自体によって生成されるヒステリシスをなくすことだけでなく、測定中に生成されるヒステリシスもさらに減少させる。加えて、磁気センサ・パッケージング構造の製造プロセスは、単純であるとともに費用対効果が大きい。

本発明の各実施形態における技術的解決手段、または先行技術における技術的解決手段をより明確に説明するために、各実施形態および先行技術の説明に使用される図面は、以下簡潔に導入される。以下の説明において言及される図面は、本発明のいくつかの実施形態にすぎず、当業者は、創作的努力なしで他の図面に基づいて他の図面を割り出すこともできることが明らかである。

実施形態１による、ヒステリシス・コイルを有する単軸磁気センサ・パッケージング構造の磁場センシングの概略図である。 実施形態２による、ヒステリシス・コイルを有する単軸磁気センサ・パッケージング構造の磁場センシングの概略図である。 実施形態１による、電流がコイルを通過するときの磁場生成の概略図である。 実施形態１による、本発明における磁場分布の概略図である。 実施形態３による、二軸磁気センサ・パッケージング構造の磁場センシングの概略図である。 実施形態４による、二軸磁気センサ・パッケージング構造の磁場センシングの概略図である。 実施形態１による、電圧出力を示す概略図である。 実施形態１による、電流パルス回路の概略図である。 実施形態１による、センシング・データの処理の概略図である。 実施形態１による、電流パルス回路の検出された電圧の波形図である。

図において、１－基板、２－スパイラル・ヒステリシス・コイル、３－センサ・ブリッジ・アーム、４－パッド、５－ピンニング層方向、６－ＡＳＩＣ、６１－第１のキャパシタ、６２－第２のキャパシタ、６３－第３のキャパシタ、６４－第４のキャパシタ、６５－第１のトランジスタ、６６－第２のトランジスタ、７－受感軸方向、７１－正電圧、７２－負電圧、７３－出力電圧、８－電流方向、９－磁場方向である。

本発明の目的、技術的解決手段、および利点をより明らかにさせるために、本発明の各実施形態における技術的解決手段は、本発明の各実施形態における添付図面を参照して、以下より明確かつ完全に説明される。説明される実施形態は、本発明の全ての実施形態ではなく、一部であることが明らかである。創作的努力なしで本発明の実施形態に基づいて当業者によって得られる全ての他の実施形態は、本発明の範囲内に含まれるものとする。

（実施形態１）
本実施形態は、ヒステリシス・コイルを有する単軸磁気センサ・パッケージング構造の磁場センシングの概略図である図１に示されるように、ヒステリシス・コイルを有する単軸磁気センサ・パッケージング構造を提供するものであり、単軸磁気センサ・パッケージング構造は、基板１と、センサ・チップ３と、基板１上に配設されるスパイラル・ヒステリシス・コイル２と、ワイヤ・ボンディング・パッド４とを備え、センサ・ブリッジ・アームが、センサ・チップ３上に配設されている。

具体的には、センサ・ブリッジ・アームは、磁気抵抗センサ・プッシュプル・プリッジを形成するように電気的に相互接続されており、センサ・ブリッジ・アームは、磁気抵抗感知素子で構成され、磁気抵抗センサ・プッシュプル・プリッジのプッシュ・アームおよびプル・アームを含み、それに応じて、磁気抵抗センサ・プッシュプル・プリッジのプッシュ・アームおよびプル・アームは、磁気抵抗感知素子でも構成され、磁気抵抗センサ・プッシュプル・プリッジは、磁気抵抗センサ・プッシュプル・ハーフ・ブリッジまたは磁気抵抗センサ・プッシュプル・フル・ブリッジである。

ここで、磁気抵抗センサ・プッシュプル・プリッジは、スパイラル・ヒステリシス・コイル２上に配設され、スパイラル・ヒステリシス・コイル２によって生成される磁場は、センサ・ブリッジの受感軸と同一直線上にある。磁気抵抗センサ・プッシュプル・プリッジは、基板１上に位置し、カプセル封じされている。

さらに、磁気センサ・パッケージング構造は、パルス生成回路おとび信号処理回路をさらに備え、このパルス生成回路は、正の磁場パルスおよび負の磁場パルスを与えるように構成され、パルス生成回路は、第１の電圧デバイスおよび第２の電圧デバイスを含み、第１の電圧デバイスは、正電圧Ｖ１を出力するように構成され、第２の電圧デバイスは、負電圧Ｖ２を出力するように構成され、信号処理回路は、正電圧Ｖ１に従って出力電圧Ｖｏｕｔ＝（Ｖ１＋Ｖ２）／２および負電圧Ｖ２を計算し、電圧出力回路を通じて電圧を出力する。実施可能な実装のやり方として、出力電圧を、データ計算システムによって遠隔で取得することもできる。

具体的には、基板１は、ＬＧＡ基板であり、スパイラル・ヒステリシス・コイル２は、ＬＧＡ基板上に配設され、磁気抵抗センサ・プッシュプル・プリッジのプッシュ・アームは、センサ・チップ上に配設され、磁気抵抗センサ・プッシュプル・プリッジのプル・アームは、別のセンサ・チップ上に配設されており、センサ・チップは、ＬＧＡ基板上に配設されている。

さらに、磁気センサ・パッケージング構造は、単一チップ・パッケージングを採用しており、磁気抵抗感知素子のピンニング層方向５は、レーザ加熱磁気アニーリングによって設定される。

スパイラル・ヒステリシス・コイル２は長方形であり、２つのセンサ・ブリッジ・アームが配設されており、この２つのセンサ・ブリッジ・アームは、単軸センサを構成するスパイラル・ヒステリシス・コイル２の対称的な２つの辺にそれぞれ位置し、２つの対向配設されたセンサ・ブリッジ・アーム３の磁気抵抗感知素子のピンニング層方向５は反対であることが図１から分かり得る。

図３は、本発明による電流がコイルを通過するときの磁場生成の概略図である。図３に示されるように、電流の方向は反時計回りであり、さらに、磁場方向は、スパイラル・ヒステリシス・コイル２の対称的な部分の両側で反対であり、受感軸の方向に平行である。

図４は、本発明による磁場分布の概略図である。磁場は、図３の破線の位置に沿って測定されている。図４に示すように、測定された磁場は、約１００Ｇである。高速電流パルスおよびスパイラル・ヒステリシス・コイル２の空間分布により、磁場分布は、さらに改善される必要があることに留意されたい。

図７は、本発明による電圧出力の概略図である。正の電流パルスが、正電圧Ｖ１を読み出すために受感方向に印加される。同様に、負の電流パルスが、負電圧Ｖ２を読み出すために受感方向に印加される。出力電圧がＶｏｕｔであると仮定すると、電圧出力の大きさは、式Ｖｏｕｔ＝（Ｖ１＋Ｖ２）／２によって計算することができる。

図８は、本発明による電流パルス回路の概略図である。図８に示されるように、本発明は、ＭＡＸ１６８３スイッチ式キャパシタ電圧乗算器を主制御チップとして採用しており、これは、周波数三倍器として構成されており、チップの入力端子は、入力電圧（Ｖｉｎ＝５Ｖ）に接続され、１０μＦのキャパシタンスを有する４つの外部キャパシタが使用され、この４つのキャパシタは、第１のキャパシタ６１、第２のキャパシタ６２、第３のキャパシタ６３、および第４のキャパシタ６４として説明される。

具体的には、第１のキャパシタ６１は、チップのＣ１＋およびＣ１－に接続されており、第２のキャパシタ６２の一方の端子はＭＡＸ１６８３の出力端子ＯＵＴに接続され、他方の端子は接地されており、ＭＡＸ１６８３の出力端子ＯＵＴは、２つのダイオードと順次接続され、第３のキャパシタ６３のアノードは、チップのＣ１＋に接続され、第３のキャパシタ６３のカソードは、２つのダイオードの間に接続され、第４のキャパシタ６４の一方の端子は第２のダイオードの出力端子に接続され、他方の端子は接地されている。さらに、回路の無負荷出力電圧は、３Ｖｉｎ－Ｖｄｒｏｐであり、ただし、Ｖｉｎは、チップＭＡＸ１６８３の入力電圧であり、Ｖｄｒｏｐは、１つのダイオードの電圧降下である。チップＭＡＸ１６８３の出力電圧に対する影響は、２つのダイオードを用いることによって最小に減じられる。キャパシタのための充電時間を計算することができ、この充電時間は、コイルのインピーダンスによって主に決定される。

さらに、図８の回路において、パルス信号ＣＬＫがオン状態で５Ｖであるとき、第１のトランジスタ６５のベースは５Ｖであり、この場合、第１のトランジスタがオンされ、第１のトランジスタのコレクタに接続された第１の８７０オームの抵抗器は、接地されており、第２のトランジスタ６６をオフにさせ、そこに接続された１５００オームの抵抗器の他の端子をさらに接地しないようにさせ、さらなる解析によれば、１５００オームの抵抗器の他の端子の電圧は電源電圧であり、その結果以下のＭＯＳトランジスタ回路部分は、電源電圧を入力として受け取るようになっており、抵抗器にわたる電圧降下は回路解析によって得ることができることに留意されたく、具体的には、本実施形態では、トランジスタは、ＦＭＭＴ６１７のトランジスタであり、ＭＯＳトランジスタは、ＩＲＦ７１０５のＭＯＳトランジスタである。

パルス信号ＣＬＫが０Ｖであるとき、第１のトランジスタ６５は、０Ｖ電圧を受け取り、第１の８７０オームの抵抗器を接地に接続できない。第１のトランジスタ６５のコレクタからエミッタの電圧は、電源電圧である。８７０オームの抵抗器にわたっての電圧降下によって、第２のトランジスタ６６はオンにさせられ、さらに、ＭＯＳトランジスタ回路部分の入力端子が接地されるように、接続された１５００オームの抵抗器は接地させられる。

第１のキャパシタ６１、第２のキャパシタ６２、第３のキャパシタ６３、および第４のキャパシタ６４、ならびに第１のトランジスタ６５、および第２のトランジスタ６６は、特定のシーケンスに従わず、区別および表示のためにのみ使用されることに留意されたい。

要するに、２つのトランジスタは、クロック信号がＭＯＳトランジスタに入るようにクロック信号をオンにするために使用され、２つのＭＯＳトランジスタは、以下の０．６８μＦのキャパシタの２つの端子を正電圧および負電圧にそれぞれ接続するために使用され、それによってセンサ・スパイラル・ヒステリシス・コイルは、両極性信号を実現することができる。さらに、キャパシタは、スパイラル・ヒステリシス・コイルとＩＲＦ７１０５ＭＯＳトランジスタとの間に接続され、その静電容量は０．６８μＦである。

図９は、本発明によるセンサ・データの処理の概略図であり、両極性電流パルス回路の入力は、マイクロコントローラからのものであっても、外部クロック源信号であってもよく、外部クロック源信号は、データ処理ユニットと同期されるべきである。

具体的には、理想的な状態では、両極性電流パルス回路のクロック入力信号は、高レベルで維持されるべきである。クロック・パルスがスイッチ順方向状態からゼロ状態へ切り替えられるとき、正の電流パルスが、センサ・ヒステリシス・コイルに生成される。入力クロック信号がゼロから順方向状態へ上昇するとき、それは、負の電流パルスを引き起こす。

センサ・データの有効な処理に関しては、任意の増幅器が前置増幅器として使用されてもよく、次いで増幅されたデータは、データ処理回路へフィードバックされ、例えば、両極性電流パルス回路の入力クロック・パルスの上昇および下降は、データ処理ユニットに表示することができ、センサ・データの個々のサンプリングは、各クロック・パルスの順方向状態およびゼロ状態において行われ、ある期間にわたる遅延の後、サンプリングされたセンサ・データは、センサ・ヒステリシス・コイル中の電流信号を得るために使用されることに留意されたい。

具体的には、センサによって出力された正電圧Ｖ１のサンプリングは、正の電流パルスがセンサ・ヒステリシス・コイル中で検知された後に開始され、センサによって出力された負電圧Ｖ２のサンプリングは、負の電流パルスがセンサ・コイル中で検知された後に開始される。

図１０は、本発明による電流パルス回路の検出された電圧の波形図であり、正の電流パルスは、正電圧値を読み取るために印加されるとともに、負の電流パルスは、負電圧値を読み取るために印加される。適切な遅延時間ｔｄ１およびｔｄ２が、正電圧Ｖ１と負電圧Ｖ２の間でサンプリング時間中に導入され、ただし、ｔｄ１は、正の電流パルスの完成のために必要な時間であり、ｔｄ２は、負のパルスの完成のために必要な時間であり、最終的に、出力電圧Ｖｏｕｔ＝（Ｖ１＋Ｖ２）／２が、正電圧Ｖ１および負電圧Ｖ２に従って得られる。

（実施形態２）
本実施形態は、本発明による別の単軸磁気センサ・パッケージング構造の磁場センシングの概略図である図２に示されるように、単軸磁気センサ・パッケージング構造を提供する。図から分かり得るように、本実施形態における単軸磁気センサ・パッケージング構造の磁場センシングの概略図は、以下の点で、実施形態１の概略図と異なる。

スパイラル・ヒステリシス・コイル２は、長方形であり、２つのセンサ・ブリッジ・アームが配設されている。２つのセンサ・チップが、スパイラル・ヒステリシス・コイル２の同じ側に位置し、単軸センサを構成する。

（実施形態３）
本実施形態は、本発明による二軸磁気センサ・パッケージング構造の磁場センシングの概略図である図５に示されるように、二軸磁気センサ・パッケージング構造を提供する。本実施形態における二軸磁気センサ・パッケージング構造の磁場センシングの概略図は、以下の点で実施形態１および実施形態２における磁気センサ・パッケージング構造の磁場センシングの概略図と異なる。

スパイラル・ヒステリシス・コイル２は、正方形であり、４つのセンサ・ブリッジ・アームが配設され、センサ・チップは、二軸センサを形成するようにスパイラル・ヒステリシス・コイル２の４つの辺にそれぞれ位置しており、ＡＳＩＣ６は、基板１の中央位置に設けられている。

（実施形態４）
本実施形態は、本発明による別の二軸磁気センサ・パッケージング構造の磁場センシングの概略図である図６に示されるように、二軸磁気センサ・パッケージング構造を提供する。本実施形態における二軸磁気センサ・パッケージング構造の磁場センシングの概略図は、以下の点で実施形態１、実施形態２、および実施形態３における磁気センサ・パッケージング構造の磁場センシングの概略図と異なる。

スパイラル・ヒステリシス・コイル２は、正方形であり、４つのセンサ・ブリッジ・アームが配設され、センサ・ブリッジ・アームは、２軸センサを形成するようにスパイラル・ヒステリシス・コイル２の隣接した辺にペアで位置し、同様に、ＡＳＩＣ６は、基板１の中央位置に設けられている。

本発明では、ＡＳＩＣ６および磁気抵抗センサ・ブリッジは、電気的に接続され、信号処理回路および電圧出力回路は、ＡＳＩＣ６に統合されている。さらに、ＡＳＩＣ６は、ＬＧＡ基板１上に配設されている。

スパイラル・ヒステリシス・コイル２によってプッシュ・アームで生成される磁場の方向は、スパイラル・ヒステリシス・コイル２によってプル・アームで生成される磁場の方向とは反対であり、プッシュ・アームは、スパイラル・ヒステリシス・コイル２の一方の側に位置し、プル・アームは、プル・アームに対してヘリカル・ヒステリシス・コイル２の他方の側に位置することに留意されたい。

本発明の前述の各実施形態では、様々な実施形態の説明の焦点は異なっており、他の実施形態における関連した説明は、電流による磁場の発生について部分、磁場分布についての部分、電圧出力についての部分、電流パルス回路についての部分、センシング・データの処理についての部分、および電流パルス回路の検出された電圧の波形についての部分などの一実施形態において詳述されていない部分について言及され得ることに留意されたい。

本発明によれば、スパイラル・ヒステリシス・コイルは、基板上に配設されるので、磁気センサは、より小さい全体抵抗を有し、したがってより大きい電流を運ぶことができ、パッケージング構造は、ヒステリシス・サイクル内にセンサ自体によって生成されるヒステリシスをなくすことだけでなく、測定中に生成されるヒステリシスもさらに減少させる。加えて、磁気センサ・パッケージング構造の製造プロセスは、単純であるとともに費用対効果が大きい。

創作的努力なしで本発明の各実施形態に基づいて当業者が得る他の全ての実施形態は、本発明の範囲内に入るものとする。本発明は、本発明の好ましい実施形態を参照して図示および説明されてきたが、当業者は、様々な変更および修正が、本発明の添付の特許請求の範囲によって定められる範囲から逸脱することなく本発明になされてもよいことを理解するであろう。

Claims (9)

1. ヒステリシス・コイルを有する磁気センサ・パッケージング構造であって、基板（１）と、センサ・チップ（３）と、前記基板（１）上に配設されたスパイラル・ヒステリシス・コイル（２）と、ワイヤ・ボンディング・パッド（４）とを備え、前記センサ・チップ（３）上には、センサ・ブリッジ・アームが配設されており、
   前記センサ・ブリッジ・アームは、磁気抵抗センサ・プッシュプル・プリッジを形成するように電気的に相互接続され、前記センサ・ブリッジ・アームは、前記磁気抵抗センサ・プッシュプル・プリッジのプッシュ・アームおよびプル・アームを備え、前記磁気抵抗センサ・プッシュプル・プリッジの前記プッシュ・アームおよび前記プル・アームは、磁気抵抗感知素子で構成され、前記磁気抵抗センサ・プッシュプル・プリッジは、磁気抵抗センサ・プッシュプル・ハーフ・ブリッジまたは磁気抵抗センサ・プッシュプル・フル・ブリッジであり、
   前記磁気抵抗センサ・プッシュプル・プリッジは、前記スパイラル・ヒステリシス・コイル（２）上に配設され、且つ前記基板（１）上に位置し、パッケージングを形成するように封止され、前記スパイラル・ヒステリシス・コイル（２）によって生成される磁場は、センサ・ブリッジの受感軸と同一直線上にあり、
   パルス生成回路および信号処理回路をさらに備え、前記パルス生成回路は、正の電流パルスおよび負の電流パルスを交替的に印加するように構成され、前記パルス生成回路は、第１の電圧サンプリングデバイスおよび第２の電圧サンプリングデバイスを備え、前記スパイラル・ヒステリシス・コイル（２）中で前記正の電流パルスが検知された後の正電圧のサンプリングサイクルで前記第１の電圧サンプリングデバイスは、正電圧Ｖ１をサンプリングし、前記スパイラル・ヒステリシス・コイル（２）中で前記負の電流パルスが検知された後の負電圧のサンプリングサイクルで前記第２の電圧サンプリングデバイスは、負電圧Ｖ２をサンプリングし、前記信号処理回路は、サンプリングされた前記正電圧Ｖ１およびサンプリングされた前記負電圧Ｖ２に従って出力電圧Ｖｏｕｔ＝（Ｖ１＋Ｖ２）／２を計算し、電圧出力回路を通じて前記出力電圧Ｖｏｕｔを出力するように構成され、
   前記スパイラル・ヒステリシス・コイルによって前記プッシュ・アームで生成される磁場の方向は、前記スパイラル・ヒステリシス・コイルによって前記プル・アームで生成される磁場の方向とは反対であり、前記プッシュ・アームは、前記スパイラル・ヒステリシス・コイルの一方の側に位置し、前記プル・アームは、前記プル・アームに対して前記スパイラル・ヒステリシス・コイルの他方の側に位置する、ヒステリシス・コイルを有する磁気センサ・パッケージング構造。
2. 前記基板はＬＧＡ基板であり、前記スパイラル・ヒステリシス・コイル（２）は前記ＬＧＡ基板上に配設され、
   前記磁気抵抗センサ・プッシュプル・プリッジの前記プッシュ・アームはセンサ・チップ上に配設され、前記磁気抵抗センサ・プッシュプル・プリッジの前記プル・アームは別のセンサ・チップ上に配設されており、前記センサ・チップは、前記ＬＧＡ基板上に配設される、請求項１に記載のヒステリシス・コイルを有する磁気センサ・パッケージング構造。
3. 前記スパイラル・ヒステリシス・コイルは、前記磁気抵抗感知素子の上方または下方の平面上に配設される、請求項１に記載のヒステリシス・コイルを有する磁気センサ・パッケージング構造。
4. 単一チップ・パッケージングを採用し、前記磁気抵抗感知素子のピンニング層方向は、レーザ加熱磁気アニーリングによって設定される、請求項１または３に記載のヒステリシス・コイルを有する磁気センサ・パッケージング構造。
5. 単軸センサを構成する２個または４個のセンサ・ブリッジ・アームが存在し、対向配設された前記センサ・ブリッジ・アームの前記磁気抵抗感知素子のピンニング層方向は反対である、請求項１または２に記載のヒステリシス・コイルを有する磁気センサ・パッケージング構造。
6. 二軸センサを構成する４個または８個のセンサ・ブリッジ・アームが存在し、対向配設された前記センサ・ブリッジ・アームの前記磁気抵抗感知素子のピンニング層方向は反対である、請求項１または２に記載のヒステリシス・コイルを有する磁気センサ・パッケージング構造。
7. 前記出力電圧Ｖｏｕｔは、データ計算システムによって遠隔で取得される、請求項１に記載のヒステリシス・コイルを有する磁気センサ・パッケージング構造。
8. ＡＳＩＣ（６）をさらに備え、前記ＡＳＩＣ（６）および前記磁気抵抗センサ・プッシュプル・プリッジは、電気的に接続され、前記信号処理回路および前記電圧出力回路は、前記ＡＳＩＣ（６）内にともに集積されている、請求項２に記載のヒステリシス・コイルを有する磁気センサ・パッケージング構造。
9. 前記ＡＳＩＣ（６）は、前記ＬＧＡ基板上に配設される、請求項８に記載のヒステリシス・コイルを有する磁気センサ・パッケージング構造。

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