TWI248163B - Method for forming a dielectric barrier in an integrated circuit structure, interconnect structure and semiconductor device and methods for making the same - Google Patents

Method for forming a dielectric barrier in an integrated circuit structure, interconnect structure and semiconductor device and methods for making the same Download PDF

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Taiwan Semiconductor Mfg
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Description

!248163 九、發明說明： 【發明所屬之技術領域】 關於一種鑲嵌結構内 本發明是有關於積體電路結構之製造，且特別是有 介電阻障層之製造方法，其適用於微電子方面應用。 【先前技術】 k者積體電路尺寸縮減至次微米以下，其尺寸精確度 隨之較難達成。再者，隨著高效率之超大型積體電路饥阳之半導=晉 的需求變大，便對其鱗技術產生挑戰。隨著频電路更為·且^徵 ^寸與制隙之_、化，舖電路之速歧細之電晶體速度影塑 其内之内連結構影響較小。 θ 又 ^ ^統半導體裳置包括有基底與複數個依序形成之介電層與金屬層。一 般而言，位於如上層或下層等不同臈層内之金屬層係藉由填入於介層曰 -S)内之金屬插触職電性賴，而職域底上如源/祕之主動 則猎由填人於接觸孔(eontaet hGles)晴形成之金屬插栓以電性連結之。金 2線則形雜大體平行基底峡伸之藉内。高效率之微處理器則採用 益屬導線以相互連結單U狀數以百騎元件。#晶圓内高密度晶片 具有0·13«或少於〇·13微米之尺寸時，於今日辆微晶片雜往需使用 六層或六層以上之導電金屬層為形成電性連結。 於傳統積體電路技術中，因内連導線所造成之晶片訊號延遲並不嚴 重。傳統上認為訊號延遲主要起因於元件因素。然而，對於具有較密線路 之新穎超大型積體電路内連結構之訊號延遲佔據了極大部分之 時脈循環時間因而影響了積體電路表現。此外，當鄰近之金屬内連線距離 以及/或絕緣材料之厚度為次微米尺寸時，於如此之内連結構内便會產生寄 生辆合效應(Ρ簡itic couplmg)。於鄰近之金屬内連結構間的寄生搞合效應^ 會造成如串音(纖-talk⑽及/或阻容延遲(RC d麵)等劣化積體電路表現之 0503-9938TWF(5.0) 5 1248163 不良現象。如此， 其表現。 便需要較先進之金屬化技術以於先進積體電路中以增進 先進金屬内連製程例如為熟知之鑲欲製程。於鑲嵌製程中，首先於抓 =於-金屬層上之-層間介電層__成—開σ，並於開口内填入S 科，例如銅之金屬材料。而於一雙鑲嵌製程卜形成於一層間介電層内 之開口具有連接於上部溝槽之—下部介層洞，並於開ρ内填人如鋼之_ 才料以同時形成電性接觸於—金屬層之—下部接觸或介層結構，接著利用 b學機=研磨法將多餘之銅金屬移除。經過多年來的發展，於微晶片製作 ^半體工業以經常使關作為内連線材料，而雙鑲絲程便成為應用 _金屬技術之適當製程。 士雖然鑲嵌製程為應用於形成銅内連結構之重要步驟，然而其仍存在有 =夕問題。於半導賴作過射，銅已被證實會污染其顧巾所採用之眾 夕材料銅合易擴散或飄移至相連之層間介電層内而造成半導體基底上鄰 近元件的毀損。_，目前雖有發展了許多方法以避免銅污染_主要 的方法仍為於沉義金屬之前，先於溝槽或介層洞_成阻障層。 傳統阻障層之材質例如艇㈣、氮化組㈣以及氮化石夕组⑽风等， 其可防止_連線朗間介電層之_交互反應且亦提供了其間之附著效 果。然而，阻障層其本身可能因其環境中之材料而產生劣化情形。再者， 阻障層與銅或鄰近材料間仍可誠生不良之_情形。再者，當特徵尺寸 】於0·13 U料’其於溝槽與介層洞内不易形成足夠厚度。此外，當阻障 1區人=觸於触合時，其具有較Α之整體電畴。再者，於使用阻障層 r 氣(Qutgassmg)現象。對於低介電常數介電層與阻障層而言， 逸氣現象將劣化由低介電常數層間介、轉層以及靖所組成之三明 Π、、口構進而^致鑲肷結構之熱穩定性，機械強度的分層與其他負面影響。 、因此，便需要i介電轉層之製造方法，其適用於鑲嵌結構， 可避免利用傳財法所製造之阻障層所遭遇之可靠度與積體電路表面等問 0503-9938TWF(5.0) 6 1248163 【發明内容】 有鑑於此’本發明係有關於於如職結構之積體電路内形成且有較佳可 1介電阻障層之製造方法。於—實施射，形成—低介電常數介電層於 -基板上，該低介電常數介電層具有至少一開口以露出—下層金屬層；形 成-第-魏德轉層，順應地覆蓋該低介電常數介電層之露出表面； 施行-氧化處理，以將該低介電常數介電層與該開口底面上之該第一碳化 石夕基阻障層轉變成-氧化韻；移除該低介㈣數介電層及該開口底面上 之該氧切層’·於刻Π内獻—„層以紐接_下層金屬層；移除 該低介電慨介錢上之解電層至低於該齡電常數介電層之—既定厚 度以形成-凹陷；形成-第二碳化魏阻障層以覆蓋該凹陷、該低介電; 數介電層與該第-阻障層，以包覆該導電層；將該低介電常數介電層上 之該第二轉層融-氧化處理哺縣—氧切層；以及猶該氧切 層。 於另-實施例中，提供-第-低介電倾介電層於—基板上，該低介電 常數介電層具有至少-開口，該開口具有—介層洞以露出為該第—低介電 常數介電層所環繞之-下層金屬層，該第—低介電常數介電料上形成有 一姓刻停止層以及於該介層洞上設置有為—第二低介電常數介電層所環娃 之一溝槽；形成-第-礙辨基阻障層，以覆蓋該開σ之露出表面；施ς -氧化處理，以將該第-低介電常數介電層上、雜刻停止層上轉介層 洞底面上之該第4化减轉層轉變成—氧切層；移除㈣ 二 電常數介電層、該侧停止層及該介層洞之底面上之該氧切層；該介^ =與該溝槽内填人-導電層以電性接觸該下層金屬層；移除該第二低介; 常數介電層上之該導電層至低於該第二低介電常數介電層之—既定厚度， 以形成-凹陷；形成-第二碳切基阻障層以覆蓋該凹陷、該第二2電 0503-9938TWP(5.0) 7 1248163 常數介電層與該第一阻障層，以包覆該導電層；將該第二低介電常數介電 層上之該第二碳化矽基阻障層藉由一氧化處理而轉變為一氧化矽層，·以及 移除該氧化矽層。 於另一實施例中，形成一碳摻雜氧化@(carboIMlopedsilic〇n〇xide)介電 y於基底上，形成一石反化梦基(si〗ic〇n阻障層以覆蓋該碳換 雜氧化梦介電層；施行-氧化處理，㈣碳切基轉層内之—部分碳化 石夕轉變成氧⑽；以及以該碳摻雜氧切介電層為停止層，移除該碳化石夕 基阻障層内該氧化矽部份。 於另-實施例中，藉由形成-碳化石夕基(础con carbide_based)阻障層阻障 層於-基底上；収崎-氧域理，_碳切基轉㈣之 化矽轉變成氧化矽，以製造出一半導體裝置。 刀反 【貫施方式】 差一實施例： 树明之第-實施舰配合第丨鞋第9作-詳細敘述如下。 =圖至第9圖圖示了本發明—實施例所形成之—積體電 面不思圖。如第i圖所示’首先提供—積體電路結構2， :鳴介電常數介電層3。，於低介電常數介電::有=底 在此，纖轉2之實瞻爾所 ==2〇。 積體電路2可能Α庳用仏社贼中狄咖人问 文八又寸舉例來說， “,為應用於積體電路内金屬導線或插检製造之— 構。於-貫施例中，積體電路結構2_—雙鑲嵌結構。、’屬内連、、、口 低介電常數介電層3〇則包含任一 適者介電材斜，七^ 、 應用於半導體裝置製造上所使用之 田 "匕括了小於等於3之介電常數之低介電當胁輕 同之導電層。低介電常數介電層3Q 树以絕緣不 (Sl〇C)。由於其具有約2·2〜28之低介電常也為石反摻雜之氧化石夕 使用之低介電常數介電材料具獅子應用上所 苒了罪度，且其於後續蝕刻步驟 0503-9938TWF(5.0) 8 1248163 中亚不會為氫氟酸濕侧液所溶解，故極適用於鑲谈結構内。 基底ίο可為應用於微電子製作之—基底，其中於基底1〇其上及/或盆 下可形成翻於微電子製作上之—或多個額外微電子層。上述微電子巧 =包含導電材料、半導體材料與介電材料。於—實施例中，於開口 2^露 雷層金频未圖示），並可藉由後續形成關口2G内之導電插栓以 連、Ά。此下層金屬層之類型則可依據實際所需而改變其設計。 開口 20可視設計需求而為一單镶嵌開口、一接觸開口、或—溝槽開 2〇係藉由傳統圖案化與钱刻之組合所形成，例如為藉由於低介電 作卿成—圖魏光阻層(糊利以及接著施行一《爛操 2。此電水則程序可包含—或多個下述化學品：氟碳化合物、碳 氮氣、氬氣、氫氣與—氧化礙，可依照設計準則而適度 頻口2G之嶋™有碳化 -為，σ以®。_碳切作為轉層之優點之 内1 形成於特徵尺寸少於〇.13微米之導線溝槽與介層洞 3 0之入電1激 準確率之内連圖案。再者，碳化石夕材料具有少於 ’服止伽餐於編_之寄生齡效應，且並 後===2介電崩潰等電性表現。再者，第一阻障層*可用於包覆 介之一導電層，使銅或銅合金免於接觸環繞其之低 山 、料層 如此而避免了金屬擴散進入介電層。再者，庳用 輸精之附著_。 法並W發明表面上。其形成方 沉積法軸賴統化學氣相 法需要觀相沉積法(pcd)。此些方 飞^之喊⑽紐物質或轉能量於-固體 0503-9938TWF(5.0) 1248163 試樣上=料而形成所需反應，進而形成沉積。 足豹巾’第—轉層⑼需具有足夠厚度時制擴散作用，且須 °·13 ^ ^ 40可X::洞姆他開口内。於本發明之-實施例中，第-_ 及錢加強型化學氣相沉積法約介於 具有約200〜40^之厚度基底1〇與低介電常數介電層3〇形成沉積， 化卢理i ^ 3圖^不了於第2圖内之結構中之第—阻障層4G暴露於氧 層Γο之立f =低介電常數介電層3〇以及開口 20底面上形成氧化石夕(Si0x) 實施例中，可制如反應性氧化處理傳統氧化處 /、二〜45G ^溫度、約4〜6托之勤以及約2GGG〜3GGG瓦之射頻 (CnZ^。反應性乳化反應係將阻障層4〇暴露於包含如氧氣(〇2)、臭氧 峨心值彳輸錢應性 屏無電漿反應之形成，故於低介電常數介電 _不會被轉變成氧切。形成於低介電常數 :/之第—阻_ 40則將為後續沉積之導電層所完全包覆。 心照弟4圖’顯示了第3圖之結構，於完成後續製程之剖面示意圖。 =於低介電常數介電層3G以及開σ 2Q底面上之氧切層％將被移除。 液1==27售卿嶋娜餘酸酬 形成、導電材料所 使用之導雷㈣m 解導體裝置導電層所 ^之“㈣。V電層6G可包含如銅、域其合金之低電阻率金屬。於 ΐ 二於開σ 20填入有—銅或銅合金材質之導電層60以 之其他金屬，例如錫、辞、巍、欽、錯、錯、錄、把、鎮、路:= 〇503-9938TWF(5.0) 10 1248163 在此，沉積於開口内之銅或銅合金之導電層60可藉由如電化學沉積法 (ECD)、物理氣相沉積法、化學氣相沉積法、電鍍技術或上述技術之結合完 全填入於開口 20内並溢出之。導電層60之沉積依照依據所選擇之方法而 沉積而成。接著，如傳統化學機械研磨法之平坦化程序接著施行以移除突 出部分。 請參照第6圖，顯示了第5圖之結構中，自低介電常數介電層3〇上移 除導電層60之銅或銅合金材料至低於低介電常數介電層3〇 一既定深度， 以形成凹陷62之剖面示意圖。其中，將移除較多量之導電層6〇而非移除 低介電常數介電層3〇或第—阻障層4〇，以於低介電常數介電材料層％内 形成相對高度凹陷之導電層6〇。 隹此，許多方法可用以移除多餘之導電層60而不至於移除低介電常彰 介電層30或第-阻障層4〇。高於開口 2〇以及低於開口 2〇之導電層可 藉由傳紐職研紐術轉除。財發社—實關巾，係制傳統化 學研磨技術以移除導電層6G並制低介電f數介電層3()與第—阻障層 作為研磨停止層。於化學機械研雜序中，低介數介電層Μ具有蝴 於導電層⑼之高研磨選擇比率’即為低介電常數介電層30之研磨率遠小 於導電層6〇之研磨率。研磨程序將繼續進行直到移除導電層6〇至低於開 =之 =_，W_2。藉_彳_贿雜序之參數， 可形成鬲度凹陷之導電層6〇。 上述既定深度約為300〜600埃。接 密封層並覆蓋積體電路結構2之上表面耆層於凹陷62内以作為一 於低介電常數介電層30内紋夠深叫^ ^例中，導電層6◦之凹陷 度，以作為轉妓侧侃叙用確=^_往賴縣持足夠深 後。 是至於當阻障層經過研磨與潔淨化 請參照第7圖，顯示了於第6圖 電層30以及第-阻障層4G為碳化構中，凹陷62以及低介電常數介 貝之第二阻障層70所覆蓋之剖面示 〇503-9938TWF(5.0) 1248163 :第阻IV層7〇並完全包覆導電層6。。如 弟二叫層70可藉㈣乡冑 _之相_容所述， 35(M50T溫度下所 、去或電水加級化學氣相沉積法於介於約 層™之厚度可依ί有約2〇rr埃之厚度。然而，第二阻障 具有介於約·〜碰—般而言，第：阻障層70 請參照第8圖，磲示了锋， 處理42後於低介電常數介電：::冓二=二阻障層7。暴露於氧化 於-實施例中，氧化夢8fJ y成之减销8G之剖面示意圖。 介於3队彻。c、厂附用傳統如反應性氧化處理氧化方法，於溫度 條件下所縣。 杯6托以及㈣功率介_ 2_〜聊瓦之 “’、、、第9圖，顯不了第8圖之結構中，移除氧化矽声80之叫面一立 ^制魏義侧紅傳祕 === 、、貝體電路結構2中，第—阻障層4。與第二阻障層7卜 入广繞 導電層60。藉由重複上述步驟，可 ^王^ 結構。舉例來說，於積體電路，2上_ * ^上更軸其他之内連 構軸另—低介電常數介電材料後， 可猎_形成-介層孔穿過直達第二阻障層％。上述製程步驟 以形成具有期望數量之金屬層元件。 稷 第二實施例：_ 本發明之第二實施例將配合第1G圖〜第18圖作—詳細敘述如下。 “請參照第10圖，顯示了-積體電路結構2之剖面示意圖，其具有 覆蓋有第-低介電常數介電層11()之—基底1G。積體電路結構2具^少 一開口，其包括為第-低介電常數介電層11G所環繞之介層洞90。於第一 低介電常數介電層1H)上則設置有_停止層m，而位於介相％上則 設置有為第二低介電常數介電層13〇所環繞之溝槽觸。在此，積體電路結 0503-9938TWF(5.0) 12 1248163 、之U依據5際所需而改變其設計。於-實施例中，積體電路結構2 為有；I制90麟槽之—雙鑲嵌結構，其可依據如溝槽先形成法 (trench flrst)、介層、;同先形成法(*㈣或一自對準法㈣心^ 化=侧方法所難化形成。於雙鑲舰構形成過程巾，於第—低介電常 ^介電層no上形成具有適當厚度之侧停止層12〇並藉由傳統方法以圖 一化之^以於形麟槽1GQ時保護第—低介電常數介電層11G之上表面。 、#第侧#止層12〇於後續步驟中於飿刻停止層12〇上形成氧化石夕 =及猎由侧移除氧化硬時亦保護了下層之第一低介電常數介電層灿。钱 刻停止層120之材質例如為氮切或氮氧切。於本發明之-實施例中， 蝕刻停止層包括了碳化矽基材料。 應用數介騎11G與第二低介電介電層_包含通常 二3之彳置製造上之—適#之介電材料，包括具有介電常數小於等 ^』電常數材料以絕緣不同之導電層。較佳地，第—低介電常數介 ===介電常數介電層i3G之_碳摻雜之__，由 電常數介t簡^子細摘伽之低介 ^ ^ ^ 、、口構可罪度，且其於後續蝕刻步驟中並不會為 m解。村獅财以-麵轉狀其爾料。 之露出f面1^:圖’顯不了第1GSI之結構中於介層洞9g與溝槽1〇0 ==有碳化爾之第一阻障層14〇之-剖面示意圖。第- ⑽9G獅心術社。第一阻障層 有足夠厚度以抑康形成。第—轉層⑽較佳地需具 微米特徵尺寸==須足㈣切職地形成於具有少於㈣ 麵:甘入開口、接觸開口、溝择、人 本發明之-實施例中，第_阻障層14 二丨二他開口内。於 強型化學氣相沉積法約胁 二，^目沉積法以及電裝加 低介電常數介· 13u Μ /皿度下’職地沿基底10、第一 〇503-9938TWF(5.〇) 13 1248163 成沉積’具有約200〜400埃之厚唐。存用难^ . 矢Ο度便用石厌化石夕作為阻障層之優點則請參 照第2圖之相關說明。 产請參照第12圖，顯示了如第η圖内之結構中第一阻障層⑽暴露於 氧化處理42内而於第—低介電f數介電層13G、綱停止層⑽以及介層 洞90之底面上形成氧化石夕⑸⑻層15〇之剖面示意圖。於一實施例中，^ 採用如反雜氧鱗轉統氧域理，其雜脉彳紙溫度、約料托 之屋力以及約2GGG〜3GGG瓦之射頻功率下施行。反應性氧化反應係將阻障 層M0暴路於包含如氧氣(〇2)、臭氧(Ο;)與氧化亞氮_)等氣體之氧化氣體 電漿内。值得注意的，第—碳化雜障層14G形成於第—低介電常數介電 層130側壁上不會被轉變成氧化石夕由於水平方向上無電浆反應於此反應性 氧化處理。形成於第—低介電常數介電層通與第二低介電常數介電層⑽ 之側土上之第阻障層⑽將於稱後程序中為後續沉積之導電層所完全包 覆。 請參照第13圖，顯示了第12圖之結構，於完成後續製程之剖面示意 圖幵/成於第-低介電常數介電層11〇、第二低介電常數介電層⑽以及介 層洞90底面上之氧化石夕層15〇將被移除。於介層洞％以及溝槽刚内填 入導電材料之A ’氧切層15G將藉由採用如氫氟酸濕侧液之傳統侧 =序:移除。由於水平方向上並無電纽應之形成，故形餅第一低介電 常數介M训、第二低介電常數介電層130側壁上之第-阻障層140將不 :被轉^:成氧化石夕。形成於第一低介電常數介電層11〇、第三低介電常數介 電g 130之第-轉層14Q將完全包覆—後續沉積之導電層。 言:參fc、第14圖，顯示了第13圖之結構，於介層洞9〇與溝槽1〇〇内填 電材料所形成導電層151之剖面示意®。導電層151可採用—般半導 體$置導電層所使用之導電材料。導電層⑸可包含如銅、織其合金之 低二率金屬。於本發明之一實施例中，於介層洞9〇與溝槽動内填入有 銅或鋼合金材質之導電層⑸以電性接觸一下層金屬層(未圖示於本發 〇5〇3-9938TWF(5.〇) 14 1248163 供、相所使用之鋼合金可包含微量之其他金屬，例如錫、鋅、龜、鈦、鍺、 二人人把、t鎂路、銀及组。在此’沉積於介層洞9°與溝槽1。。内之銅 二2電層151可藉由如電化學沉積法(ECD)、物理氣相沉積法、化 二目/儿〜，崎術或上述技術之結合完全填人於介層則0與溝槽_ 亚溢出之。導電層151之沉積依照依據所選擇之方法而沉積而成。 ，顯示了第14圖之結構中，自第一低介電常數介電層 』4數介電層13G上移除導電層151之銅或銅合金材料至低 =二低介電常數介電層130 一既定深度，以形成凹陷152之剖面示意圖。 1阻=移除之導電層15而非移除第二低介電常數介電層130或第 ^ Γ’以於第二低介電常數介電材料層13_成相對高度凹陷之 等％層152。 雷^匕雷^多方法可用以移除多餘之導電層151而不至於移除第二低介 如30或第—阻障層.高於第二低介電餘介電層13〇以及 ㈣Γ=Γ數介如3G之導電層151可躺傳、_或研磨技術 私^於柄明之一實施例中，係採用傳統化學研磨技術以移除導電層 151亚採用第二低介電常數介電層13〇與第一阻障層⑽作為研磨停止層。 於化學機械研磨程序中，第二低介電常數介電層⑽具有相對於導電心 之高研磨選擇比率’即為第二低介電常數介電層13〇之研磨率遠小於曰導電 層1M之研磨率。研磨程序將繼續進行直到移除導電層⑸至低 ==層13G之—既_，⑽成凹_。機械研 磨粒序之參數’可形成高度_之導電層152。上述既定深度約為划〜咖 埃。接考戦另—阻_於_ 152㈣作為—密封層並覆蓋積體電料 構2之上表面。於本實施例中，導電層⑸之凹陷於第二低介電常數介 層⑽内需足夠深以確保後敎L積之阻障層可維持足夠深度，以作為 層及侧停止層H至於纽M'_研賴潔淨化後。 請麵第16圖’顯示了第15圖之結構中，凹陷152以及第二低介電 0503-9938TWF(5.0) 15 1248163 :覆蓋之剖面之第，阻障”。 氣相沉積法於介於約350〜·。C溫度下卿成2積法或電漿加強型化學 而言，第-厚照實際製程情形而稍作調整。一般 a弟一阻卩早層丨6〇具有介於約200〜4〇〇埃之厚度。 俶 口月參fc、第17圖，顯示了第16圖之結構中 山 暴露於氧倾理42後於第二低介ff 3 ^化雜障層160 理氧化妓，35G〜_、勤介== 於約_〜3_瓦·打卿成。 如麟頻功率介 干立=賴第18圖，顯示了第17圖之結構中，移除氧切層m之剖面 於之可中藉由如氫氟酸顏刻液之傳、祕刻方法所移除。 ㈣、_、 冓中’弟—阻障層14G與第二阻障層則，分別完全 ::Γ二：。藉由重複上述步驟’可於積體電路結構2上更形成其他内 、口例來况’於形成-低介電常數介電材料於結構2之上，可芦由 =2二過直達第二阻障層160°上述製程步驟可更重複以職 具有期望數置之金屬層元件。 立請參照第19圖，顯示了依據本發明一實施例之於積體電路結構内介電 阻p早層之軸方法㈣糊。於起始麵2ig卜首先於基底上形成一低 71電錄"電層’其具有至少—開口露出其内之下層金屬層。於步驟挪 中’材貝為石屄化石夕之第一阻障層順應地形成於上述開口之露出表面上。於 步驟23〇中則將低介電常數介電層以及開口底面上之第一阻障層轉變成為 -氧化碎層。於步驟24G中，上述低介電常數介電層以及開σ底面上之氧 化石夕層被移除。於步驟25〇中，將一導電層填入於上述開口内並接觸下層 0503-9938TWF(5.0) 16
I 1248163 金屬層。於步驟26〇中，移除低 電常數介電層―既定厚 ㈣π層上之至低於低介 與低介電常，卿2W巾，於凹陷内 結構。於步雜t，=卜ΐ 第二阻障層以密封積體電路 層轉變成為-氧切層。歸上之第二阻障 於、 —驟29G中，接著移除氧化石夕層。 導電声巾’於具树徵尺寸她.1觸之積魏路結構内介於 之介面可藉由形成主要材質為碳一章層= 猎由改善其介陳f岐得所形狀半#辭置呈有# ㈢表現以及較佳之擴散抑制效應。成+¥體衣置具有較佳之阻容 雖然本發明已以較佳實施例揭露 熟習此技藝者，在不脫離本發明之精神和範圍;;非:;任何 倚，因此本發似護範咖級_軸界=之準更動與潤 【圖式簡單說明】 弟1圖為具有覆蓋於基底上 餘 明之-實·傳統_: 溝槽; 早鑲耿開口、-接觸開口、一溝槽開口、-介層洞或一 第2圖為依據本發明一實施例於第丨圖中之結構 形成碳化石夕材質之第—阻障層之一剖面示意圖； 之路出表面上 第3圖為依據本發明—實補於第2 _之 於反應性㈣娜觸嫩_糊^=== 之一剖面示意圖； * /成氣化梦層 常數介電層以及開口底面上之氧化石夕層之一剖面示意圖移除形成於低介電 0503-9938TWF(5.0) 17 1248163 第5圖為依據本發明一實施例 金之導電層之—剖面示意圖； 图之、、、口構巾之開口填人銅或銅合 第6圖為依據本發明一實施例於 上移除導鶴，翻合金鄉至錄财;^介料數介電層 成凹陷之-剖面示意圖； -^數"電層-既定深度以形 第7圖為依據本發明一實施例於 數介電層以及第一阻_ / 圖之、、、口構中之凹陷以及低介電常 圖; ~層内後•切材質之第二阻障層之-剖面示意 第8圖為依據本發明一實施例於 r氧化處，靖數介電層上 第9圖為依據本發明一實施例於第 接 移除氧化石夕層之一剖面示音圖·、目°構中使用氫氟酸濕侧液 弟固為具有覆盍於基底上之低入 層内爾，彻♦低^，純介電常數介電 置於第-低介電常數介電層上洞’設 低介電常數介電層所環繞之溝槽之一剖面;介層轉 據本發明之一實施#丨$徨J面不心圖。上述開口可為係藉由依
第心r職化與糊之綠所形成； b為依據本發明—實施例於第lG 上形成碳化石夕材質之第一阻障層之-剖面示意圖構中開口之路出表面 第12圖為依據本發明一實施例 露於反應性氧化處理内而於第二低介電餘ΓΓΓ 阻障層暴 洞底面上形錄切層之-剖面示意圖；層、侧停止層以及介層 弟13圖為依據本發明一 低介電常數介電層㈣口底面^^2;之結構中於移除形成於第二 第14® A分站 一 4虱化矽層之一剖面示意圖； 據本發明一實施例於第♦結構中之開口填入銅或銅 0503-9938TWF(5.0) 18 1248163 合金之導電層之_剖面示意圖； 第15圖為依據本發明一實施例於第14圖之結構令自第二低介電常數 =層上移除導電層之銅或銅合金材料至低於第二低介電常數介電層一既 疋深度以形成凹陷之一剖面示意圖； 人士 圖為依據本發明—實施例於第15圖之結構中之凹陷以及第二低 j吊數，|電層以及第—阻障層内覆蓋碳切材質之第二阻障層之一刹面 不圖， 於反岸依據本發明—實施例於第16圖之結射之第二阻障層暴露 ==性魏處理後於第二低介電常數介電層上卿成氧化石夕層之一剖面 第18圖為依據本發明一實施 液移除氧切層之—剖面示意圖；、狀4中使用氫氟酸濕钱刻 第19圖為依據本發明一實施例之於積體電路 ^ 驟流程圖。 丨早厲惑开V成万去之步 【主要元件符號說明】 10〜基底； 3〇〜低介電常數介電層； 42〜氧化處理； 60、151〜導電層； 70、160〜第二阻障層； 100〜溝槽； 120〜#刻停止層；
2〜積體電路結構； 20〜開口； 40、140〜第一阻障層； 50、80、150、170〜氧化發層，· 62、152〜凹陷； 90〜介層洞； 110〜第一低介電常數介電層； 130〜第二低介電常數介電層。 0503-9938TWF(5.0) 19

Claims (1)

  1. 乐％iZ/2b4號甲請專利範圍修正本
    修正日期：94.9.13 1248163 十、申請專利範圍： 1.一種半導體裝置之製造方法，包括下列步驟： 形成一碳摻雜氧化石夕(carbon-doped silicon oxide)介電層於— ^ ^ ㈢—基底上； 形成一灰化矽基(silicon carbide-based)阻障層以覆蓋該;g炭摻、， t · 雜氧化句^)丨 層， 施灯-氧化處理，將該碳化石夕基阻障層内之一部分碳化 矽；以及 付夂风虱化 以該碳摻雜氧切介電層為停止層，移除該碳切級_内該氧化 2·一種半導體裝置之製造方法，包括下列步驟： 形成一碳化石夕基(silicon carbide_based)阻障層於一美启 、 四-，以及 石夕。施行-氧化處理’將該碳化石夕基阻障層内之一部分碳化石夕轉變成氧化 3.-種内連結構之製造方法，包括下列步驟： —開=—低精_狀—船，瓣嫩㈣層具有至少 表面:成之-級第-咖簡爾_層糊口内之露出 ^低精齡嫩糊咖上爛 —阻F早層’該第二阻障層於—第—侧劑下之 曰> — —阻障層於該第一钱刻劑下之移除率；以及’、、峨〇細_南於S亥弟 使用該第-钱刻劑移除該第二阻障層。 驟：4.如巾料纖财3撕述之骑結構之製造方法，更包括下列步 於該開口内填入一導電材料；以及 凹陷導 齡―部分之該導電材料’以於該低介電常數介電層内驗 〇503-9938TWF1(5.〇) 20 ................... - 電層。
    5.如申請專利範圍第 員所述之内連結構之製造方法，更包括下列步 形成一第三阻障層於該凹陷導電 介電層之表面； 、^该弟一阻P平層以及該低介電常數 1該低介電常數介電層上之該第三阻 四阻障層於一第二钱 輯弟四轉層该弟 之移除率；以及 私除率同於该弟三阻障層於該第二兹刻劑下 覆該凹陷導 電層 使用該第二___第四轉層，使該第三阻障層包 6:-種積體電路結_介電轉層之製造方法，包括下列步驟： j十低"電#數介電層於—基板上，該低介電錄介電層具有至少 ‘開口以露出一下層金屬層；以及 法 =申"^=基7 ’繼瓣爾糊之露出表面。 •明專弟6項所述之親電路結_介電轉層之製 更包括下列步騾： 施行-氧化處理，將該低介電常數介電層與該開口底面上之 化矽基阻障層轉變成_氧化矽層。 灭 8·士申明專糊|@第7項所述之積體電路結構内介電阻障層之製、 ^其中"亥氧化處理為一反應性氧化反應，其係於溫度為 350〜450。。二、 壓力為4〜6托(Torr)與射頻功率為2〇〇〇-3〇〇〇瓦(w)下施行。 9·如申#專利範圍第8項所述之積體電路結翻介電阻障層之製造 法，其中該氧化處理使用_氣體混合物，其擇自由氧氣(〇2)、臭氧^ 化亞氮(N20)所組成之族群。 /、K 10·如申咕專利範圍帛7項所述之積體電路結構内介電阻障層之製、 法，更包括下列步驟： ¥ 0503-9938TWFl(5.0) 21 p----—---__________1 卜轉嫩_便)：1替换頁 1--—------— —__ 移除該低介電常數介電層及該開口底部 方法，更包括以下依序步驟： 平曰艾I造 於該開口内填入-導電層以電性接觸該下層金屬層； 移除該低介電常數介㈣上之解電敍低於該彳1介 一既定厚度以形成一凹陷；以及 "電6之 —形成-第二碳化石夕基阻障層以覆蓋該凹陷、該低介電常 第一碳化矽基阻障層，以便包覆該導電層。 电S舁该 12·如申請專利範圍第U項所述之積體電路結構内介電阻障、皮 方法，其中該導電層係藉由電化學沉積法而填人該開π。 9 ♦ 、13·如中請專利範圍第u項所述之積體電路結構内介電阻障 生 方法，其中該導電層係藉由化學機械研磨法所移除。 衣乂 、Μ·如帽專觀圍第u _述之積體電路結構时電阻料 方法，其中該導電層包含銅或銅合金。 衣乂 15·—種半導體裝置，包括： -低介電常數介電層，設置於-基底上，該低介電常數介心 少一開口以露出一下層金屬層； 曰/、有至 -第-碳化錄阻障層，順應地設置於該開口内之該低介 層之内部側壁上； 數；I電 -導電層’部分填人於該開口内至-岐高度，該導電層電性 該下層金屬層；以及 接觸於 -第二破化⑧基阻障層’順應地設置於該導電層上且與該低介· 介電層之上表面共平面，以包覆該導電材料。 文 16_如申請專利範圍第15項所述之半導體裝置，其中該低介 層包含碳摻雜之氧化矽。 ’丨電 Π.如申請專利範圍第15項所述之半導體裝置，其中該第一阻障層之厚 22 〇503-9938TWFl(5.0) (^)正替換頁 度介於200〜400埃。 項所述之半導體裝置，其中該導電層之材質為 18.如申請專利範圍第15 銅或銅合金。 19•如申請專利範圍第15項所述之铸體裝置，其中第二碳化德阻障 層之厚度介於200-400埃。 20 -種積體電路結構内介電阻障層之製造方法，包括下列步驟： 形成-第-低介電常數介電層於一基板上，該第一低介電常數介電層 具有至4-開口’销口包括_介層洞以露出為該第一低介電常數介電層 所環繞之-下層金屬層，該第—低介電讀介電層其上形成有_侧停止 層以及於齡仙上設置有為_第二齡電常數介騎所環繞之一溝槽； 以及 形成-第1切基阻障層，順應地覆蓋該低介電常數介電層之露出 表面。 21_如申請專利範圍第20項所述之積體電路結構内介電阻障層之製造 方法，其中該蝕刻停止層包含碳化矽基材料。 22.如申請專利範圍第20項所述之積體電路結構内介電阻障層之製造 方法，其中該第一低介電常數介電層包含碳摻雜之氧化矽。 23_如申請專利範圍第20項所述之積體電敗 +、、+ ^ ^ 、冤路結構内介電阻障層之製造 方法，，、中该弟一低η電常數介電層包含碳摻雜之氧化石夕 24·如申請專利範圍第2〇項所述之積體電路^二電阻障層之製造 方法，其巾鱗—碳化⑧基轉層係藉由化學氣相沉積程序或電漿加強型 化學氣相沉積程序所形成。 25.如申請專利範圍第項所述之積體魏結_介電阻障層之製造 方法，更包括下列步驟： 施行-氧化處理，以將該第二低介電常數岭層上、該侧姐層上 與該介層洞底面上之該第一阻障層轉變成一氧化石夕層。 〇503-9938TWFl(5.0) 23 修(¾正替換頁 %ΜΙ»__·ι II· - 1 m m. 26=申二專利乾圍第25項所述之積體電路結構内介電阻障層之製造 方法，，、中該氧化處理為—反應性氧化反應，係於介於烟〜歡^溫^ 4〜6托(Torr)之屋力與屬〜删瓦之射頻功率下施行。 又 27_如申請_贿26項所述之碰電路、纟 』^ 方法，其中該氧化處理制-氣體混合物，其擇自 及氧化亞氮(N2〇)所組成族群。 飞（2)六虱(〇2)以 28·^專職_ 25項魏之频魏結_ 方法/包括移除該第二低介電常數介電層上、麵 二 洞之底面上之該氧化矽層之步驟。 /、Μ層 29.如申請專利範圍第28項所 方法，更包括以下依序步驟·· 髓电路結構内介電阻障層之製造 ==«槽内填人，層以電性接觸該下層金屬層； 介電層之-既概峨,；跑低_二低介電常數 二碳切基阻障層以覆蓋該凹陷、該第二低介電常數介· 與該弟一阻障層，以包覆該導電層。 - 曰 方.'mm細!29酬叙赫轉轉时電輯層之製造 方法，其中5亥導電層包含銅或銅合金。 31. —種半導體裝置，包括： ，二1Γ:Γ之一第—低介電常數介電層，設置於-基板上，其中 =具層洞’以露出為該第-低介電常數介電層所環繞之-下層 tnrr，常數介電層上形成有，停止層，以及於該介層 社之-顏，為-弟二低介電常數介電材料所環繞；以及 -第-碳化魏阻障層，順應地設置於該開口内之該第—低介電 介電層内部側壁、7二低介電f數介電層_姻停止層上。 32. 士申a專利犯圍弟31項所述之半導體裝置，其中該日第一低介電常數 0503-9938TWFl(5.0) 24
    乃G曰修(总)丘替換I 介電層包含碳摻雜氧化矽。 33.如申請專利範圍帛31項所述之半導體裝置，其中該第二低介電常數 介電層包括碳摻雜氧化矽。 34·如申請專利範圍帛31項所述之半導體裝置，其中該钱刻停止層包括 碳摻雜氧化矽。 35.如申請專利範圍第31項所述之半導體裝置，其中第一碳化石夕基阻障 層之厚度介於200-400埃。 36·如申請專利範圍第31項所述之半導體裝置，更包括： -導電層，部分填人於該介層洞與該溝槽内至_既定高度，該導電層 電性接觸該下層金屬層；以及 ^ -第二碳化石夕基阻障層，順應地設置於該導電層與該第二低介電 常數介電層之上表面共平面，以包覆該導電材料。 37·如申請專利範圍第36項所述之半導體裝置，其中第二碳化石夕基碳化 石夕基阻障層之厚度介於200·400埃。 38. 如申請專利翻第％項·之铸職置，其中該導電層之材質為 銅或銅合金。 、… 39. -種内連結構之製造方法，適用於製作鑲彼結構，包括下列步驟： 形成-介電層於-基底上之-金屬層上，該介電層具有至少一開口以 露出該金屬層； 形成一第一阻障層，以順應地覆蓋該開口内之露出表面； 施行-非等向性處理’以將該開σ上表面與底面上㈣第—阻障 變成-第二阻障層，該第二阻障層具有異於該第—轉層之侧率；曰 移除該第二阻障層；以及 ’ 於該開口内填入一導電材料。 40·—種内連結構之製造方法，包括： 提供-第-介電層於-基板上，該第—介騎具有至少_第_溝槽； 0503-9938TWF1(5.0) 25
    日修(奪)正替 形成一順應之第一阻障層 施行—氧化處理，以龄第°亥=溝槽之露出表面上； 障層轉變成-第-㈣/ "電層與該第—溝槽底面上之該第一阻 二阻障層為& ;’導_伽瓣,_具有較該第 利用該第一蝕刻劑移除該第二阻障層； 形成-凹陷之第一導電層於該第一溝槽内； 形成一第三阻障層於該第一導電層上； 電層於該第—介電層、該第—阻障層與該第三阻障層上； 導電層"電層與該第三阻障層_刻形成-介層洞，以露出該第- 於該第二介電層内蝕刻形成 形成一第四阻障層於該介層 上； 一第二溝槽； 洞、該第二溝槽與該第二介電層之上表面 第二溝槽上之第四阻障層轉變 二钱刻劑時具有較該第五阻障 將该第二介電層、該介層洞之底面與該 成一第五阻障層，該第四阻障層於使用一第 層為向之钱刻速率 利用該第二蝕刻劑移除該第五阻障層； 形成凹陷之-第二金屬層於該介層洞與該第二溝槽内；以及 形成一第六阻障層於該第二導電層上。 0503-993 8TWF 1(5.0) 26
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