TWI242216B - Programmable MOS device formed by hot carrier effect - Google Patents

Description

1242216 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置，特別是有關於一種記憶裝置，另外， 利用應力的金屬氧化半導體場效電晶體(Metal Oxide Semiconductoi* Field

Effect Transistors ; MOSFETs)裝置的半導體記憶裝置的可程式控制方法亦 一併揭露。 【先前技術】 一般金屬氧化半導體場效電晶體(Metal Oxide Semieonduetoi* Field Effect Transistor ;以下簡稱MOSFET)裝置的製造方式係在一半導體基底上 形成一閘極氧化層、一源極電極、以及一汲極電極。在閘極氧化層上具有 一閘極電極，而源極電極與汲極電極係毗連於閘極氧化層與閘極電極。 MOSFET裝置的製造方法可能係經由多次的變化，而這些變化係為此技藝 人士所熟知。 當MOSFET裝置的閘極電極邊緣的矽氧化層之下的閘極介電層注入電 荷載子牯，將造成熱載子效應(hot carrier effect)。MOSFE丁裝置的熱載子效 應會顯示於電晶體的參數中，例如次啟始電流(sub_thresh〇ld 坤和臨界 電壓(threshdd V〇ltage)。尤其當M〇SFET裝置受到熱載子效應的應树， 若臨界電塵漂移(dnft)時，則造成次啟始電流的增加。由於電荷載子注入於 MOSFET裝置的半導體基底之上的閘極氧化層時，會造成则航裝置的 參數:^票移。«MOSFET裝置所設計的參數，可得知狀電荷載子可能在 間極氧化層產生許多界面狀態，或是陷人閘極氧化層的中間間隙。

般而σ MOSFET裝置的熱載子效應係由許多因素所控制，例如， MOSFET衣置的極)±被，主入的電荷載子的界面硬度、閑極氧化層的陷獲 密度㈣d__基_極氧化層介_錢_㈣^麻 b_r) ’但亚不限疋只有這些因素。當操作電壓被維持住，並且Μ_τ 0503-A30519TWF 1242216 小時’mM°SFET_ 加3士， 每梯度(gradlent)增加，因而提高熱載子效應。當電場梯度增 的二1 得更多㈣電荷载子注入或陷入半導體基底以及間極電極邊緣“ 的閘極氧化層或閘極介電層中。 電㈤置的半導體基底以及閑極介 因幸|^冉、4 M〇SFET裘置受到應力(StreSS)。當熱載子效應係利用上述 m ^ 〇mMOSFET^^^ 維持到注入或^ 的阻抗。则FET裝置的高阻抗會 除。、3曰；M0SFET裝置的半導體基底和閘極介電層的電荷被移 件，’令人滿意的半導體記憶設計需增加額外的方法或元 月匕凡成，、有-次程式寫入的非揮發性記憶裝置。 【發明内容】 路及法树.线目的储供—可料金魏鲜導體記憶電 以及==第 ,, 弟及弟—N型電晶體之閘極連接汲極，並可耦接 第-控制電壓位準，其源_接第二控制電壓位準。 I 了输 =第二_壓蝴㈣—或第二N _體之汲 極侧壓(vg_跑漆腿賴，方能產生 夹屮月之上述和其他目的、特徵、和優點能更明顯易懂，下文特 舉出較仏貫施例，並配合所關式，作詳細說明如下： 、

0503-A30519TWF 1242216 【實施方式】 本發明提供-種記憶裝置，鋪子效應控制_ n型金屬氧化 導體(MOS)裝置。第1圖顯示本發明之記憶裝置。如圖所示，記憶裝置⑽ ^利用熱載子效應而被程式化。記錄置觸包括—㈣搬、p型厚 氧化層裝置PMO、PM1、N型厚閘極氧化層裝置咖、_、以及= 閘極氧化層裝置NM2、NM3。P型厚閘極氧化層裝置ρΜ〇、ρΜι用以編_ 寫入動作。N型厚閘極氧化層裝置_、麵用輯行讀取動作。: 閑極氧化層裝置雇2、細只能有一次程式寫入㈣抑麵卿閃鎖收 具有p型電晶體m2、PM3以及N型電晶體顧4、咖。為了成功地注 入足夠的電荷載子至_極氧化層裝置雇2、顧3，載子效應， 林發明之記鎌置⑽做麟閘婦置魏抗高糊定操作電壓^ 壓。 、若P型厚雜氧彳_置觸、PM1在_錄倾敍馳· 未注入入足夠的電荷載子時就發生崩潰，則無法執行程式寫入功能。 閘極^化層裝置受熱載子效應影響時，其通道短於具有高電場之厚閑:氧 化層置。 P型厚職氧化層裝置觸、蘭的源極物妾於一高操作電壓位準 VDDH。根據之前所提到的理由，該高操作龍位準卿h •固定 電壓的辦。例如，高操作電·準TODH係為3 3v 岸 轉龍之辦為UV、贼操作縫之辦需小㈣心厚雜^ 層U PMO、PM1的汲極分別祕至薄閘極氧化層裳置则、咖的間 極及汲極以及N型相極氧化層裝置刪、膽丨的祕。如騎干，在p 型厚閉極輸«置PMG、PM1騎極分職接缝卿廳準n 同樣地’節點VWG、VW1分別代表p型厚_氧化層裝置觸、觸 閘極，用以可程式記憶裝置1〇〇。 薄閉極氧化層裳置NM2、聽的源極物妾至一控制電塵位準娜。

0503-A30519TWF 7 1242216 根據電路的設計’ _極氧化層輕NM2、NM3的雜可能直接或非直接 地連接到地(ground)。N型厚閘極氧化層裝置聊、麵的閘極均耗接至 -翏考電壓VR。N型厚_氧化層裝置NMG敝極耗接至電晶體pM2及 NM4的閘極N型厚閘極氧化層裝置丽!的汲極耦接至電晶體觸及雇$ 的閘極。當翏考電壓VR設定在—適當的位準時，n财閘極氧化層裝置 NM0 NM1可起被視為一連接模組，用以提供控制電壓位準vi及v〇 作為閃鎖102的輸入。f晶體PM2、削的源極均至一操作電壓位準 VDDL ’其汲極分職接至電晶體麵、娜騎極。電晶體刪 _、極均減至控魏壓辦vss。電晶體PM2及簡_極作為輸出 鈿OUT亚麵接至電晶體PM3的沒極以及電晶體娜驗極。電晶體觸 及順5的閘極作為輸出端〇UTz，並搞接至電晶體pM2的沒極及電晶體 NM4的汲炻。 在第-實施例中’假設記憶裝置觸欲存入”i，，時。第2A圖顯示第】 圖不同節點的時序圖。請搭配第i圖，當提供電源予記憶裝置刚時 點侧及彻之位準為高操作電壓位準VDDH，而參考電壓VR之位準 為控制Μ位準VSS。當記憶裝置觸在一寫入操作時，節點则之位準 暫時地由高操作電壓位準獅H至〇，因此若節點彻為高操作電慶位準 ^DDH時，P型厚_氧化層裝置p_導通。第2a圖中的下降邊緣搬 代表節點VW0的切換。控制電壓位準v〇被提升至高操作電麼位準 VDDH，如上升邊緣2〇4所示。因此在薄間極氧化層裝置刪裡的電荷载 子開始形成，直到_極氧化層裝置麵2 _極與源極間具有—高電場。 沒極與源極間的龍為Vds，閘極與源極間的龍為、。當她盘 :麵於預設臨界電塵時’便可產生熱载子效應。由於熱载子效應，薄 y乳化層裝置NM2電流(Ids)會小於薄閘極氧化層裝置麵的電流 (=此時’薄間極氧化層裝置顧·有低傳導率及高阻抗，並且視為 备式化(programmed)。當節點彻如上升邊緣2〇6所示，被切回至高摔

0503-A30519TWF 8 1242216 作輕位準VDDH時，則P型厚間極氧化層裝置pM〇被截止。此時，由於 =^轉在高操作賴辦VDDH，耻觸祕氧化層裝置歷 無法㈣，故沒有熱載子電荷在薄閘極氧化層裝置麵中形成。由於熱載 子效應’薄閘極氧化層裝置特性如同㈣進行—次程式寫彻e pregra_able)的熔線。 …第沈圖顯示記憶裝置在讀取操作的節點時序圖。在讀取操作前， 電壓VR之位準上升，如u jfL-MzjL one «4^：- 〆 升邊、冰208所不，但並不確定輸出端OUT及 z之位準。當參考賴VR之位準上升到足夠導通N型厚閘極氧化 置=及刪時，則分別提供控制電壓位準仰、V!至輸出物^ z。在本錢财，接收控制賴辦V㈣輸出端〇υτ之辦大 收控制電壓位準V1的輸出端㈣的位準，因此輸出端⑽ 上 至操作電壓位準VDDL，如上弁碡淡w +上开 於护制雷严w 升邊冰214所不，而輸出端OUTz之位準位 口貝J原先錯存於ΝΜ2的資料”!”。問鎖1〇2的結構可視為一比 以比=控制霞位準V〇、V1的位準，因而產生結果於輸出端〇υτ。 制電=1壓、w無法導通Ν型厚閑極氧化層裝置腹〇及_時，控 ’ 、V1便無法分別連接至輸出端OUT及OUTz 〇此時，若矜 端OUT之位準高於輸出端0UTz之位準時，閃鎖 = 之位準細t «辦VDDL。減地 ουτ ουτζ時，_ 1Q2 _㈣讀“ 〇υτ之位準低於輸出端 了 ’ 102將強迫輸出端OUT為控制位準Vss 中’由於輸出端OUT高於輸出端OUTz，因此 "倒 域電厂堅位準佩，而將輸出端0咖設定在控制糖立準Vss疋在 5 〇UT ο-

的反相辦I侧==料端_德麵_端OUT 貝料木作别’輸出端〇UT及OUTz的狀態並不明確。由

0503-A30519TWF 1242216 於閃鎖102會在讀取操作時，維持記憶裝置的資訊，因此，問鎖搬的特 性係為-記憶胞，用以將輪出端〇υτ的位準維持在”广或τ。 在第二實施例中，記難置被存人”Q，，時。第3Α圖顯示第^圖不同節 點的時序圖。當提供電源予記憶裝置應時，節點VW0及VW1之位準為 高f ί賴位準VDDH，而參考電壓VR之位準為控制電準vss。當 置1G0在-寫人操作時，節點彻之位準暫時地由高操作電壓位準 至0，因此P型厚閘極氧化層裝置PM1導通。第3A圖中的下降邊 緣302代表節點vwi的切換。 VDDH，如上升邊緣3()4所_、 # %被提升至高操作電壓位準 上升邊〜304所不。因此薄閘極氧化

:=到薄難氧化層裝置一極與源極間具有一高電場= _幅侧細極氧化層裝 ==。输氧化層裝置細將具有低傳導率及高阻抗，並且 二為=化(ρ傳a晒ed)。當節點W1如上升 聲此時， 增嫌

電壓讀取操作㈣科辆。在_作前，參考 位準。去泉考電厣VR上并水308所不，但並不確定輸出端0UT及OUTz之 時，^糊^ ί厂 導通^厚閘極氧化層裝置麵及麵 ^貝=恢供控制電壓位準vo、V1至輸出端ουτ及 例中，輸出端OUT之位準低於輸出端〇υτ 升至操作賴辦VDDL，如 α此輸“⑻Τζ之位準上 於控制電壓位準vss，如下降邊㈣；;4所不’而翻端㈤Τ之位準位 細先儲存資料”G”。由於__裝置的輸出端〇υτ 化層裝置難2,因此控制電壓位準;；=的阻抗大於薄閑極氧 當參考電壓vR無法導通^；^，制電壓位㈣。 予碼極乳化層裝置ΝΜ0及NM1時，控

0503-A30519TWF 10 1242216 制龍位準VO、V1便無法分別連接至輪出端⑽及〇υτ 出端OUT之位準低於輸出端0UTz時，問鎖二:輪 準為控_辦VSS，__Τζ之解_電=I之位 雖穌發明已峰佳實補揭露如上，然其並非肋限定本發明，任 何熟習此㈣者’在不雌本侧之精神和範軸，當可作些許之更動與 潤錦’ 本發日狀紐範圍#視_之中請專利範騎界定者為準。

0503-A30519TWF 11 1242216 【圖式簡單說明】 第1圖顯示本發明之記憶裝置。 第2A圖顯示第1圖不同節點的時序圖。 第2B圖顯示記憶裝置在讀取操作的節點時序圖。 第3A圖顯示第1圖不同節點的時序圖。 第3B圖顯示記憶裝置在讀取操作的節點時序圖。 【主要元件符號說明】 100 ··記憶裝置； 102 :閂鎖； ΡΜ0、PM1 : P型厚閘極氧化層裝置； ΝΜ0、NM1 : N型厚閘極氧化層裝置； NM2、NM3 :N型薄閘極氧化層裝置； PM2、PM3 : P型電晶體； NM4、NM5 : N型電晶體； VW0、VW1 :節點； VI及V0 :控制電壓位準； OUT、OUTz :輸出端； 204、206、208、214、304、306、308、314 :上升邊緣； 202、216、302、316 :下降邊緣。 0503-A30519TWF 12

Claims (1)

1242216 十、申請專利範圍： 1·-種可程式金屬氧化半導體(刪)記憶電路，包括·· 該第-及第1奸且屮山具有一第一及第二輸入端、以及一第一及第二輸出端， A㉝㈤的位準該第_及第二輸人端之間的壓差所決定； 並麵 N^物，其_接汲極，並可爐—第-控_位準， 其源極耦接一弟二控制電壓位準； 豆獅Γ日體，編連接汲極，並可墟該第—控_位準， 八源極織4紅控制位準；以及 接該第二接該第_N型電晶體之沒極與該第—輸人端，以及連 日日體之汲極與該第二輸入端； 、/、、巾韻及第二控制霞位翔以使該第—或第二_ =i^^VdS)和祕娜_卿獻_差大於一 第-及第二^ 载子效應；#該連接組被致鱗，該⑽模組之 入。& ^的電祕準代表該第-或第二N型電晶體是碰程式寫 中节第範Γ1項所述之可程式金屬氧化半導體記憶電路，其 的汲極。 透過—P型電晶體’連接至該第一或第二N型電晶體 t™峨_剛路，其 薄。 電曰曰體之間極氧化層比該P型電晶體的閘極氧化層 中範圍第1項所述之可程式金屬氧化半導體記憶電路，其 中该第一控姆壓轉高於該操作電壓。 、 忖1項⑽之可程式金屬氧化__路，复 中该弟-匕制電壓位準係位於—接地(g_d)位準。 ^ 6·如申請專利範圍第1項所述之可程式金屬氧化半導體記憶電路，A 0503-A30519TWF 13 1242216 中違第-及第型電晶體均為薄閘極氧化層電晶體。 =申請專利範圍第i項所述之可程式金屬氧化半導體記憶電路，其 4鎖拉組之弟-及第二輸出端之健位準係為互補關係。 =申請專利範圍第i項所述之可程式金屬氧化半導體記憶電路，主 中’錢接模組具有兩N型電晶體，其閘極均_一第三控制霞位準。、 ^申請專利範圍第8項所述之可程式金屬氧化半導體記憶電路 中，该N型電晶體均為厚閉才球化金屬氧化半導體(m〇戰置。 應式綠，翻於—麵減半«(M吻滅電路，該 4 3^己憶電路包括，貞模組、—第—及第二_電晶體、以及一連接模 ==模5有—第—輸入端、第二輸人端以及至少—輸出端；該第 、祕土電晶體之間極物及極’並可輕接一第一控制籠位準，其 源極鴻接-第二控制電準；該連接模組用以將該第一 N型電晶體之 =極連接第-輸人端，以及將該第二㈣電晶體找極連接至 輸入端，該可程式方法，包括下列步驟： 禁月&该連接模组，使得該第一 n 雪曰μ 便㈣弟_電晶體之汲極無法連接至該第-輸 以—Ν型電晶體之汲極亦無法連接至該第二輸入端； 提供該第-控制電壓予該第一或第1型電晶體之閉極及没極；以及 解除提猶第-鋪顏傾第晶體之酿及汲極。 η.如申凊專利範圍第1G項所述之可程式方法，更包括：產生至少一 ^位=該_組之輸出端’用以表示該第—或第二Ν型電 已被程式寫入。 二2·如申請專利範圍第u項所述之可程式方法，該產生至少一電壓位 準之步驟，包括下列步驟： 致月b X連接核組，用以連接該第—N型電晶體之沒極與該第一輸入 端’以及連接該第二N型電晶體之汲極與該第二輸入端；以及 比較朗鎖模組之第-及第二輸入端之位準，以產生一第一電壓，用 0503-A30519TWF 14 1242216 以代表該第一或第二N型電晶體已被程式寫入。 舞健Γ申請專利範圍第1G項所述之可程式方法，其中，該第—控制電 =準係透過二P型厚·氧化層電晶體，提供讀第—及第二N型電晶 體::氧::薄該晴~^ 大於物伽，㈣麵位準 綠述之可程式方法，其中，該第二控制電 括可程式Ν型薄閉極氧化層金屬氧化半導體(则)記憶裝置，包 二:，連接一汲極，並可輕接一第—控制·位準；以及 /原極，|馬接一第二控制電壓位準； 生一熱载子效應，用以增加阻抗，使一職臨_，方能產 化半導體記憶裝置之特性俜為口能；型薄閘極乳化層金屬氧 μ申物細崎。 半導體記繼，其中，該第壓位m雜氧化層金屬氧化 半導n細極氧化層金屬氧化 衣置其中，_设臨界電壓之位準為l2v。 二了種可程屬氧化半導體記憶電路，包括： ㈣雷一^一/支1薄閉極氧化層電晶體’其閘極連接汲極，並可輕接第 控制= 位準’其源_接—第二控制位準；以及一弟— 第一 Ν型相極氧化層電晶體， 控制糕位準，其源_接該第二控制„位準接極，並可输亥第— 0503-A30519TWF 15 !242216 &其中’該第—及第二控制電壓位準侧以使該第—或第二n型薄閑極 乳化層電晶體之祕與源極間的電壓(Vds)和閘極與源極間的電壓(咖之 間的壓差大於i舰界賴，方能產生—熱載子效應。 m如申請專利範圍第19項所述之可程式金屬氧化半導體記憶電路， 更已括-閃·組，具有-第—及第二輸人端、以及_第_及第 該第-及第二輸出端的位準該第—及第二輸人端之間闕差所決月_定；立 中，該第一及第二輸入端分別耦接該第一及第二n型薄：體 ^及極，用以產生朗鎖模組之第-輸出端及第二輸出端的位準=第-

端的位準代表該第—或第二N型薄閘極氧化層電晶體是 2!如申請專利範圍第2〇項所述之可程式金屬氧 更包括-連接模組，具有二N型厚閘極氧化層電晶體 三控制電壓位準，用以將該第_ N型 均減弟 鎖模組之L端，«該第二體之汲極連接該閃 閃鎖模組之第二輸人^ 魏層電晶體之汲極連接該 22·如申請專利範圍第19項所述之可程 更包括- p型厚_氧化層電晶體，·=减+導體記憶電路

一或第二__極氧化層電晶體之汲極。L控制位準至該 0503-A30519TWF 16